JP2006220483A

JP2006220483A - 自己テスト回路のテスト応答エラー探索方法およびテスト応答エラー検出能力評価方法

Info

Publication number: JP2006220483A
Application number: JP2005033010A
Authority: JP
Inventors: Junichi Hirase; 潤一平瀬; Yoshiyuki Atoi; 良之後井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-02-09
Filing date: 2005-02-09
Publication date: 2006-08-24

Abstract

【課題】テスト応答解析器において見逃されるエラーを求めるにあたり、膨大な計算量を要するシミュレーションを必要とせず、一定の手順により数学的にエラーを探索する方法を提供する。
【解決手段】テスト応答パターン１０４において、ビット位置ｉの論理値が０であれば論理変数ｄｉで置換し、ビット位置ｊの論理値が１であれば論理変数／ｄｊで置換する。ここで／は論理反転を意味する。テスト応答解析器における圧縮データパターン１０７をこれらの論理変数ｄを用いて表すと、論理変数ｄが満足すべき条件式が得られる。これを解いて「すべてのｄｉが０」以外の解を求めると、それぞれの解がテスト応答パターン１０４中のエラー発生パターンに対応している。
【選択図】図１

Description

本発明は、半導体集積回路の組込み型自己テスト（ＢＩＳＴ；ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）回路のテスト応答エラー探索方法およびテスト応答エラー検出能力評価方法に関するものである。

近年、半導体プロセスの微細化の進歩により、半導体集積回路の大規模化、多機能・複合機能化などの技術変化が急激に起こっており、品質向上のためテスト技術がますます重要になっている。テストパターン作成工数の削減やテスト時間短縮のため、スキャンテストなどのテスト容易化設計が広く使用されるようになり、さらなる工数削減を目指して論理回路の組込み型自己テストが研究されている。

一般に、論理回路の組込み型自己テスト回路では、被テスト回路が出力する長大なビット数のテスト応答パターンを全ビットで期待値との比較を行うことが困難なため、線形フィードバックシフトレジスタ（ＬＦＳＲ；ＬｉｎｅａｒＦｅｅｄｂａｃｋＳｈｉｆｔＲｅｇｉｓｔｅｒ）や多入力シグネチャレジスタ（ＭＩＳＲ；Ｍｕｌｔｉ−ＩｎｐｕｔＳｉｇｎａｔｕｒｅＲｅｇｉｓｔｅｒ）などの情報圧縮手段により圧縮し、より少ないビット数にて期待値との比較を行う。

一方で、上記の圧縮操作により、テスト応答パターンの複数のビットパターンが１つの圧縮結果に対応するようになる。これは、被テスト回路の故障の影響でテスト応答パターンにエラーが存在するにもかかわらず、圧縮結果が期待値と同一のパターンになり、エラーが見逃される場合があるということを意味する。結果として、被テスト回路に故障を含む不良品を誤って良品と判定するため、製品の品質低下につながる。

そこで、自己テスト回路の設計段階において、上記のようにテスト応答パターン中のエラーがどの程度の確率で見逃されるかを定量的に評価し、製品に要求される品質レベルを満足させる必要がある。

テスト応答パターン中のエラーが圧縮操作の過程で見逃されるかどうかを確認する方法としては、エラーを設定したテスト応答パターンを作成してシミュレーションを実行し、圧縮結果が期待値と一致するかどうかを確認するというものがある。

上記の方法は、通常、故障シミュレータを使用して、被テスト回路に故障を設定した故障シミュレーションとして実行され、故障検出率が算出される。故障シミュレーションは被テスト回路の規模の増大に伴い計算量が膨大となるため、被テスト回路を機能ブロックごと等の小ブロックに分割してシミュレーションを実行するなどの工夫が取られている（例えば、特許文献１参照）。
特許第３１５１７８７号公報

しかしながら、前記の従来技術では、被テスト回路の規模の増大とともに計算量も膨大となるため、分割による規模の縮小にも限度がある。また、被テスト回路の故障がテスト応答パターン中にエラーとして現れるかどうかという点と、圧縮操作の過程でテスト応答パターン中のエラーが見逃されるかどうかという点が明確に切り分けられていないため、故障検出率が低い場合に対する原因究明が困難である。

これに対して、情報圧縮手段の部分のみを取り出し、テスト応答パターン中のエラーが圧縮操作の過程で見逃されるかどうかをシミュレーションにより確認する方法が考えられる。しかし、テスト応答パターンが長大なビット数からなる場合、実行すべきシミュレーションの回数が膨大なものとなり、多大な工数を必要とする。

したがって、この発明の目的は、以上のような問題点を解消するためになされたものであり、被テスト回路内の故障の影響によりテスト応答パターンにエラーが存在するにもかかわらず、圧縮操作の結果が期待値と同一のパターンになり、見逃されてしまうエラーを数学的に探索することができ、さらに、上記の探索方法を用いて、圧縮操作の過程で見逃されてしまうエラーの定量的な評価を行うことにより、テスト応答解析器のエラー検出能力の評価を行う自己テスト回路のテスト応答エラー探索方法およびテスト応答エラー検出能力評価方法を提供することである。

上記課題を解決するために本発明の請求項１記載の自己テスト回路のテスト応答エラー探索方法は、テストパターンを発生するテストパターン発生器と、前記テストパターンを入力とし、内部回路動作を経てテスト応答パターンを出力する被テスト回路と、前記テスト応答パターンを入力とし、前記テスト応答パターンの情報をより少ないビット数によって表現し、圧縮データパターンとして出力する情報圧縮手段と、前記圧縮データパターンと予め用意された期待値データパターンを比較した結果を前記被テスト回路の良否判定結果として出力するパターン比較手段からなるテスト応答解析器とを含む自己テスト機能を備えた半導体集積回路において、前記テスト応答パターン中にエラーが存在するときに、前記情報圧縮手段における情報圧縮の過程で前記エラーの影響が消失し、前記圧縮データパターンが前記期待値パターンと同一になることにより、前記テスト応答解析器において見逃される前記エラーの候補を探索する方法であって、前記テスト応答パターンの各ビットデータの論理値に対して、全ての論理値０を、前記テスト応答パターン中のビット位置の属性を持つ論理変数により置換し、全ての論理値１を、前記テスト応答パターン中のビット位置の属性を持つ前記論理変数を用いて、論理値０の場合に対する論理反転の属性を付加して置換する第１の手順と、前記情報圧縮手段の回路動作に応じて前記圧縮データパターンを前記論理変数を用いて表し、前記圧縮データパターンと前記期待値データパターンが一致することに基づき、前記論理変数が満足すべき条件式を得る第２の手順と、前記条件式を解いて前記論理変数が全て０である場合以外の解を求めることにより、前記テスト応答パターン中に含まれる前記エラーを求める第３の手順とを含む。

本発明の請求項２記載のテスト応答エラー検出能力評価方法は、請求項１記載の自己テスト回路のテスト応答エラー探索方法により求められた前記テスト応答解析器が見逃す前記エラーの数と、前記テスト応答パターンの取り得る全状態数を用いて、前記テスト応答解析器が見逃す前記エラーの割合を算出し、前記テスト応答解析器の評価指標とする。

本発明の請求項１記載の自己テスト回路のテスト応答エラー探索方法によれば、テスト応答パターンの各ビットデータの論理値に対して、全ての論理値０を、テスト応答パターン中のビット位置の属性を持つ論理変数により置換し、全ての論理値１を、テスト応答パターン中のビット位置の属性を持つ論理変数を用いて、論理値０の場合に対する論理反転の属性を付加して置換する第１の手順と、情報圧縮手段の回路動作に応じて圧縮データパターンを論理変数を用いて表し、圧縮データパターンと期待値データパターンが一致することに基づき、論理変数が満足すべき条件式を得る第２の手順と、条件式を解いて論理変数が全て０である場合以外の解を求めることにより、テスト応答パターン中に含まれるエラーを求める第３の手順とを含むので、圧縮操作の過程で見逃されるテスト応答パターン中のエラーを数学的に求めることができる。従って、シミュレーションの実行により確認する方法と比較して、情報圧縮手段における情報圧縮の過程で見逃されるテスト応答パターン中のエラーを容易に探索できる。

本発明の請求項２記載のテスト応答エラー検出能力評価方法によれば、請求項１記載の自己テスト回路のテスト応答エラー探索方法により求められたテスト応答解析器が見逃すエラーの数と、テスト応答パターンの取り得る全状態数を用いて、テスト応答解析器が見逃すエラーの割合を算出し、テスト応答解析器の評価指標とするので、容易にテスト応答解析器のエラー検出能力の定量的評価を行うことができる。

以下、本発明の実施の形態を図面を参照しながら説明する。

本発明の第１の実施の形態を図１に基づいて説明する。

図１は、本発明の第１の実施の形態の自己テスト回路のテスト応答におけるエラーの探索方法について示したものである。

テストパターン発生器１０１はテストパターン１０２を出力し、被テスト回路１０３はテストパターン１０２を入力として内部回路動作を行い、その結果としてテスト応答パターン１０４を出力する。テスト応答解析器１０５はテスト応答パターン１０４を入力として受け取り、これを解析した結果として良否判定結果１１０を出力する。

テスト応答解析器１０５内部の動作は次のように行われる。情報圧縮手段１０６は、内部回路動作により入力されたテスト応答パターン１０４の情報圧縮を行い、その結果として圧縮データパターン１０７を出力する。パターン比較手段１０９は、圧縮データパターン１０７と予め用意された期待値データパターン１０８を比較し、両者が一致していれば良否判定結果１１０として「良品」を出力し、一致していなければ「不良品」を出力する。

ここで問題となるのが、被テスト回路１０３内の故障の影響によりテスト応答パターン１０４中にエラーが含まれているにもかかわらず、情報圧縮手段１０６による情報圧縮の過程でエラーがキャンセルされてしまう場合である。このような場合、圧縮データパターン１０７の内容は期待値データパターン１０８の内容と同一になるため、比較器１０９は良否判定結果１１０として「良品」を出力する。被テスト回路１０３に故障を含んだ製品を良品と判定したので、これは誤判定である。

以上のような誤判定を可能な限り少なくするため、情報圧縮手段１０６においてキャンセルされるようなテスト応答パターン１０４中のエラー候補の探索を行う。

第１の手順として、論理値０であるべきものが故障の影響等により論理値１となる可能性のあるデータを論理変数ｄ、論理値１であるべきものが論理値０となる可能性のあるデータを論理変数／ｄと定義する。ここで、“／”は論理反転を表し、／（／ｄ）＝ｄである。

さらに、被テスト回路１０３に故障がない場合のテスト応答パターン１０４の内容においてビット位置を表す変数ｉ、ｊを導入し、各ビットの論理値０、１に対してビット位置の属性を持つ論理変数ｄｉ、／ｄｊで置換する。すなわち、ビット位置ｉの論理値が０の場合はｄｉで置換し、ビット位置ｊの論理値が１の場合は／ｄｊで置換する。

第２の手順として、まず、第１の手順で生成した論理変数ｄｉ、／ｄｊで表されたテスト応答パターン１０４を情報圧縮手段１０６に入力した場合に得られる圧縮データパターン１０７を算出する。情報圧縮手段１０６での内部回路動作を反映させ、論理変数ｄｉと論理反転等の論理演算を用いた形式で表す。

そして、論理変数ｄｉと論理反転等の論理演算を用いた形式で表された圧縮データパターン１０７と、期待値データパターン１０８が一致することから、論理変数ｄｉが満足すべき条件式が得られる。

第３の手順として、第２の手順で得られた論理変数ｄｉが満足すべき条件式を解き、自明な解「全ての論理変数ｄｉが論理値０である場合」以外の解を求める。ここで、上記の自明な解は、「テスト応答パターン１０４中にエラーが全く無い場合」に対応しており、上記の自明な解以外のものが、「テスト応答パターン１０４中にエラーがあるにもかかわらず、情報圧縮手段１０６においてエラーがキャンセルされる場合」に対応する。これは次の理由による。

テスト応答パターン１０４のビット位置ｉにおいて「０→ｄｉ」と置換した場合、ｄｉ＝０はビット位置ｉにおいてエラーがなく論理値が本来の値である０であることを表し、ｄｉ＝１はビット位置ｉにおいてエラーがあり論理値が本来の値でない１になったことを表す。また、テスト応答パターン１０４のビット位置ｉにおいて「１→／ｄｉ」と置換した場合、ｄｉ＝０であれば／ｄｉ＝１であるので、ビット位置ｉにおいてエラーがなく論理値が本来の値である１であることを表し、ｄｉ＝１であれば／ｄｉ＝０であるので、ビット位置ｉにおいてエラーがあり論理値が本来の値でない０になったことを表す。

本発明の第２の実施の形態を図２および図３に基づいて説明する。

図２は、本発明の第２の実施の形態の自己テスト回路のテスト応答におけるエラーの探索方法について示したものである。

テストパターン発生器２０１はテストパターン２０２を出力し、被テスト回路２０３はテストパターン２０２を入力として内部回路動作を行い、その結果としてテスト応答パターン２０４を出力する。テスト応答解析器２０５はテスト応答パターン２０４を入力として受け取り、これを解析した結果として良否判定結果２１０を出力する。

テスト応答解析器２０５内部の動作は次のように行われる。情報圧縮手段２０６は、内部回路動作により入力されたテスト応答パターン２０４の情報圧縮を行い、その結果として圧縮データパターン２０７を出力する。パターン比較手段２０９は、圧縮データパターン２０７と予め用意された期待値データパターン２０８を比較し、両者が一致していれば良否判定結果２１０として「良品」を出力し、一致していなければ「不良品」を出力する。

ここで、情報圧縮手段２０６として、４個のフリップフロップＦＦ０〜３および２個の排他的論理和ＸＯＲ０、ＸＯＲ１からなる線形フィードバックシフトレジスタ（ＬＦＳＲ；ＬｉｎｅａｒＦｅｅｄｂａｃｋＳｈｉｆｔＲｅｇｉｓｔｅｒ）を考える。

ＬＦＳＲでは、入力ビット系列および各フリップフロップの保持データを多項式により表示することができる。入力ビット系列は図２のテスト応答パターン２０４であり、例として次のデータパターンを考える。

１１０１１１０１００１０００１０１０００１０００１０１１１０１１ …（１）
ここで、（１）は、左のビットから順にＬＦＳＲに入力される。

フリップフロップＦＦ０〜３の初期状態として全て０とし、（１）をＬＦＳＲに入力すると、最終状態は次のようになる。

ＦＦ３：０、ＦＦ２：１、ＦＦ１：１、ＦＦ０：１ …（２）
（１）、（２）はそれぞれ、多項式を用いて（３）、（４）のように表記することができ、次の関係式が成立する。

Ｄ（ｘ）＝ｘ³¹＋ｘ³⁰＋ｘ²⁸＋ｘ²⁷＋ｘ²⁶＋ｘ²⁴＋ｘ²¹＋ｘ¹⁷＋ｘ¹⁵
＋ｘ¹¹＋ｘ⁷＋ｘ⁵＋ｘ⁴＋ｘ³＋ｘ＋１ …（３）
Ｒ（ｘ）＝ｘ²＋ｘ＋１ …（４）
Ｄ（ｘ）＝Ｐ（ｘ）Ｑ（ｘ）＋Ｒ（ｘ） …（５）
ここで、Ｄ（ｘ）は入力多項式、Ｒ（ｘ）は最終状態を表す多項式であり、Ｑ（ｘ）はＬＦＳＲの出力ビット系列を表す多項式である。また、Ｐ（ｘ）はＬＦＳＲの構成によって決まる多項式で特性多項式と呼ばれる。図２のＬＦＳＲでは、次のようになる。

Ｐ（ｘ）＝ｘ⁴＋ｘ＋１ …（６）
以上の多項式表示では、乗算、加減算の記号に対して、排他的論理和演算を適用する。図３に、（３）、（５）、（６）から（４）を求める方法についての説明を示す。

以下では、情報圧縮手段２０６として図２に示すＬＦＳＲを使用したテスト応答解析器２０５において、被テスト回路２０３に故障がない場合のテスト応答パターン２０４として（１）が与えられるという条件で、情報圧縮手段２０６においてキャンセルされるようなテスト応答パターン２０４中のエラー候補の探索を行う。

さらに、被テスト回路２０３に故障がない場合のテスト応答パターン２０４の内容においてビット位置の変数ｉ、ｊを導入し、各ビット位置の論理値０、１に対してビット位置の属性を持つ論理変数ｄ_ｉ、／ｄ_ｊで置換する。データパターン（１）の多項式表示（３）に対して、上記の置換を行うと次のようになる。

Ｄ（ｘ）＝/ｄ₃₁ｘ³¹＋/ｄ₃₀ｘ³⁰＋ｄ₂₉ｘ²⁹＋/ｄ₂₈ｘ²⁸
＋/ｄ₂₇ｘ²⁷＋/ｄ₂₆ｘ²⁶＋ｄ₂₅ｘ²⁵＋/ｄ₂₄ｘ²⁴
＋ｄ₂₃ｘ²³＋ｄ₂₂ｘ²²＋/ｄ₂₁ｘ²¹＋ｄ₂₀ｘ²⁰
＋ｄ₁₉ｘ¹⁹＋ｄ₁₈ｘ¹⁸＋/ｄ₁₇ｘ¹⁷＋ｄ₁₆ｘ¹⁶
＋/ｄ₁₅ｘ¹⁵＋ｄ₁₄ｘ¹⁴＋ｄ₁₃ｘ¹³＋ｄ₁₂ｘ¹²
＋/ｄ₁₁ｘ¹¹＋ｄ₁₀ｘ¹⁰＋ｄ₉ｘ⁹＋ｄ₈ｘ⁸
＋/ｄ₇ｘ⁷＋ｄ₆ｘ⁶＋/ｄ₅ｘ⁵＋/ｄ₄ｘ⁴
＋/ｄ₃ｘ³＋ｄ₂ｘ²＋/ｄ₁ｘ＋/ｄ₀ …（７）
第２の手順として、（７）で表されるテスト応答パターン２０４を情報圧縮手段２０６に入力した場合に得られる圧縮データパターン２０７を多項式表示にて算出する。図３に示した方法と同様の進め方により、次の式が得られる。

Ｒ（ｘ）＝ｄ_{3,6,7,9,11,12,13,14,18,21,22,24,26,27,28,29}ｘ³
＋/ｄ_{2,5,6,8,10,11,12,13,17,20,21,23,25,26,27,28,30}ｘ²
＋/ｄ_{1,4,5,7,9,10,11,12,16,19,20,22,24,25,26,27,30,31}ｘ
＋/ｄ_{0,4,7,8,10,12,13,14,15,19,22,23,25,27,28,29,30} …（８）
ここで、論理変数ｄの添え字は、「，」で区切られる各ビット位置の属性を持つ論理変数ｄについて排他的論理和演算を行ったことを示す。すなわち、
ｄ_i,j＝ｄ_i＾ｄ_j＝ｄ_j＾ｄ_i＝ｄ_j,i …（９）
（８）で表される圧縮データパターン２０７と、（２）あるいは（４）で表される期待値データパターン２０８が一致することから、論理変数ｄが満足すべき条件式が次のように得られる。

ｄ_{3,6,7,9,11,12,13,14,18,21,22,24,26,27,28,29}＝０
ｄ_{2,5,6,8,10,11,12,13,17,20,21,23,25,26,27,28,30}＝０
ｄ_{1,4,5,7,9,10,11,12,16,19,20,22,24,25,26,27,30,31}＝０
ｄ_{0,4,7,8,10,12,13,14,15,19,22,23,25,27,28,29,30}＝０ …（１０）
第３の手順として、第２の手順で得られた条件式（１０）を解き、全ての論理変数ｄが論理値０である場合以外の解を求める。以下では、２ビットエラーを想定し、その候補を求めるアルゴリズムについて説明する。２ビットエラーは、ｄ₀〜ｄ₃₁のうちの２個が１であり、残りが全て０であることと等価であるので、（１０）を満足するような２個のｄ_iを選び出す。

（１０）の左辺の排他的論理和演算を行う個々の論理変数ｄを要素とする集合Ｒ₃、Ｒ₂、Ｒ₁、Ｒ₀を以下のように定義する。

Ｒ₃＝｛ｄ₃,ｄ₆,ｄ₇,ｄ₉,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₈,ｄ₂₁,
ｄ₂₂,ｄ₂₄,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₂₉｝
Ｒ₂＝｛ｄ₂,ｄ₅,ｄ₆,ｄ₈,ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₇,ｄ₂₀,
ｄ₂₁,ｄ₂₃,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₃₀｝
Ｒ₁＝｛ｄ₁,ｄ₄,ｄ₅,ｄ₇,ｄ₉,ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₆,ｄ₁₉,
ｄ₂₀,ｄ₂₂,ｄ₂₄,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₃₀,ｄ₃₁｝
Ｒ₀＝｛ｄ₀,ｄ₄,ｄ₇,ｄ₈,ｄ₁₀,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₅,ｄ₁₉,
ｄ₂₂,ｄ₂₃,ｄ₂₅,ｄ₂₇,ｄ₂₈,ｄ₂₉,ｄ₃₀｝ …（１１）
集合Ｒ_i（i＝０,１,２,３）の１つだけに２ビットエラーが含まれる場合と、２以上の集合群Ｒ_iに共通の２ビットエラーが含まれる場合が考えられる。
［１］１つの集合Ｒ_iだけに２ビットエラーが含まれるとすると、２ビットエラーは１つの集合Ｒ_i以外の集合に含まれてはならない。そこで、集合Ｒ_i以外の集合の和集合を求め、その要素を集合Ｒ_iから差し引く。残った要素のうちの任意の２個が２ビットエラー候補となる。
［２］２以上の集合Ｒ_iに共通の２ビットエラーが含まれるとしたとき、１つの集合Ｒ_iと集合群Ｒ_j（j＞i）の中に共通の２ビットエラーが含まれる場合を考える。

まず、集合Ｒ_iの要素から、［１］で探索された要素を差し引いた集合を求める。この集合の各要素が２ビットエラー候補の一方となりうるため、これをＮとする。

次に、集合Ｒ_jの中から要素Ｎを含むものを全て選び出して集合群Ｒ_j-Nとし、Ｒ_j-NとＲ_iの全ての集合についての積集合を求める。この積集合にＮ以外の要素があれば、２ビットエラー候補のもう一方となりうるため、そのうちの１つを選びＭとする。

Ｎ、Ｍが２ビットエラー候補であることは次の操作で確認できる。すなわち、Ｎ、Ｍの一方のみが、集合群Ｒ_jの中の集合群Ｒ_j-N以外の集合に含まれていれば２ビットエラー候補ではあり得ない。Ｎはこれらの集合に含まれることはないため（Ｎを含む集合として集合群Ｒ_j-Nを選び出したので、集合群Ｒ_j-N以外の集合にＮが含まれることはない）、Ｍが集合群Ｒ_jの中の集合群Ｒ_j-N以外の集合に含まれるかどうかを確認すればよい。

以上の操作を、集合Ｒ₀と集合群Ｒ₁、…に対して実行した後、集合Ｒ₁と集合群Ｒ₂、…に対して適用するにあたり、集合Ｒ₁の代わりに、集合Ｒ₁から集合Ｒ₀の要素を差し引いて得られる集合Ｒ₁’を使用する。これは、既に検討された要素を除去するためである。さらに、集合Ｒ₂と集合群Ｒ₃…に対して適用するにあたり、集合Ｒ₂の代わりに、集合Ｒ₂から集合Ｒ₀およびＲ₁の要素を差し引いて得られる集合Ｒ₂’を使用する。同様の操作を続けて、全ての２ビットエラー候補が求められる。

具体的には、以下のようにして２ビットエラーの候補が全て求められる。
Ａ）Ｒ₀だけに２ビットエラーが含まれる場合
Ｒ₀以外、すなわち、Ｒ₁、Ｒ₂、Ｒ₃の和集合Ｒ₁∪Ｒ₂∪Ｒ₃は次のようになる。

Ｒ₁∪Ｒ₂∪Ｒ₃＝｛ｄ₁,ｄ₂,ｄ₃,ｄ₄,ｄ₅,ｄ₆,ｄ₇,ｄ₈,ｄ₉,
ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₆,ｄ₁₇,ｄ₁₈,ｄ₁₉,
ｄ₂₀,ｄ₂₁,ｄ₂₂,ｄ₂₃,ｄ₂₄,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₂₉,
ｄ₃₀,ｄ₃₁｝ …（１２）
Ｒ₀以外にエラーは含まれないので、（１２）の要素はエラー候補とはなり得ない。そこで、Ｒ₀からＲ₁∪Ｒ₂∪Ｒ₃を差し引くと次のようになる。

Ｒ₀−（Ｒ₁∪Ｒ₂∪Ｒ₃）＝｛ｄ₀,ｄ₁₅｝ …（１３）
（１３）より、２ビットエラーは、（ｄ₀,ｄ₁₅）の１組となる。
Ｂ）Ｒ₁だけに２ビットエラーが含まれる場合
Ｒ₁以外、すなわち、Ｒ₀、Ｒ₂、Ｒ₃の和集合Ｒ₀∪Ｒ₂∪Ｒ₃は次のようになる。

Ｒ₀∪Ｒ₂∪Ｒ₃＝｛ｄ₀,ｄ₂,ｄ₃,ｄ₄,ｄ₅,ｄ₆,ｄ₇,ｄ₈,ｄ₉,
ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₅,ｄ₁₇,ｄ₁₈,ｄ₁₉,
ｄ₂₀,ｄ₂₁,ｄ₂₂,ｄ₂₃,ｄ₂₄,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₂₉,
ｄ₃₀｝ …（１４）
Ｒ₁以外にエラーは含まれないので、（１４）の要素はエラー候補とはなり得ない。そこで、Ｒ₁からＲ₀∪Ｒ₂∪Ｒ₃を差し引くと次のようになる。

Ｒ₁−（Ｒ₀∪Ｒ₂∪Ｒ₃）＝｛ｄ₁,ｄ₁₆,ｄ₃₁｝ …（１５）
（１５）より、２ビットエラーは、（ｄ₁,ｄ₁₆）、（ｄ₁,ｄ₃₁）、（ｄ₁₆,ｄ₃₁）の３組となる。
Ｃ）Ｒ₂だけに２ビットエラーが含まれる場合
Ｒ₂以外、すなわち、Ｒ₀、Ｒ₁、Ｒ₃の和集合Ｒ₀∪Ｒ₁∪Ｒ₃は次のようになる。

Ｒ₀∪Ｒ₁∪Ｒ₃＝｛ｄ₀,ｄ₁,ｄ₃,ｄ₄,ｄ₅,ｄ₆,ｄ₇,ｄ₈,ｄ₉,
ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₅,ｄ₁₆,ｄ₁₈,ｄ₁₉,
ｄ₂₀,ｄ₂₁,ｄ₂₂,ｄ₂₃,ｄ₂₄,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₂₉,
ｄ₃₀,ｄ₃₁｝ …（１６）
Ｒ₂以外にエラーは含まれないので、（１６）の要素はエラー候補とはなり得ない。そこで、Ｒ₂からＲ₀∪Ｒ₁∪Ｒ₃を差し引くと次のようになる。

Ｒ₂−（Ｒ₀∪Ｒ₁∪Ｒ₃）＝｛ｄ₂,ｄ₁₇｝ …（１７）
（１７）より、２ビットエラーは（ｄ₂,ｄ₁₇）の１組となる。
Ｄ）Ｒ₃だけに２ビットエラーが含まれる場合
Ｒ₃以外、すなわち、Ｒ₀、Ｒ₁、Ｒ₂の和集合Ｒ₀∪Ｒ₁∪Ｒ₂は次のようになる。

Ｒ₀∪Ｒ₁∪Ｒ₂＝｛ｄ₀,ｄ₁,ｄ₂,ｄ₄,ｄ₅,ｄ₆,ｄ₇,ｄ₈,ｄ₉,
ｄ₁₀,ｄ₁₁,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₅,ｄ₁₆,ｄ₁₇,ｄ₁₉,
ｄ₂₀,ｄ₂₁,ｄ₂₂,ｄ₂₃,ｄ₂₄,ｄ₂₅,ｄ₂₆,ｄ₂₇,ｄ₂₈,ｄ₂₉,
ｄ₃₀,ｄ₃₁｝ …（１８）
Ｒ₃以外にエラーは含まれないので、（１８）の要素はエラー候補とはなり得ない。そこで、Ｒ₃からＲ₀∪Ｒ₁∪Ｒ₂を差し引くと次のようになる。

Ｒ₃−（Ｒ₀∪Ｒ₁∪Ｒ₂）＝｛ｄ₃,ｄ₁₈｝ …（１９）
（１９）より、２ビットエラーは（ｄ₃,ｄ₁₈）の１組となる。
Ｅ）集合Ｒ₀と集合群Ｒ₁、Ｒ₂、Ｒ₃の中に２ビットエラーが含まれる場合
集合Ｒ₀だけにエラーがあるとして求めた（１３）を集合Ｒ₀から差し引くと、次のようになる。

Ｒ₀−（Ｒ₀−Ｒ₁∪Ｒ₂∪Ｒ₃）
＝｛ｄ₄,ｄ₇,ｄ₈,ｄ₁₀,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₁₉,
ｄ₂₂,ｄ₂₃,ｄ₂₅,ｄ₂₇,ｄ₂₈,ｄ₂₉,ｄ₃₀｝ …（２０）
以下、（２０）の各要素を２ビットエラー候補の一方Ｎとし、もう一方のエラー候補Ｍを求め、その妥当性を検証する。
ｅ１）Ｎ＝ｄ₄の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₄を含むのは集合Ｒ₁である。そこで、集合Ｒ₀とＲ₁の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₁＝｛ｄ₄,ｄ₇,ｄ₁₀,ｄ₁₂,ｄ₁₉,ｄ₂₂,ｄ₂₅,ｄ₂₇,ｄ₃₀｝ …（２１）
２ビットエラー候補のもう一方Ｍとして、（２１）のＮ＝ｄ₄以外の各要素を考えた場合、集合群Ｒ₂、Ｒ₃に含まれないのはＭ＝ｄ₁₉である。従って、（ｄ₄,ｄ₁₉）が２ビットエラー候補となる。
ｅ２）Ｎ＝ｄ₇の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₇を含むのは集合Ｒ₁、Ｒ₃である。そこで、集合Ｒ₀とＲ₁、Ｒ₃の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₁∩Ｒ₃＝｛ｄ₇,ｄ₁₂,ｄ₂₂,ｄ₂₇｝ …（２２）
２ビットエラー候補のもう一方Ｍとして、（２２）のＮ＝ｄ₇以外の各要素を考えた場合、集合Ｒ₂に含まれないのはＭ＝ｄ₂₂である。従って、（ｄ₇,ｄ₂₂）が２ビットエラー候補となる。
ｅ３）Ｎ＝ｄ₈の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₈を含むのは集合Ｒ₂である。そこで、集合Ｒ₀とＲ₂の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₂＝｛ｄ₈,ｄ₁₀,ｄ₁₂,ｄ₁₃,ｄ₂₃,ｄ₂₅,ｄ₂₇,ｄ₂₈,ｄ₃₀｝ …（２３）
２ビットエラー候補のもう一方Ｍとして、（２３）のＮ＝ｄ₈以外の各要素を考えた場合、集合Ｒ₁、Ｒ₃に含まれないのはＭ＝ｄ₂₃である。従って、（ｄ₈,ｄ₂₃）が２ビットエラー候補となる。
ｅ４）Ｎ＝ｄ₁₀の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₁₀を含むのは集合Ｒ₁、Ｒ₂である。そこで、集合Ｒ₀とＲ₁、Ｒ₂の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₁∩Ｒ₂＝｛ｄ₁₀,ｄ₁₂,ｄ₂₅,ｄ₂₇,ｄ₃₀｝ …（２４）
２ビットエラー候補のもう一方Ｍとして、（２４）のＮ＝ｄ₁₀以外の各要素を考えた場合、集合Ｒ₃に含まれないのはＭ＝ｄ₂₅,ｄ₃₀である。従って、（ｄ₁₀,ｄ₂₅）、（ｄ₁₀,ｄ₃₀）が２ビットエラー候補となる。さらに、（ｄ₂₅,ｄ₃₀）も２ビットエラー候補となる。
ｅ５）Ｎ＝ｄ₁₂の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₁₂を含むのは集合Ｒ₁、Ｒ₂、Ｒ₃である。そこで、集合Ｒ₀とＲ₁、Ｒ₂、Ｒ₃の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₁∩Ｒ₂∩Ｒ₃＝｛ｄ₁₂,ｄ₂₇｝（２５）
２ビットエラー候補のもう一方Ｍとして、（２５）のＮ＝ｄ₁₂以外の各要素を考えた場合、妥当性を検証する対象の集合が存在しない。従って、（ｄ₁₂,ｄ₂₇）は２ビットエラー候補となる。
ｅ６）Ｎ＝ｄ₁₃の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₁₃を含むのは集合Ｒ₂、Ｒ₃である。そこで、集合Ｒ₀とＲ₂、Ｒ₃の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₂∩Ｒ₃＝｛ｄ₁₂,ｄ₁₃,ｄ₂₇,ｄ₂₈｝ …（２６）
２ビットエラー候補のもう一方Ｍとして、（２６）のＮ＝ｄ₁₃以外の各要素を考えた場合、集合Ｒ₁に含まれないのはＭ＝ｄ₂₈である。従って、（ｄ₁₃,ｄ₂₈）が２ビットエラー候補となる。
ｅ７）Ｎ＝ｄ₁₄の場合
集合群Ｒ₁、Ｒ₂、Ｒ₃においてＮ＝ｄ₁₄を含むのは集合Ｒ₃である。そこで、集合Ｒ₀とＲ₃の積集合を求めると次のようになる。

Ｒ₀∩Ｒ₃＝｛ｄ₇,ｄ₁₂,ｄ₁₃,ｄ₁₄,ｄ₂₂,ｄ₂₇,ｄ₂₈,ｄ₂₉｝ …（２７）
２ビットエラー候補のもう一方Ｍとして、（２７）のＮ＝ｄ₁₄以外の各要素を考えた場合、集合Ｒ₁、Ｒ₂に含まれないのはＭ＝ｄ₂₉である。従って、（ｄ₁₄,ｄ₂₉）が２ビットエラー候補となる。
ｅ８）Ｎ＝ｄ₁₉,ｄ₂₂,ｄ₂₃,ｄ₂₅,ｄ₂₇,ｄ₂₈,ｄ₂₉,ｄ₃₀の場合
ｅ１）〜ｅ７）において、既に２ビットエラー候補が求められている。
Ｆ）集合Ｒ₁と集合群Ｒ₂、Ｒ₃の中に２ビットエラーが含まれる場合
始めに、集合Ｒ₀との間で既に検討されたエラー候補を除去するため、集合Ｒ₁から集合Ｒ₀の要素を差し引いて集合Ｒ₁’とすると、次のようになる。

Ｒ₁’＝｛ｄ₁,ｄ₅,ｄ₉,ｄ₁₁,ｄ₁₆,ｄ₂₀,ｄ₂₄,ｄ₂₆,ｄ₃₀｝ …（２８）
集合Ｒ₁だけにエラーがあるとして求めた（１５）を集合Ｒ₁’から差し引くと、次のようになる。

Ｒ₁’−（Ｒ₁−Ｒ₀∪Ｒ₂∪Ｒ₃）
＝｛ｄ₅,ｄ₉,ｄ₁₁,ｄ₂₀,ｄ₂₄,ｄ₂₆｝ …（２９）
以下、（２９）の各要素を２ビットエラー候補の一方Ｎとし、もう一方のエラー候補Ｍを求め、その妥当性を検証する。
ｆ１）Ｎ＝ｄ₅の場合
集合群Ｒ₂、Ｒ₃においてＮ＝ｄ₅を含むのは集合Ｒ₂である。そこで、集合Ｒ₁’とＲ₂の積集合を求めると次のようになる。

Ｒ₁’∩Ｒ₂＝｛ｄ₅,ｄ₁₁,ｄ₂₀,ｄ₂₆｝ …（３０）
２ビットエラー候補のもう一方Ｍとして、（３０）のＮ＝ｄ₅以外の各要素を考えた場合、集合Ｒ₃に含まれないのはＭ＝ｄ₂₀である。従って、（ｄ₅,ｄ₂₀）が２ビットエラー候補となる。
ｆ２）Ｎ＝ｄ₉の場合
集合群Ｒ₂、Ｒ₃においてＮ＝ｄ₉を含むのは集合Ｒ₃である。そこで、集合Ｒ₁’とＲ₃の積集合を求めると次のようになる。

Ｒ₁’∩Ｒ₃＝｛ｄ₉,ｄ₁₁,ｄ₂₄,ｄ₂₆｝ …（３１）
２ビットエラー候補のもう一方Ｍとして、（３１）のＮ＝ｄ₉以外の各要素を考えた場合、集合Ｒ₂に含まれないのはＭ＝ｄ₂₄である。従って、（ｄ₉,ｄ₂₄）が２ビットエラー候補となる。
ｆ３）Ｎ＝ｄ₁₁の場合
集合群Ｒ₂、Ｒ₃においてＮ＝ｄ₁₁を含むのは集合Ｒ₂、Ｒ₃である。そこで、集合Ｒ₁’とＲ₂、Ｒ₃の積集合を求めると次のようになる。

Ｒ₁’∩Ｒ₂∩Ｒ₃＝｛ｄ₁₁,ｄ₂₆｝ …（３２）
２ビットエラー候補のもう一方Ｍとして、（３２）のＮ＝ｄ₁₁以外の各要素を考えた場合、妥当性を検証する対象の集合が存在しない。従って、（ｄ₁₁,ｄ₂₆）は２ビットエラー候補となる。
ｆ４）Ｎ＝ｄ₂₀,ｄ₂₄,ｄ₂₆の場合
ｆ１）〜ｆ３）において、既に２ビットエラー候補が求められている。
Ｇ）集合Ｒ₂と集合Ｒ₃の中に２ビットエラーが含まれる場合
始めに、集合Ｒ₀、Ｒ₁との間で既に検討されたエラー候補を除去するため、集合Ｒ₂から集合Ｒ₀、Ｒ₁の要素を差し引いて集合Ｒ₂’とすると、次のようになる。

Ｒ₂’＝｛ｄ₂,ｄ₆,ｄ₁₇,ｄ₂₁｝ …（３３）
集合Ｒ₂だけにエラーがあるとして求めた（１７）を集合Ｒ₂’から差し引くと、次のようになる。

Ｒ₂’−（Ｒ₂−Ｒ₀∪Ｒ₁∪Ｒ₃）＝｛ｄ₆,ｄ₂₁｝ …（３４）
以下、（３４）の各要素を２ビットエラー候補の一方Ｎとし、もう一方のエラー候補Ｍを求め、その妥当性を検証する。
ｇ１）Ｎ＝ｄ₆の場合
集合Ｒ3はＮ＝ｄ₆を含む。そこで、集合Ｒ₂’とＲ₃の積集合を求めると次のようになる。

Ｒ₂’∩Ｒ₃＝｛ｄ₆,ｄ₂₁｝ …（３５）
２ビットエラー候補のもう一方Ｍとして、（３５）のＮ＝ｄ₆以外の各要素を考えた場合、妥当性を検証する対象の集合が存在しない。従って、（ｄ₆,ｄ₂₁）は２ビットエラー候補となる。
ｇ２）Ｎ＝ｄ₂₁の場合
ｇ１）において、既に２ビットエラー候補が求められている。

以上をまとめると、２ビットエラー候補は次の１９通りである。

Ｒ₀のみ：（ｄ₀,ｄ₁₅）
Ｒ₁のみ：（ｄ₁,ｄ₁₆）、（ｄ₁,ｄ₃₁）、（ｄ₁₆,ｄ₃₁）
Ｒ₂のみ：（ｄ₂,ｄ₁₇）
Ｒ₃のみ：（ｄ₃,ｄ₁₈）
Ｒ₀、および、Ｒ₁、Ｒ₂、Ｒ₃から選択：
（ｄ₄,ｄ₁₉）、（ｄ₇,ｄ₂₂）、（ｄ₈,ｄ₂₃）、(ｄ₁₀,ｄ₂₅)、
（ｄ₁₀,ｄ₃₀）、（ｄ₂₅,ｄ₃₀）、（ｄ₁₂,ｄ₂₇）、（ｄ₁₃,ｄ₂₈）、
（ｄ₁₄,ｄ₂₉）
Ｒ₁、および、Ｒ₂、Ｒ₃から選択：
（ｄ₅,ｄ₂₀）、（ｄ₉,ｄ₂₄）、（ｄ₁₁,ｄ₂₆）
Ｒ₂、および、Ｒ₃から選択：
（ｄ₆,ｄ₂₁）
本発明の第３の実施の形態を図４に基づいて説明する。

図４は、本発明の第３の実施の形態の自己テスト回路のテスト応答におけるエラーの探索方法について示したものである。

テストパターン発生器３０１はテストパターン３０２を出力し、被テスト回路３０３はテストパターン３０２を入力として内部回路動作を行い、その結果としてテスト応答パターン３０４ａ〜３０４ｄを出力する。テスト応答解析器３０５はテスト応答パターン３０４ａ〜３０４ｄを入力として受け取り、これを解析した結果として良否判定結果３１０を出力する。

テスト応答解析器３０５内部の動作は次のように行われる。情報圧縮手段３０６は、内部回路動作により入力されたテスト応答パターン３０４ａ〜３０４ｄの情報圧縮を行い、その結果として圧縮データパターン３０７を出力する。パターン比較手段３０９は、圧縮データパターン３０７と予め用意された期待値データパターン３０８を比較し、両者が一致していれば良否判定結果３１０として「良品」を出力し、一致していなければ「不良品」を出力する。

ここで、情報圧縮手段３０５として、図４に示す４個のフリップフロップＦＦ０〜３および４個の排他的論理和ＸＯＲ０〜ＸＯＲ３からなる他入力シグネチャレジスタ（ＭＩＳＲ；Ｍｕｌｔｉ−ＩｎｐｕｔＳｉｇｎａｔｕｒｅＲｅｇｉｓｔｅｒ）を考える。

入力ビット系列は図４のテスト応答パターン３０４ａ〜３０４ｄであり、例として次のデータパターンを考える。

３０４ａ：１１０１１１０１
３０４ｂ：００１０００１０
３０４ｃ：１０００１０００
３０４ｄ：１０１１１０１１ …（３６）
ここで、（３６）は、左のビットから順にＭＩＳＲに入力される。

フリップフロップＦＦ０〜３の初期状態として全て０とし、（３６）をＭＩＳＲに入力すると、最終状態は次のようになる。

ＦＦ０：０、ＦＦ１：０、ＦＦ２：０、ＦＦ３：０ …（３７）
以下では、情報圧縮手段３０６として図４に示すＭＩＳＲを使用したテスト応答解析器３０５において、被テスト回路３０３に故障がない場合のテスト応答パターン３０４ａ〜３０４ｄとして（３６）が与えられるという条件で、情報圧縮手段３０６においてキャンセルされるようなテスト応答パターン３０４ａ〜３０４ｄ中のエラー候補の探索を行う。

さらに、被テスト回路３０３に故障がない場合のテスト応答パターン３０４ａ〜３０４ｄの内容においてビット位置の変数ｉ、ｊを導入し、各ビット位置の論理値０、１に対してビット位置の属性を持つ論理変数ｄ_ｉ、／ｄ_ｊで置換する。データパターン（３６）に対して、上記の置換を行うと次のようになる。

３０４ａ：/ｄ₀₇,/ｄ₀₆,ｄ₀₅,/ｄ₀₄,/ｄ₀₃,/ｄ₀₂,ｄ₀₁,/ｄ₀₀
３０４ｂ：ｄ₁₇,ｄ₁₆,/ｄ₁₅,ｄ₁₄,ｄ₁₃,ｄ₁₂,/ｄ₁₁,ｄ₁₀
３０４ｃ：/ｄ₂₇,ｄ₂₆,ｄ₂₅,ｄ₂₄,/ｄ₂₃,ｄ₂₂,ｄ₂₁,ｄ₂₀
３０４ｄ：/ｄ₃₇,ｄ₃₆,/ｄ₃₅,/ｄ₃₄,/ｄ₃₃,ｄ₃₂,/ｄ₃₁,/ｄ₃₀ …（３８）
第２の手順として、（３８）で表されるテスト応答パターン３０４ａ〜３０４ｄを情報圧縮手段３０６に入力した場合に得られる圧縮データパターン３０７を算出する次のようになる。

ＦＦ０：ｄ_{00,04,13,17,22,26,31,35}
ＦＦ１：ｄ_{01,05,10,14,23,27,32,36}
ＦＦ２：ｄ_{02,06,11,15,20,24,33,37}
ＦＦ３：ｄ_{03,07,12,16,21,25,30,34} …（３９）
（３９）で表される圧縮データパターン３０７と、（３７）で表される期待値データパターン３０８が一致することから、論理変数ｄが満足すべき条件式が次のように得られる。

ｄ_{00,04,13,17,22,26,31,35}＝０
ｄ_{01,05,10,14,23,27,32,36}＝０
ｄ_{02,06,11,15,20,24,33,37}＝０
ｄ_{03,07,12,16,21,25,30,34}＝０ …（４０）
第３の手順として、第２の手順で得られた条件式（４０）を解き、全ての論理変数ｄが論理値０である場合以外の解を求める。以下では、２ビットエラーを想定し、その候補を求めるアルゴリズムについて説明する。２ビットエラーは、ｄ₀₀〜ｄ₀₇、ｄ₁₀〜ｄ₁₇、ｄ₂₀〜ｄ₂₇、ｄ₃₀〜ｄ₃₇のうちの２つが１であり、残りが全て０であることと等価であるので、（４０）を満足するような２つのｄiを選び出す。

（４０）を解くにあたり、第２の実施の形態と同様の手法を用いることもできるが、図４のＭＩＳＲの場合はより簡単に解くことができる。すなわち、（４０）の４つの式において、論理変数ｄの同じ添え字が２つ以上の式に現れないことに着目すると、１つの式の中で２つのｄ_iを選び出せば２ビットエラーの候補となる。

例えば、ＦＦ０に関する式において、（ｄ₀₀,ｄ₀₄）は２ビットエラーの候補である。また、ＦＦ３に関する式において、（ｄ₃₀,ｄ₃₄）も同様である。従って、２ビットエラーの候補は、₈Ｃ₂×４＝１１２通りになることが分かる。

本発明の第４の実施の形態について説明する。

本発明の第４の実施の形態の自己テスト回路のテスト応答解析器のエラー検出能力評価方法として、第２の実施の形態において使用した自己テスト回路、および、テストパターンを用いて説明する。

第２の実施の形態で説明した通り、テスト応答解析器２０５が見逃す２ビットエラーは１９通り存在する。一方、３２ビット長のテスト応答パターン（１）において、２ビットエラーは₃₂Ｃ₂＝４９６通り存在する。

従って、テスト応答解析器２０５が見逃す２ビットエラーの割合は次のようになる。

１９／４９６＝３．８３％
ＬＦＳＲのフィードバックループの位置を変えるなど、回路を変更した場合に上記の数値を用いて、テスト応答解析器のエラー検出能力を評価することができる。

本発明の第５の実施の形態について説明する。

本発明の第５の実施の形態の自己テスト回路のテスト応答解析器のエラー検出能力評価方法として、第３の実施の形態において使用した自己テスト回路、および、テストパターンを用いて説明する。

第３の実施の形態で説明したとおり、テスト応答解析器３０５が見逃す２ビットエラーは１１２通り存在する。一方、８ビット長×４系統のテスト応答パターン（３６）において、２ビットエラーは₃₂Ｃ₂＝４９６通り存在する。

従って、テスト応答解析器３０５が見逃す２ビットエラーの割合は次のようになる。

１１２／４９６＝２２．５８％
ＭＩＳＲのフィードバックループの追加、変更等に応じて、上記の数値を用いてテスト応答解析器のエラー検出能力を評価することができる。

本発明にかかる自己テスト回路のテスト応答エラー探索方法によれば、自己テスト回路において被テスト回路内の故障の影響によりテスト応答パターン中にエラーが存在するにもかかわらず、圧縮操作の結果が期待値と同一のパターンとなり、見逃されてしまうエラーについて、容易にその候補を探索することができる。

さらに、本発明にかかる自己テスト回路のテスト応答エラー検出能力評価方法によれば、自己テスト回路のテスト応答エラー探索方法を適用した結果を用いて、テスト応答解析器のエラー検出能力の定量的な評価を容易に実行することができる。

そのため、本発明を自己テスト回路の設計段階に適用することにより、テスト応答解析器のエラー検出能力の向上に有用であり、自己テスト回路を含む半導体集積回路等、製品の品質向上が期待される。

本発明の第１の実施の形態における自己テスト回路のテスト応答エラー探索方法に関する説明図である。本発明の第２の実施の形態における自己テスト回路のテスト応答エラー探索方法に関する説明図である。ＬＦＳＲの多項式表示によるレジスタ最終状態の計算方法を示す図である。本発明の第３の実施の形態における自己テスト回路のテスト応答エラー探索方法に関する説明図である。

符号の説明

１０１，２０１，３０１パターン発生器
１０２，２０２，３０２テストパターン
１０３，２０３，３０３被テスト回路
１０４，２０４，３０４テスト応答パターン
１０５，２０５，３０５テスト応答解析器
１０６，２０６，３０６情報圧縮手段
１０７，２０７，３０７圧縮データパターン
１０８，２０８，３０８期待値データパターン
１０９，２０９，３０９パターン比較手段
１１０，２１０，３１０良否判定結果
１１１，２１１，３１１第１の手順
１１２，２１２，３１２第２の手順
１１３，２１３，３１３第３の手順

Claims

テストパターンを発生するテストパターン発生器と、
前記テストパターンを入力とし、内部回路動作を経てテスト応答パターンを出力する被テスト回路と、
前記テスト応答パターンを入力とし、前記テスト応答パターンの情報をより少ないビット数によって表現し、圧縮データパターンとして出力する情報圧縮手段と、前記圧縮データパターンと予め用意された期待値データパターンを比較した結果を前記被テスト回路の良否判定結果として出力するパターン比較手段からなるテスト応答解析器とを含む自己テスト機能を備えた半導体集積回路において、
前記テスト応答パターン中にエラーが存在するときに、前記情報圧縮手段における情報圧縮の過程で前記エラーの影響が消失し、前記圧縮データパターンが前記期待値パターンと同一になることにより、前記テスト応答解析器において見逃される前記エラーの候補を探索する方法であって、
前記テスト応答パターンの各ビットデータの論理値に対して、
全ての論理値０を、前記テスト応答パターン中のビット位置の属性を持つ論理変数により置換し、
全ての論理値１を、前記テスト応答パターン中のビット位置の属性を持つ前記論理変数を用いて、論理値０の場合に対する論理反転の属性を付加して置換する第１の手順と、
前記情報圧縮手段の回路動作に応じて前記圧縮データパターンを前記論理変数を用いて表し、
前記圧縮データパターンと前記期待値データパターンが一致することに基づき、前記論理変数が満足すべき条件式を得る第２の手順と、
前記条件式を解いて前記論理変数が全て０である場合以外の解を求めることにより、前記テスト応答パターン中に含まれる前記エラーを求める第３の手順とを含む自己テスト回路のテスト応答エラー探索方法。
請求項１記載の自己テスト回路のテスト応答エラー探索方法により求められた前記テスト応答解析器が見逃す前記エラーの数と、
前記テスト応答パターンの取り得る全状態数を用いて、
前記テスト応答解析器が見逃す前記エラーの割合を算出し、前記テスト応答解析器の評価指標とすることを特徴とする自己テスト回路のテスト応答エラー検出能力評価方法。