JP2006217509A - Pll周波数シンセサイザ - Google Patents
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Abstract
【課題】DC−DCコンバータのノイズを低減し、広い周波数範囲で信号を生成でき、機器の小型化・省コスト化を実現できるPLL周波数シンセサイザの提供。
【解決手段】基準信号を発生の基準信号発生器,基準信号と比較信号の間の位相差を検出し、誤差信号を発生の位相比較器,誤差信号に応じて出力電流を制御のチャージポンプ前記出力電流を平滑化して制御電圧に変換のループフィルタ,制御電圧とバイアス電圧の和に対応の出力信号を発生の電圧制御発振器,所定の分数分周比に基づいて、分周比設定信号を発生の分数分周制御器,分周比設定信号の示す分周比で電圧制御発振器の出力信号を分周し、比較信号に変換の可変分周器,及びスイッチング素子と分周比設定信号に基いてスイッチング周波数を変化のスイッチング制御部とを含み、スイッチング動作により電源電圧をバイアス電圧に変換のDC−DCコンバータを有する。
【選択図】図1
【解決手段】基準信号を発生の基準信号発生器,基準信号と比較信号の間の位相差を検出し、誤差信号を発生の位相比較器,誤差信号に応じて出力電流を制御のチャージポンプ前記出力電流を平滑化して制御電圧に変換のループフィルタ,制御電圧とバイアス電圧の和に対応の出力信号を発生の電圧制御発振器,所定の分数分周比に基づいて、分周比設定信号を発生の分数分周制御器,分周比設定信号の示す分周比で電圧制御発振器の出力信号を分周し、比較信号に変換の可変分周器,及びスイッチング素子と分周比設定信号に基いてスイッチング周波数を変化のスイッチング制御部とを含み、スイッチング動作により電源電圧をバイアス電圧に変換のDC−DCコンバータを有する。
【選択図】図1
Description
本発明は、PLL周波数シンセサイザに関し、より詳しくは、電源電圧より高い電圧制御発振器(以下、VCOという)の制御電圧を得ることができるDC−DCコンバータを有する、PLL周波数シンセサイザに関する。
一般に携帯電話機のような無線通信機器で使用されるPLL周波数シンセサイザにおいて、広い周波数範囲で信号を生成しようとする場合、複数のVCOを使用する方法やVCOの発振周波数範囲を拡大する方法が考えられる。しかし、前者の場合には、素子数が増えるので回路が大きくなるという不都合がある。後者の場合には、VCOのバラクタダイオードに印加する制御電圧の範囲を広くすればよいが、そのために別途に電源を用意すると、機器の小型化・低コスト化を図るのが困難になる。そこで、PLL周波数シンセサイザにおいて、広い周波数範囲で信号を生成しかつ機器の小型化・低コスト化を図る場合には、単一の電源からでも電源電圧より高い電圧を生成することができるDC−DCコンバータが用いられる。
DC−DCコンバータは、一般に所定の周波数で誘導性のインダクタに流れる電流をスイッチングし、そのスイッチング動作に伴って発生する起電力によって、電源電圧の昇圧を行うことができる。しかし、DC−DCコンバータを用いた場合、スイッチング動作の際に、大きなスイッチングノイズが発生して、PLL周波数シンセサイザの出力信号に望ましくないノイズやスプリアスを生じてしまうことがある。
このようなノイズやスプリアスがPLL周波数シンセサイザのループフィルタの帯域内に入ると、ノイズの発生はもちろんのこと、ビットエラーレートの低下や規格外の信号の放射など、機器として正常な動作ができないような不具合が起こる。このような不具合の防止策として、DC−DCコンバータをPLL周波数シンセサイザICと離して配置したり、間にシールドを施すなど方法がある。しかし、そのような方法では、機器の小型化・低コスト化が難しくなる。
特開平10−256903号公報に、上記のような課題を解決するPLL周波数シンセサイザ(特許文献1)が開示されている。特許文献1のPLL周波数シンセサイザは、DC−DCコンバータの出力部にチャージポンプに対する電源電圧蓄電用のコンデンサを設けるとともに、DC−DCコンバータを位相比較器の位相が非ロック状態の時に作動、ロック状態の時に停止できるよう構成されている。これにより、定常状態ではスイッチングノイズの影響を受けないので、ノイズの量を抑えることができる。
一方、PLL周波数シンセサイザの中でも、出力周波数を基準信号の周波数より細かい周波数間隔に設定することが可能なものとして、分数分周PLL周波数シンセサイザが知られている。分数分周PLL周波数シンセサイザには、分数分周器が用いられる。分数分周器は、所定の周期の間でいくつかの擬似ランダムな分周比を取り、その周期の間にそれらを平均して、所望の分数分周比を得るものである。例えば、特許第3364206号(特許文献2)に記載されているような、高次のデルタシグマ変調器の出力を分周比として、所望の分数分周比を得るものがある。このデルタシグマ変調器を用いた分数分周器において、分周比を示す信号(特に下位のビット)は擬似ランダムに変化することが知られている。(以下、分周比を示す信号を分周比設定信号という。)
前記特許文献1のPLL周波数シンセサイザは、DC−DCコンバータを間欠的に動作させることにより、ノイズの低減を図った。しかしながら、特許文献1のPLL周波数シンセサイザでは、ロック状態であるときも回路の電荷の放電等によりロックが外れ、非ロック状態になることがあった。つまり、そのような時にもDC−DCコンバータが作動するので、ノイズが発生する可能性は高かった。
前述したように、PLL周波数シンセサイザにおいて、広い周波数範囲で信号を生成しかつ機器の小型化・低コスト化を図るためには、DC−DCコンバータが用いられる。しかし、DC−DCコンバータは不要なノイズの発生源となり得るため、PLL周波数シンセサイザICにDC−DCコンバータを集積するのは困難であった。そのため、機器の小型化、低コスト化は困難であった。
本発明は、DC−DCコンバータのノイズを低減し、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できる、PLL周波数シンセサイザを提供することを目的とする。
上記課題を解決するため、本発明の一つの観点によるPLL周波数シンセサイザは、基準周波数で基準信号を発生させる基準信号発生器;前記基準信号と比較信号との間の位相差を検出し、前記位相差を表す誤差信号を発生させる位相比較器;前記誤差信号に応じて出力電流を制御するチャージポンプ;前記チャージポンプの出力電流を平滑化して制御電圧に変換するループフィルタ;前記制御電圧とバイアス電圧の和に対応する周波数で出力信号を発生させる電圧制御発振器;所定の分数分周比に基づいて分周比を変化させ、前記分周比を示す分周比設定信号を発生させる分数分周制御器;前記分周比設定信号の示す前記分周比で前記電圧制御発振器の出力信号を分周し、前記比較信号に変換する可変分周器;及びスイッチング素子と、前記分周比設定信号に基づいて前記スイッチング素子のスイッチング周波数を変化させるスイッチング制御部と、を含み、前記スイッチング素子のスイッチング動作により電源電圧を前記バイアス電圧に変換するDC−DCコンバータ;を有する。
この発明においては、分数分周制御器と可変分周器とで、前述した分数分周器を構成している。分数分周制御器が可変分周器に出力する分周比設定信号(特に下位ビット)は、擬似ランダムに変化するものである。
この発明によれば、DC−DCコンバータのスイッチング素子のスイッチング周波数を、分周比設定信号、つまり、擬似ランダムに変化する信号を用いて変調(ディザリング)させることで、スペクトラムの拡散を行う。これにより、スプリアスが拡散されるので、DC−DCコンバータのノイズを低減することができる。したがって、PLL周波数シンセサイザICにDC−DCコンバータを集積することができるので、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できる
本発明の他の観点によるPLL周波数シンセサイザは、前記スイッチング素子と直列に接続され、前記スイッチング素子のオン期間に前記電源電圧を印加されるインダクタ;前記スイッチング素子のオフ期間に前記インダクタの両端に発生する起電力により導通する整流手段;及び前記整流手段の出力電圧を平滑化して前記バイアス電圧に変換する平滑手段;を前記DC−DCコンバータがさらに有する。
本発明の更に他の観点によるPLL周波数シンセサイザは、前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ、を前記DC−DCコンバータがさらに有し、前記スイッチング制御部が、前記エラーアンプの出力に応じて前記スイッチング素子の時比率を調整し、それにより前記バイアス電圧を一定に保つように構成される。
本発明の更に他の観点によるPLL周波数シンセサイザは、前記分周比設定信号を所定の周期でサンプリングして前記スイッチング制御部に出力するサンプリング手段;をさらに有する。
この発明によれば、分数分周制御器が発生させる分周比設定信号が変化する周波数がDC−DCコンバータのスイッチング周波数より高い場合、サンプリング手段が分周比設定信号を時間的に間引いてからスイッチング制御部に出力する。これにより、スイッチング制御部が正常にスイッチング素子のスイッチング周波数を変化させることができ、スペクトラムの拡散を行うことができる。したがって、スプリアスを拡散できるので、DC−DCコンバータのノイズを低減できる。
本発明の更に他の観点によるPLL周波数シンセサイザは、前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ;及び、前記DC−DCコンバータの出力端子と接地端子との間に接続され、前記エラーアンプの出力に応じて抵抗値を変化させる可変抵抗手段;を前記DC−DCコンバータがさらに有する。
この発明によれば、スイッチング制御部をバイアス電圧(DC−DC変換された電圧)に応じて間欠的に動作させるのではなく、連続して動作させることができる。これにより、スイッチング制御部の動作、停止により生ずるノイズの影響も無くすことができる。
本発明の更に他の観点によるPLL周波数シンセサイザは、前記一つの観点による発明のPLL周波数シンセサイザにおいて所定の周波数で出力信号を発生させる発振器;及び、前記分周比設定信号に基づいて第2の分周比を変化させ、前記第2の分周比で前記発振器の出力信号を分周して前記スイッチング素子に対する制御信号を前記スイッチング周波数で発生させる第2の可変分周器;を前記スイッチング制御部がさらに有し、前記制御信号に従って前記スイッチング素子がスイッチング動作を行うように構成される。
この発明によれば、発振器が発生させる出力信号を第2の可変分周器で分周してから出力するので、発振器の発振周波数(DC−DCコンバータのスイッチング周波数)をループフィルタの帯域よりも高くすることが可能となる。したがって、さらにノイズを軽減することが可能となる。
本発明によれば、分数分周PLL周波数シンセサイザの分周比設定信号を用いて、DC−DCコンバータのスイッチング周波数を変化させ、スペクトラムを拡散させることにより、DC−DCコンバータに発生するノイズを低減することができる。これにより、PLL周波数シンセサイザICにDC−DCコンバータを集積することができるので、広い周波数範囲で信号を生成できるとともに機器の小型化・低コスト化を実現できるPLL周波数シンセサイザを提供することができる。
以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
《実施の形態1》
図1を用いて、本発明の実施の形態1におけるPLL周波数シンセサイザを説明する。図1は、実施の形態1のPLL周波数シンセサイザの構成を示すブロック図である。図1において、実施の形態1のPLL周波数シンセサイザは、基準信号発生器1、位相比較器2、チャージポンプ3、ループフィルタ4、VCO5、可変分周器6、分数分周制御器7及びDC−DCコンバータ20を有している。
図1を用いて、本発明の実施の形態1におけるPLL周波数シンセサイザを説明する。図1は、実施の形態1のPLL周波数シンセサイザの構成を示すブロック図である。図1において、実施の形態1のPLL周波数シンセサイザは、基準信号発生器1、位相比較器2、チャージポンプ3、ループフィルタ4、VCO5、可変分周器6、分数分周制御器7及びDC−DCコンバータ20を有している。
基準信号発生器1は、基準周波数で基準信号を発生させる。位相比較器2は、基準信号発生器1の基準信号と比較信号との間の位相差を検出し、その位相差を表す誤差信号を発生させる。チャージポンプ3は、位相比較器2の誤差信号に応じて出力電流を制御する。ループフィルタ4は、チャージポンプ3の出力電流を平滑化して制御電圧に変換する。VCO5は、ループフィルタ4の制御電圧とバイアス電圧との和に対応する周波数で出力信号を発生させる。分数分周制御器7は、所定の分数分周比に基づいて分周比を変化させ、その分周比を示す分周比設定信号を発生させる。可変分周器6は、分数分周制御器7の示す分周比でVCO5の出力信号を分周し比較信号に変換して、位相比較器2に出力する。
DC−DCコンバータ20は、スイッチング制御部21、スイッチング素子22、インダクタ23、ダイオード24、コンデンサ25、エラーアンプ26、基準電源27及び抵抗28を有している。スイッチング制御部21は、分数分周制御器7の分周比設定信号(実施の形態1では下位ビット)に基づいて、スイッチング素子22のスイッチング周波数を変化させる。インダクタ23は、スイッチング素子22と直列に接続されている。インダクタ23は、スイッチング素子22のオン期間に電源電圧を印加される。ダイオード24は、スイッチング素子22のオフ期間にインダクタ23の両端に発生する起電力により導通する。コンデンサ25及び抵抗28は、ダイオード24の出力電圧を平滑化してバイアス電圧に変換する。エラーアンプ26は、バイアス電圧(DC−DC変換された電圧)と基準電源27の基準電圧との差を検出する。スイッチング制御部21は、エラーアンプ26の出力に応じて、例えば動作を停止するなどして、スイッチング素子22の時比率を調整する。それにより、前記バイアス電圧を一定に保つ。
実施の形態1のPLL周波数シンセサイザは、上記のように構成されることで、基準信号発生器1より発生される基準周波数信号を分数分周数倍した信号をVCO5より出力することができる。
次に、図2〜図4を用いて、実施の形態1のPLL周波数シンセサイザにおける分数分周制御器7の分周比設定信号について説明する。分周比設定信号の分周数設定値は、所定の周期(例えば基準信号の周期)毎に変化するものである。例えば、分数分周制御器7に高次のデルタシグマ変調器を用いた場合、分周比設定信号の分周数設定値は、外部より指示された所望の分数分周数の近傍で擬似ランダムに変化する。そして、前記所定の周期と比較して十分に長い時間で平均すると、所望の分数分周数になるものである。
図2は、分数分周制御器7に4次のデルタシグマ変調器を用い、分数分周数を100.016に設定したときの分周数の変化を示した波形図である。図2において、縦軸は分周数、横軸は可変分周器6が出力したパルス数を示している。図2からわかるように、分周比設定信号の分周数設定値は、時系列に100、101、97、105、95、102、102、96・・・というように変化している。つまり、分周数は100を中心に擬似ランダムに変化している。
図3は、図2の分周比設定信号の分周設定値の下位ビット(つまり、100±αで動いている部分)の変化を示した波形図である。図3において、分周比設定信号の分周数設定値は、時系列に4、5、1、1、7、6、6、0、0、6・・・というように変化している。つまり、図3より、分周比設定信号の分周数設定値の、特に下位ビットが、時間的に擬似ランダムに変化していることがわかる。
図4は、図3に示した分周比設定信号の分周数設定値の下位ビットの値の変化を、十分長い時間分(図4では2の17乗点分)取り出し、フーリエ変換したものである。図4において、スペクトラムはほぼ一様に分布しており、擬似ランダムに変化している。
次に、分周比設定信号を入力した時のDC−DCコンバータ20の動作について、さらに詳しく説明する。まず、分数分周制御部7の分周比設定信号の下位ビットの値が、スイッチング制御部21に入力される。スイッチング制御部21は、例えば、スイッチング制御部21に周波数の可変できる発振器を設けて、前記下位ビットの値に応じてスイッチング素子22のスイッチング周波数を変化させる。このとき、スイッチング素子22のスイッチング周波数は、図3に示すような擬似ランダムに変化する分数分周制御部7の分周比設定信号の下位ビットにより変化させられるので、ディザリングされる(故意に震わされる)ことになる。
スイッチング素子22のオン期間、インダクタ23には電源電圧が印加される。スイッチング素子22のオフ期間、インダクタ23のインダクタンスをL、電流をi、時間をtとすると、インダクタ23の両端には、L(di/dt)なる起電力が生じる。つまり、スイッチング素子22を瞬時にスイッチングすることで、電源電圧より高いパルス電圧が発生する。このとき、スイッチング素子22のスイッチング周波数により、インダクタ23に発生するパルス周波数のディザリングが行われるので、スペクトラムが拡散される。
上記のようにして発生した電源電圧より高いパルス電圧は、ダイオード24により整流され、エラーアンプ26により一定になるように調整され、コンデンサ25及び抵抗28で平滑されて、VCO5に出力される。
上記のようにして発生した電源電圧より高いパルス電圧は、ダイオード24により整流され、エラーアンプ26により一定になるように調整され、コンデンサ25及び抵抗28で平滑されて、VCO5に出力される。
実施の形態1のPLL周波数シンセサイザは、擬似ランダムな分数分周制御器7の分周比設定信号を用いて、DC−DCコンバータ20のスイッチング周波数をディザリングすることによって、スペクトラムを拡散することができ、鋭いピークを持ったノイズを拡散することができる。その結果、DC−DCコンバータ20のノイズを低減することができる。したがって、PLL周波数シンセサイザICにDC−DCコンバータの一部または全部を集積することが可能となるので、広い周波数範囲で信号を生成できるとともに機器の小型化、低コスト化を実現することができる。
《実施の形態2》
図5を用いて、本発明の実施の形態2におけるPLL周波数シンセサイザを説明する。図2は、実施の形態2のPLL周波数シンセサイザの構成を示すブロック図である。図5に示す実施の形態2のPLL周波数シンセサイザは、サンプリング手段8をさらに設けている点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図5を用いて、本発明の実施の形態2におけるPLL周波数シンセサイザを説明する。図2は、実施の形態2のPLL周波数シンセサイザの構成を示すブロック図である。図5に示す実施の形態2のPLL周波数シンセサイザは、サンプリング手段8をさらに設けている点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図5において、サンプリング手段8は、分数分周制御部7の分周比設定信号を所定の周期でサンプリングして、時間的に間引いてスイッチング制御部21に出力する。
実施の形態2のPLL周波数シンセサイザは、分周分周制御器7が発生させる分周数比設定信号の変化がDC−DCコンバータの発振周波数より早い場合、サンプリング手段8が分周比設定信号をサンプリングして時間的に間引いてからスイッチング制御部21に出力する。これにより、スイッチング制御部21が正常にスイッチング素子22のスイッチング周波数を変化させることができ、スペクトラムの拡散を行うことができる。したがって、スプリアスを拡散できるので、DC−DCコンバータ20のノイズを低減できる。
《実施の形態3》
図6を用いて、本発明の実施の形態3におけるPLL周波数シンセサイザを説明する。図6は、実施の形態3のPLL周波数シンセサイザの構成を示すブロック図である。図6に示す実施の形態3のPLL周波数シンセイサイザは、可変抵抗手段31をさらに設け、エラーアンプ26に代えてエラーアンプ26aを設けた点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図6を用いて、本発明の実施の形態3におけるPLL周波数シンセサイザを説明する。図6は、実施の形態3のPLL周波数シンセサイザの構成を示すブロック図である。図6に示す実施の形態3のPLL周波数シンセイサイザは、可変抵抗手段31をさらに設け、エラーアンプ26に代えてエラーアンプ26aを設けた点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図6において、エラーアンプ26aは、バイアス電圧(DC−DC変換された電圧)と基準電源27の基準電圧との差を検出する。可変抵抗手段31は、DC−DCコンバータ20の出力端子と接地端子との間に接続されている。可変抵抗手段31は、エラーアンプ26aの出力に応じて抵抗値を変化させることで、DC−DCコンバータ20の出力電圧を調整する。
実施の形態3のPLL周波数シンセサイザは、スイッチング制御部21をバイアス電圧に応じて間欠的に動作させるではなく、連続して動作させることができる。これにより、スイッチング制御部21の動作、停止により生ずるノイズの影響も無くすことができる。
《実施の形態4》
図7を用いて、本発明の実施の形態4におけるPLL周波数シンセサイザを説明する。図7は、実施の形態4のPLL周波数シンセサイザの構成を示すブロック図である。図7に示す実施の形態4のDC−DCコンバータは、スイッチング制御部21に代わりスイッチング制御部21aを設けている点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図7を用いて、本発明の実施の形態4におけるPLL周波数シンセサイザを説明する。図7は、実施の形態4のPLL周波数シンセサイザの構成を示すブロック図である。図7に示す実施の形態4のDC−DCコンバータは、スイッチング制御部21に代わりスイッチング制御部21aを設けている点で、図1に示す実施の形態1のPLL周波数シンセサイザと異なる。それ以外の点においては同様の構成を有するので、重複する説明は省略する。
図7において、スイッチング制御部21aは、発振器41及び可変分周器42を有する。発振器41は、所定の周波数で出力信号を発生させる。可変分周器42は、分数分周制御器7の分周比設定信号に基づいて分周比を変化させ、その分周比で発振器41の出力信号を分周してスイッチング素子22に対する制御信号をスイッチング周波数で発生させる。
実施の形態3のPLL周波数シンセサイザは、発振器41が発生させる出力信号を可変分周器42で分周してから出力するので、発振器41の発振周波数をループフィルタ4の帯域よりも高くすることが可能となる。これにより、さらにノイズを軽減することが可能となる。
尚、本発明の各実施の形態は、上記に挙げたものに限らず、これらの組み合わせでもよい。
本発明は、例えば、携帯電話機のような無線通信機器で使用されるPLL周波数シンセサイザに有用である。
1 基準信号発生器
2 位相比較器
3 チャージポンプ
4 ループフィルタ
5 VCO
6、41 可変分周器
7 分数分周制御器
8 サンプリング手段
20 DC−DCコンバータ
21 スイッチング周波数生成部
22 スイッチング素子
23 インダクタ
24 ダイオード
25 コンデンサ
26 エラーアンプ
27 基準電源
28 抵抗
31 可変抵抗手段
2 位相比較器
3 チャージポンプ
4 ループフィルタ
5 VCO
6、41 可変分周器
7 分数分周制御器
8 サンプリング手段
20 DC−DCコンバータ
21 スイッチング周波数生成部
22 スイッチング素子
23 インダクタ
24 ダイオード
25 コンデンサ
26 エラーアンプ
27 基準電源
28 抵抗
31 可変抵抗手段
Claims (6)
- 基準周波数で基準信号を発生させる基準信号発生器;
前記基準信号と比較信号との間の位相差を検出し、前記位相差を表す誤差信号を発生させる位相比較器;
前記誤差信号に応じて出力電流を制御するチャージポンプ;
前記チャージポンプの出力電流を平滑化して制御電圧に変換するループフィルタ;
前記制御電圧とバイアス電圧の和に対応する周波数で出力信号を発生させる電圧制御発振器;
所定の分数分周比に基づいて分周比を変化させ、前記分周比を示す分周比設定信号を発生させる分数分周制御器;
前記分周比設定信号の示す前記分周比で前記電圧制御発振器の出力信号を分周し、前記比較信号に変換する可変分周器;及び
スイッチング素子と、
前記分周比設定信号に基づいて前記スイッチング素子のスイッチング周波数を変化させるスイッチング制御部と、
を含み、前記スイッチング素子のスイッチング動作により電源電圧を前記バイアス電圧に変換するDC−DCコンバータ;
を有するPLL周波数シンセサイザ。 - 前記スイッチング素子と直列に接続され、前記スイッチング素子のオン期間に前記電源電圧を印加されるインダクタ;
前記スイッチング素子のオフ期間に前記インダクタの両端に発生する起電力により導通する整流手段;及び
前記整流手段の出力電圧を平滑化して前記バイアス電圧に変換する平滑手段;
を前記DC−DCコンバータがさらに有する、
請求項1に記載のPLL周波数シンセサイザ。 - 前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ、を前記DC−DCコンバータがさらに有し、
前記スイッチング制御部が、前記エラーアンプの出力に応じて前記スイッチング素子の時比率を調整し、それにより前記バイアス電圧を一定に保つ、
請求項1に記載のPLL周波数シンセサイザ。 - 前記分周比設定信号を所定の周期でサンプリングして前記スイッチング制御部に出力するサンプリング手段;
をさらに有する、請求項1に記載のPLL周波数シンセサイザ。 - 前記バイアス電圧と所定の基準電圧との差を検出するエラーアンプ;及び、
前記DC−DCコンバータの出力端子と接地端子との間に接続され、前記エラーアンプの出力に応じて抵抗値を変化させる可変抵抗手段;
を前記DC−DCコンバータがさらに有する、
請求項1に記載のPLL周波数シンセサイザ。 - 所定の周波数で出力信号を発生させる発振器;及び、
前記分周比設定信号に基づいて第2の分周比を変化させ、前記第2の分周比で前記発振器の出力信号を分周して前記スイッチング素子に対する制御信号を前記スイッチング周波数で発生させる第2の可変分周器;
を前記スイッチング制御部がさらに有し、
前記制御信号に従って前記スイッチング素子がスイッチング動作を行う、
請求項1に記載のPLL周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005030605A JP2006217509A (ja) | 2005-02-07 | 2005-02-07 | Pll周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005030605A JP2006217509A (ja) | 2005-02-07 | 2005-02-07 | Pll周波数シンセサイザ |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100914072B1 (ko) | 2008-04-18 | 2009-08-28 | 창원대학교 산학협력단 | 전하펌프회로를 사용한 dc-dc 변환기 |
US9325328B2 (en) | 2013-12-27 | 2016-04-26 | Seiko Epson Corporation | Oscillation circuit, oscillator, electronic apparatus, moving object, and frequency adjustment method of oscillator |
WO2017149978A1 (ja) * | 2016-03-01 | 2017-09-08 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
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2005
- 2005-02-07 JP JP2005030605A patent/JP2006217509A/ja active Pending
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JPWO2017149978A1 (ja) * | 2016-03-01 | 2018-12-20 | 古野電気株式会社 | 基準信号発生装置及び基準信号発生方法 |
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