JP2006215914A - Image forming device - Google Patents

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Kazuya Iwasaki
一也 岩崎
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an image forming device capable of improving efficiency of data transfer and preventing a system failure even in the case of abnormal communication. <P>SOLUTION: This image forming device is provided with a main CPU 201 performing main control on an apparatus and an operation part CPU 101 performing key input in an operation part and display control. The main CPU 201 and the operation part CPU 101 are connected together via both of an asynchronous serial communication line and a clock synchronous serial communication line with a speed higher than that of the asynchronous communication. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、操作部にＣＰＵを有する分散処理型画像形成装置に関し、特に、操作部用ＣＰＵと機器のメイン制御を行うメインＣＰＵとの通信方式に特徴のある画像形成装置に関する。   The present invention relates to a distributed processing image forming apparatus having a CPU in an operation unit, and more particularly to an image forming apparatus characterized by a communication method between an operation unit CPU and a main CPU that performs main control of equipment.

従来から、操作部にあるＬＣＤ表示などの高速化のため、機器のメイン制御を行うメインＣＰＵのほかに、操作部側に表示及び入力制御専用の操作部用ＣＰＵを搭載した分散処理型の画像形成装置が知られている。メインＣＰＵと操作部用ＣＰＵ間は、信号線数の削減を図ることと、伝達距離の長さを考慮して、調歩同期シリアル通信が用いられてきた。
また、近年、ディジタル複写機の多機能化等により、ＬＣＤの大画面、高精細化及び印刷前プレビューや蓄積文書のサムネイル表示などにより、通信データが増大してきたため、調歩同期シリアルより高速にデータ転送が行えるクロック同期シリアル通信も用いられるようになってきた。
なお、先行文献としては特許文献１等が挙げられる。
特開２００４−２０６６４公報 Conventionally, in order to increase the speed of LCD display on the operation unit, in addition to the main CPU that performs main control of equipment, a distributed processing type image that is equipped with an operation unit CPU dedicated to display and input control on the operation unit side Forming devices are known. Asynchronous serial communication has been used between the main CPU and the operation unit CPU in consideration of the reduction in the number of signal lines and the length of the transmission distance.
In recent years, with the increased functionality of digital copiers, etc., communication data has increased due to the large screen of LCD, high definition, pre-print preview, thumbnail display of stored documents, etc., so data transfer is faster than asynchronous serial. Clock-synchronized serial communication that can be used has also been used.
In addition, as a prior document, patent document 1 etc. are mentioned.
JP 2004-20664 A

しかしながら、高速のクロック同期シリアル通信では、データを１バイト毎にソフト処理して通信していては実行速度が上がらないため、あるサイズをまとめて送受信してＤＭＡ（Direct Memory Access）等でメモリに蓄積してからソフト処理を行うことになる（図７、図８参照）。
これにより、例えば１バイト程度のデータ量で済むコマンドでも、規定のデータ分を送らなければならず、効率が悪くなることもある。さらに、ＤＭＡ等ハード的な受信処理を行う場合、クロックへのノイズ混入でデータが異常値になったり、最悪はＤＭＡが終了せず通信不能になったりするケースもありうる。
本発明は、上記のような問題点を解決するためになされたもので、データ転送の効率化を図り、通信異常時でもシステムダウンすることがない画像形成装置を提供することを目的とするものである。 However, in high-speed clock-synchronized serial communication, since the execution speed does not increase if data is processed by software for each byte and transmitted, a certain size is transmitted and received in batches by DMA (Direct Memory Access) etc. Software processing is performed after accumulation (see FIGS. 7 and 8).
As a result, even for a command that only requires a data amount of about 1 byte, for example, a prescribed amount of data must be sent, and the efficiency may deteriorate. Furthermore, when performing hardware reception processing such as DMA, there are cases where data becomes an abnormal value due to noise mixing in the clock, or in the worst case, DMA does not end and communication is impossible.
SUMMARY An advantage of some aspects of the invention is to provide an image forming apparatus that improves the efficiency of data transfer and does not cause a system failure even when communication is abnormal. It is.

上記目的を達成するために、請求項１記載の発明は、機器全体の制御を行うメイン制御手段と、操作部のキー入力及び表示制御を行う操作部用制御手段とを備える分散制御型の画像形成装置であって、前記メイン制御手段と前記操作部用制御手段は、調歩同期シリアル通信ラインと、前記調歩同期通信ラインによる通信よりも高速通信が可能なクロック同期シリアル通信ラインとの双方により接続した画像形成装置を特徴とする。
請求項２記載の発明は、前記調歩同期シリアル通信ラインは小容量データの伝送を行い、前記クロック同期シリアル通信ラインは大容量データの伝送を行う請求項１に記載の画像形成装置を特徴とする。
請求項３記載の発明は、前記クロック同期シリアル通信ラインによりパケット通信を行い、前記調歩同期シリアル通信ラインのコマンドによりパケット・データサイズを動的かつ任意に可変とした請求項１または２に記載の画像形成装置を特徴とする。
請求項４記載の発明は、前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインのコマンドにより、前記クロック同期シリアル通信ラインをイニシャライズする請求項１または２に記載の画像形成装置を特徴とする。
請求項５記載の発明は、前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインにより前記クロック同期シリアル通信ラインの役割を代替する請求項１または２に記載の画像形成装置を特徴とする。 In order to achieve the above object, the invention according to claim 1 is a distributed control type image comprising a main control means for controlling the entire device and an operation part control means for performing key input and display control of the operation part. In the forming apparatus, the main control unit and the operation unit control unit are connected by both an asynchronous serial communication line and a clock synchronous serial communication line capable of higher-speed communication than communication by the asynchronous communication line. The image forming apparatus is characterized.
The invention according to claim 2 is characterized in that the asynchronous serial communication line transmits a small amount of data and the clock synchronous serial communication line transmits a large amount of data. .
According to a third aspect of the present invention, the packet communication is performed by the clock synchronous serial communication line, and the packet data size is dynamically and arbitrarily variable by a command of the asynchronous serial communication line. An image forming apparatus is characterized.
According to a fourth aspect of the present invention, when the reception abnormality of the clock synchronous serial communication line occurs, the clock synchronous serial communication line is initialized by a command of the asynchronous serial communication line. The image forming apparatus is characterized.
According to a fifth aspect of the present invention, when the reception abnormality of the clock synchronous serial communication line occurs, the role of the clock synchronous serial communication line is substituted by the asynchronous serial communication line. An image forming apparatus is characterized.

本発明によれば、２種類のシリアル通信ラインの長所を有効に利用することで、それぞれのデメリットを最小限の信号数増加でカバーできるため、通信効率の向上を図ることができる。
また、クロック同期シリアル通信のパケット数を送信データ量に合わせ任意に可変できるため、クロック同期シリアルの通信効率を最大にすることができる。
また、比較的ノイズに弱いクロック同期シリアル通信に異常があった場合でも、調歩同期シリアル通信を用い、クロック同期シリアル通信ラインの復旧や、代替が可能となる。これにより、異常発生時でも機器のダウンタイムを無くすことができる。 According to the present invention, since the advantages of the two types of serial communication lines can be used effectively, the respective disadvantages can be covered with a minimum increase in the number of signals, so that the communication efficiency can be improved.
In addition, since the number of clock synchronous serial communication packets can be arbitrarily varied in accordance with the amount of transmission data, the clock synchronous serial communication efficiency can be maximized.
Further, even when there is an abnormality in the clock synchronous serial communication that is relatively weak in noise, the asynchronous serial communication line can be used to restore or replace the clock synchronous serial communication line. Thereby, even when an abnormality occurs, the downtime of the device can be eliminated.

以下、本発明の実施の形態を図面に従って説明する。
図１は本発明の実施の形態に係る画像形成装置の機能ブロック図である。
操作部１００は、操作部の制御を行う操作部用ＣＰＵ（操作部用制御手段）１０１、メモリ１０２、ＬＣＤコントローラ１０３、ＬＣＤ１０４、タッチパネル１０５、キー・マトリクス１０６、ＬＥＤ・マトリクス１０７を備える。
操作部用ＣＰＵ１０１は、エンジン部２００のメインＣＰＵ（メイン制御手段）２０１と２種類のシリアル通信ラインで結ばれており、キー入力データをメインＣＰＵ２０１に伝えると共に、押下されたキーにより次の表示データ、蓄積ファイルのサムネイルや読み取りデータ等のプレビュー画像等をメインＣＰＵ２０１から受け取り、メモリ１０２内のＲＡＭに一時的に蓄え、ＬＣＤコントローラ１０３を制御してＬＣＤ１０４に表示を行う。
エンジン部２００はメインＣＰＵ２０１の他に、メインＣＰＵ２０１のプログラムＲＯＭ、ワークＲＡＭ等のメモリ２０２、ＰＣ等外部ホストからの画像データ及び図示しないスキャナユニットからの読取データの画像処理を行う画像処理ＬＳＩ２０３、外部ホストとのＩ／Ｆを行う外部Ｉ／Ｆ２０４、画像データを蓄積するための外部記憶装置２０５がある。
さらにエンジンの給紙、搬送、定着制御などを行うエンジン制御用ＣＰＵ２０６がメインＣＰＵ２０１と接続されており、エンジン制御用ＣＰＵ２０６は、メインＣＰＵ２０１からの指示により、読み取り制御部２０７及びＩ／Ｏ制御ＬＳＩ２０８等を通して、各種センサ２１１からの情報を基に、エンジン内のモータ２０９、クラッチ２１０等を制御し、エンジン部２００の動作制御を行う。
操作部用ＣＰＵ１０１とメインＣＰＵ２０１間のシリアル通信は、調歩同期シリアル通信とクロック同期シリアル通信である。
そして本実施の形態では、コマンドとステータス等の小容量データの送受信には調歩同期シリアル通信（以下、「ＵＡＲＴ」と表記する）を用い、表示画像データやキーデータ等の大容量データの送受信にはＵＡＲＴより高速なクロック同期シリアル通信を用いている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a functional block diagram of an image forming apparatus according to an embodiment of the present invention.
The operation unit 100 includes an operation unit CPU (operation unit control means) 101 that controls the operation unit, a memory 102, an LCD controller 103, an LCD 104, a touch panel 105, a key matrix 106, and an LED matrix 107.
The operation unit CPU 101 is connected to the main CPU (main control means) 201 of the engine unit 200 through two types of serial communication lines, and transmits key input data to the main CPU 201 and the next display data by the pressed key. Then, thumbnails of stored files, preview images such as read data, etc. are received from the main CPU 201, temporarily stored in the RAM in the memory 102, and displayed on the LCD 104 by controlling the LCD controller 103.
In addition to the main CPU 201, the engine unit 200 includes a program ROM of the main CPU 201, a memory 202 such as a work RAM, an image processing LSI 203 that performs image processing of image data from an external host such as a PC, and read data from a scanner unit (not shown), There is an external I / F 204 that performs I / F with a host, and an external storage device 205 that stores image data.
Further, an engine control CPU 206 that controls the feeding, conveyance, and fixing of the engine is connected to the main CPU 201. The engine control CPU 206 receives the instructions from the main CPU 201, the reading control unit 207, the I / O control LSI 208, and the like. Then, based on information from the various sensors 211, the motor 209, the clutch 210, and the like in the engine are controlled to control the operation of the engine unit 200.
Serial communication between the operation unit CPU 101 and the main CPU 201 is asynchronous serial communication and clock synchronous serial communication.
In this embodiment, asynchronous serial communication (hereinafter referred to as “UART”) is used for transmission / reception of small-capacity data such as commands and statuses, and transmission / reception of large-capacity data such as display image data and key data. Uses clock synchronous serial communication faster than UART.

図２は操作部用ＣＰＵ１０１とメインＣＰＵ２０１間のシリアル通信信号を示す図である。ＵＡＲＴの信号線はメインＣＰＵ２０１から見て、送信データＴＸＤと受信データＲＸＤの２本である。クロック同期シリアルは、同様に送信クロックＴＣＬＫ、送信データＴＤＡＴ、受信クロックＲＣＬＫ、受信データＲＤＡＴの４線である。
転送クロックは、送受信ともメインＣＰＵ２０１が管理している。調歩同期シリアルのボーレートは４８００〜３８４００ｂｐｓ程度で充分である。
クロック同期シリアルは、例えば印刷ファイルのサムネイルデータが１００ｋＢｙｔｅ程度のとき１Ｍｂｐｓ以上あれば、表示遅延による不快感が少なくなる。
図３はメインＣＰＵから送信するデータの第１の実施形態を示す図である。
メインＣＰＵ２０１から表示データ等を送信する場合、先ずＵＡＲＴを用いて操作部用ＣＰＵ１０１に送信データの内容（操作モード表示データ、サムネイル画像等）等を送信する。その後、送信クロックＴＣＬＫに同期させ送信データＴＤＡＴを送出する。
操作部用ＣＰＵ１０１は１バイト受信する毎に受信バッファからの受信割り込みにてＤＭＡを起動させ、所定のメモリエリアにデータを蓄積して行く。全データ受信すると、データ内に含まれているＳＵＭ値と実際のデータのＳＵＭ値を比較し、ＯＫであればＵＡＲＴの受信データＲＸＤを用い、メインＣＰＵ２０１にアクノリッジ（ＡＣＫ）を返す。
逆にタッチパネル１０５のキーが押下された場合は、受信データＲＸＤを用いてメインＣＰＵ２０１に対して送信要求を出す。メインＣＰＵ２０１は、要求を受け取ると受信クロックＲＣＬＫを送出し操作部用ＣＰＵ１０１は、受信クロックＲＣＬＫに同期させて受信データＲＤＡＴに送信データを乗せる。メインＣＰＵ２０１は、受信したデータが正常であれば、ＵＡＲＴの送信データＴＸＤを用いて操作部用ＣＰＵ１０１にＡＣＫを返す。 FIG. 2 is a diagram showing serial communication signals between the operation unit CPU 101 and the main CPU 201. As seen from the main CPU 201, there are two UART signal lines: transmission data TXD and reception data RXD. Similarly, the clock synchronous serial has four lines of transmission clock TCLK, transmission data TDAT, reception clock RCLK, and reception data RDAT.
The transfer clock is managed by the main CPU 201 for both transmission and reception. The baud rate of the asynchronous serial is about 4800 to 38400 bps.
For example, when the thumbnail data of the print file is about 100 kbytes and the clock synchronous serial is 1 Mbps or more, discomfort due to display delay is reduced.
FIG. 3 is a diagram showing a first embodiment of data transmitted from the main CPU.
When display data or the like is transmitted from the main CPU 201, first, the contents of the transmission data (operation mode display data, thumbnail images, etc.) are transmitted to the operation unit CPU 101 using UART. Thereafter, transmission data TDAT is transmitted in synchronization with the transmission clock TCLK.
Every time one byte is received, the operation unit CPU 101 activates the DMA by a reception interrupt from the reception buffer, and accumulates data in a predetermined memory area. When all data is received, the SUM value included in the data is compared with the SUM value of the actual data. If OK, the UART reception data RXD is used and an acknowledgment (ACK) is returned to the main CPU 201.
Conversely, when a key on the touch panel 105 is pressed, a transmission request is issued to the main CPU 201 using the reception data RXD. When the main CPU 201 receives the request, it sends out the reception clock RCLK, and the operation unit CPU 101 puts the transmission data on the reception data RDAT in synchronization with the reception clock RCLK. If the received data is normal, the main CPU 201 returns an ACK to the operation unit CPU 101 using the UART transmission data TXD.

図４はメインＣＰＵから送信するデータの第２の実施形態を示す図である。クロック同期シリアルの通信データが異常であった場合の動作を、メインＣＰＵ２０１からの送信を例に図４を用いて説明する。
操作部用ＣＰＵ１０１からの送信の場合は、逆の操作をすることで同様の効果を得られる。メインＣＰＵ２０１の送信手順は、前述と同じである。操作部用ＣＰＵ１０１は、データ受信後のＳＵＭ値がアンマッチであった場合はＵＡＲＴの受信データＲＸＤを用いてメインＣＰＵ２０１に再送要求ＮＡＣＫを返す。
メインＣＰＵ２０１は、送信要求ＮＡＣＫを受信すると、再度送信クロックＴＣＬＫ及び送信データＴＤＡＴにてデータを送る。操作部用ＣＰＵ１０１は再送データが正常に受信であった場合には、ＵＡＲＴの受信データＲＸＤにてＡＣＫをメインＣＰＵ２０１に返す。
図５はメインＣＰＵから送信するデータの第３の実施形態を示す図である。
パケットサイズの可変制御についてメインＣＰＵ２０１からの送信を例に図５を用いて説明する。
操作部用ＣＰＵ１０１からの送信の場合は、逆の操作をすることで同様の効果を得られる。第３の実施形態では、先ずメインＣＰＵ２０１が最初にＵＡＲＴの送信データＴＸＤで送出するデータにパケットサイズデータを付加する。
操作部用ＣＰＵ１０１は、このパケットサイズデータにより、クロック同期シリアルの受信に使用するＤＭＡの動作回数を設定する。これにより、データ送信ごとにデータサイズを可変できるようになるため、例えばデータ量の異なるサムネイル画像でも、通信効率を最大限にすることができる。 FIG. 4 is a diagram showing a second embodiment of data transmitted from the main CPU. The operation when the clock synchronous serial communication data is abnormal will be described with reference to FIG. 4 taking transmission from the main CPU 201 as an example.
In the case of transmission from the operation unit CPU 101, the same effect can be obtained by performing the reverse operation. The transmission procedure of the main CPU 201 is the same as described above. When the SUM value after data reception is unmatched, the operation unit CPU 101 returns a retransmission request NACK to the main CPU 201 using the UART reception data RXD.
When the main CPU 201 receives the transmission request NACK, the main CPU 201 transmits the data again with the transmission clock TCLK and the transmission data TDAT. When the retransmission data is normally received, the operation unit CPU 101 returns an ACK to the main CPU 201 using the UART reception data RXD.
FIG. 5 is a diagram showing a third embodiment of data transmitted from the main CPU.
The variable control of the packet size will be described with reference to FIG. 5 using transmission from the main CPU 201 as an example.
In the case of transmission from the operation unit CPU 101, the same effect can be obtained by performing the reverse operation. In the third embodiment, first, the packet size data is added to the data that the main CPU 201 first transmits with the UART transmission data TXD.
The operation unit CPU 101 sets the number of DMA operations to be used for reception of the clock synchronous serial, based on the packet size data. As a result, the data size can be varied for each data transmission, so that the communication efficiency can be maximized even for thumbnail images having different data amounts.

上記第３の実施形態は、２種類の通信方式を有することにより実現されるものである。図６はメインＣＰＵから送信するデータの第４の実施形態を示す図である。
操作部用ＣＰＵ１０１からの送信の場合は、逆の操作をすることで同様の効果を得られる。クロック同期シリアルのクロック数等がノイズにより異常をきたすと、受信側のＤＭＡ処理が終了しないため、受信側は処理が進まず通信が異常となる。
そこで、メインＣＰＵ２０１は、クロック同期シリアルでのデータ送信後、操作部用ＣＰＵ１０１からＡＣＫまたは送信要求ＮＡＣＫが受信データＲＸＤのラインにより返送されてくるまでの時間ｔｄを監視する。
ＡＣＫまたは送信要求ＮＡＣＫが規定時間以内に返信されてこない場合は、クロック同期シリアルの異常と判断し、メインＣＰＵ２０１は、送信データＴＸＤのラインによりクロック同期シリアルラインのイニシャライズコマンドを送出する。
操作部用ＣＰＵ１０１は、このコマンドを受け取るとクロック同期シリアル制御部を初期化し、メインＣＰＵ２０１に対して受信データＲＸＤのラインによりＡＣＫを返す。メインＣＰＵ２０１はＡＣＫを受け取ると、操作部用ＣＰＵ１０１に対してデータの再送を行う。
図７は高速のクロック同期シリアル通信のデータを示す図である。前述のイニシャライズ動作によっても、クロック同期シリアル通信が復旧しない場合、実施形態では、ＵＡＲＴをクロック同期シリアルの代替として使用することができる。この場合、メインＣＰＵ２０１または操作部用ＣＰＵ１０１は、相手に対して、ＵＡＲＴにより、クロック同期シリアルを無効にして調歩同期シリアルのみを有効にするというコマンドをやり取りすればよい。
但し、サムネイル画像等の表示に比較的大きな時間を要するようになるため、操作部用ＣＰＵ１０１は、ＬＣＤ画面にマイナーエラーの表示を行う等の処理をし、早急に通信ラインの点検をサービスマン等に依頼するよう促すようにする。 The third embodiment is realized by having two types of communication methods. FIG. 6 is a diagram showing a fourth embodiment of data transmitted from the main CPU.
In the case of transmission from the operation unit CPU 101, the same effect can be obtained by performing the reverse operation. If the clock-synchronized serial clock number or the like becomes abnormal due to noise, the DMA processing on the receiving side does not end, so the processing does not proceed on the receiving side and communication becomes abnormal.
Therefore, the main CPU 201 monitors the time td until the ACK or the transmission request NACK is returned from the operation unit CPU 101 via the line of the reception data RXD after the data transmission by the clock synchronous serial.
If the ACK or the transmission request NACK is not returned within the specified time, it is determined that the clock synchronous serial is abnormal, and the main CPU 201 transmits a clock synchronous serial line initialization command through the transmission data TXD line.
When receiving this command, the operation unit CPU 101 initializes the clock synchronous serial control unit and returns an ACK to the main CPU 201 through the line of the reception data RXD. When receiving the ACK, the main CPU 201 retransmits data to the operation unit CPU 101.
FIG. 7 is a diagram showing data of high-speed clock synchronous serial communication. If the clock synchronization serial communication is not recovered even by the above-described initialization operation, the UART can be used as an alternative to the clock synchronization serial in the embodiment. In this case, the main CPU 201 or the operation unit CPU 101 may exchange a command for invalidating the clock synchronous serial and validating only the asynchronous serial with the UART.
However, since it takes a relatively long time to display the thumbnail image, the operation unit CPU 101 performs a process such as displaying a minor error on the LCD screen, and promptly checks the communication line. Encourage them to ask.

本発明の実施の形態に係る画像形成装置の機能ブロック図。1 is a functional block diagram of an image forming apparatus according to an embodiment of the present invention. 操作部用ＣＰＵとメインＣＰＵ間のシリアル通信信号を示す図。The figure which shows the serial communication signal between CPU for operation parts, and main CPU. メインＣＰＵから送信するデータの第１の例を示す図。The figure which shows the 1st example of the data transmitted from main CPU. メインＣＰＵから送信するデータの第２の例を示す図。The figure which shows the 2nd example of the data transmitted from main CPU. メインＣＰＵから送信するデータの第３の例を示す図。The figure which shows the 3rd example of the data transmitted from main CPU. メインＣＰＵから送信するデータの第４の例を示す図。The figure which shows the 4th example of the data transmitted from main CPU. 高速のクロック同期シリアル通信のデータを示す図。The figure which shows the data of a high-speed clock synchronous serial communication. 従来のデータ処理の説明図。Explanatory drawing of the conventional data processing.

符号の説明Explanation of symbols

１０１ 操作部用ＣＰＵ、１０５ タッチパネル（操作部構成要素）、１０６ キー・マトリクス（操作部構成要素）、１０７ ＬＥＤ・マトリクス（操作部構成要素）、２０１ メインＣＰＵ
101 operation unit CPU, 105 touch panel (operation unit component), 106 key matrix (operation unit component), 107 LED matrix (operation unit component), 201 main CPU

Claims (5)

機器全体の制御を行うメイン制御手段と、操作部のキー入力及び表示制御を行う操作部用制御手段とを備える分散制御型の画像形成装置であって、
前記メイン制御手段と前記操作部用制御手段とは、調歩同期シリアル通信ラインと、前記調歩同期通信ラインによる通信よりも高速通信が可能なクロック同期シリアル通信ラインとの双方により接続したことを特徴とする画像形成装置。 A distributed control type image forming apparatus including a main control unit that controls the entire apparatus and an operation unit control unit that performs key input and display control of the operation unit,
The main control unit and the operation unit control unit are connected by both an asynchronous serial communication line and a clock synchronous serial communication line capable of performing higher-speed communication than communication by the asynchronous communication line. Image forming apparatus. 前記調歩同期シリアル通信ラインは小容量データの伝送を行い、前記クロック同期シリアル通信ラインは大容量データの伝送を行うことを特徴とする請求項１に記載の画像形成装置。   The image forming apparatus according to claim 1, wherein the asynchronous serial communication line transmits a small amount of data, and the clock synchronous serial communication line transmits a large amount of data. 前記クロック同期シリアル通信ラインによりパケット通信を行い、前記調歩同期シリアル通信ラインのコマンドによりパケット・データサイズを動的かつ任意に可変としたことを特徴とする請求項１または２に記載の画像形成装置。   3. The image forming apparatus according to claim 1, wherein packet communication is performed by the clock synchronous serial communication line, and a packet data size is dynamically and arbitrarily changed by a command of the asynchronous serial communication line. . 前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインのコマンドにより、前記クロック同期シリアル通信ラインをイニシャライズすることを特徴とする請求項１または２に記載の画像形成装置。   3. The image formation according to claim 1, wherein when a reception abnormality of the clock synchronous serial communication line occurs, the clock synchronous serial communication line is initialized by a command of the asynchronous serial communication line. 4. apparatus. 前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインにより前記クロック同期シリアル通信ラインの役割を代替することを特徴とする請求項１または２に記載の画像形成装置。
3. The image forming apparatus according to claim 1, wherein when the reception abnormality of the clock synchronous serial communication line occurs, the role of the clock synchronous serial communication line is replaced by the asynchronous serial communication line. .
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