JP2006209969A

JP2006209969A - 半導体装置

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Publication number: JP2006209969A
Application number: JP2006126365A
Authority: JP
Inventors: Noboru Shibata; 昇柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-04-28
Filing date: 2006-04-28
Publication date: 2006-08-10
Anticipated expiration: 2021-11-21
Also published as: JP4113225B2

Abstract

【課題】情報ビット数に対する検査ビット数を削減してチップの集積度を向上させる。
【解決手段】Ｉ／Ｏ端子１０４₀〜１０４₇とページバッファ１０２₀〜１０２₇との間に、複数のメモリセルエリア１０１₀〜１０１₇に書き込むデータに対して誤り訂正用の検査ビットＥＣＣを生成して付加する符号化器及び生成された検査ビットＥＣＣを使用してメモリセルエリア１０１₀〜１０１₇から読み出されたデータに対して誤り訂正処理を行う復号器を備えたＥＣＣ回路１０３とを備える。ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。
【選択図】図７

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体装置に係り、特に、チップ内に誤り訂正機能を持たせた半導体装置に関する。

ＮＡＮＤ型フラッシュメモリは、書き換えを繰り返すとセルの特性が劣化すること、及び長時間放置するとデータ化けすることが知られている。したがって、この種のＮＡＮＤ型フラッシュメモリの信頼性を上げるため、従来より、チップ内に誤り検出訂正用のＥＣＣ（Error Correcting Code）回路を搭載した半導体メモリが提案されている（例えば特開平２０００−３４８４９７号、特開平２００１−１４８８８号等）。

図２１は、ＥＣＣ回路を搭載した従来のＮＡＮＤ型フラッシュメモリの構成を簡略的に示すブロック図である。

このメモリは、８つのメモリセルエリア１₀，１₁，…，１₇から構成されている。各メモリセルエリア１₀〜１₇は、マトリクス状に配列された図示しない複数のメモリセルからなり、共通のワード線に接続された５２８個のメモリセルに対して５２８本のビット線を介して５２８ビットのデータ（＝１ページ）を一括して書き込み及び読み出しができるようになっている。各メモリセルエリア１₀〜１₇には、５２８ビットの書き込みデータ及び読み出しデータを保持するページバッファ２₀〜２₇が接続されている。ページバッファ２₀〜２₇と、各メモリセルエリア１₀〜１₇毎に設けられたＩ／Ｏ端子４₀〜４₇との間には、各メモリセルエリア１₀〜１₇毎にＥＣＣ回路３₀〜３₇がそれぞれ設けられている。

各ＥＣＣ回路３₀〜３₇は、各メモリセルエリア１₀〜１₇に記憶される１ページ分（５２８ビット）の情報ビットに対し、所定ビット数の検査ビット（ＥＣＣ）を付加する符号化機能と、検査ビットが付加された情報ビットから所定ビット数の誤り検出及び誤り訂正を行う復号機能とを備えたもので、誤り訂正符号として、例えば比較的少ない回路規模で複数ビットの誤り訂正が可能なＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号が使用されている。外部とメモリとの間は、例えばメモリセル数に対応する８ビット単位でデータがリード・ライトされる。従って、各ＥＣＣ回路３₀〜３₇には、１ビットずつデータが入力され、内部の巡回型シフトレジスタを１ビットずつ巡回し、１ビットずつ出力することで、符号化処理及び復号処理が実行される。

次に、ＢＣＨ符号を利用した従来のＥＣＣ回路３₀〜３₇の符号化及び復号動作ついて説明する。

なお、情報ビット数５２８ビットで、２ビット誤り訂正３ビット誤り検出を行うＢＣＨ符号の検査ビット数は２１ビットになるが、ここでは説明を簡単にするため、情報ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ＝２の２ビット誤り訂正３ビット誤り検出が可能なＢＣＨ符号を用いた誤り検出・訂正方式を例にとり説明する。

この場合の符号化、復号化に必要な生成多項式は以下のようになることが一般に知られている。

［数１］
原始多項式：Ｆ（Ｘ）＝Ｘ⁴＋Ｘ＋１
αの最小多項式：Ｍ₁（ｘ）＝Ｘ⁴＋Ｘ＋１
α³の最小多項式：Ｍ₃（ｘ）＝Ｘ⁴＋Ｘ³＋Ｘ²＋Ｘ＋１
生成多項式：Ｇ（ｘ）＝Ｍ₁Ｍ₃＝Ｘ⁸＋Ｘ⁷＋Ｘ⁶＋Ｘ⁴＋１
（１）符号化回路
図２２は、従来のＥＣＣ回路３ｉ（ｉ＝０，１，…，又は７）の内部に機能的に構成される符号化回路１０を示すブロック図である。この符号化回路１０は、レジスタＤ₇，Ｄ₆，Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀からなるシフトレジスタ１１と、モジュロ２の演算を行うＸＯＲ回路１２₁，１２₂，１２₃，１２₄と、切替スイッチＳＷ１，ＳＷ２とから構成されている。

シフトレジスタ１１を１回動かす動作は、シフトレジスタ１１の値をそれぞれＸ倍することに相当する。いま、シフトレジスタ１１に格納されたデータの値を、次のように表す。

［数２］
ａ₀Ｘ⁰＋ａ₁Ｘ¹＋ａ₂Ｘ²＋ａ₃Ｘ³＋ａ₄Ｘ⁴＋ａ₅Ｘ⁵＋ａ₆Ｘ⁶＋ａ₇Ｘ⁷
［但しａ_iはレジスタＤ_iに格納された値でａ_i＝０又は１（ｉ＝０〜７）］
これを１回シフトすることにより、
［数３］
ａ₀Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³＋ａ₃Ｘ⁴＋ａ₄Ｘ⁵＋ａ₅Ｘ⁶＋ａ₆Ｘ⁷＋ａ₇Ｘ⁸
となる。数１の生成多項式Ｇ（ｘ）よりＸ⁸＝Ｘ⁷＋Ｘ⁶＋Ｘ⁴＋１の関係があるため、数３は、
［数４］
ａ₇Ｘ⁰＋ａ₀Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³＋（ａ₃＋ａ₇）Ｘ⁴＋ａ₄Ｘ⁵＋（ａ₅＋ａ₇）Ｘ⁶＋（ａ₆＋ａ₇）Ｘ⁷
のように表せる。これは各ビットをシフトさせた際に、レジスタＤ₇の値ａ₇をレジスタＤ₀に格納し、レジスタＤ₃，Ｄ₇の値ａ₃，ａ₇をＸＯＲ回路１２₁で足し込んでレジスタＤ₄に格納し、レジスタＤ₅，Ｄ₇の値ａ₅＋ａ₇をＸＯＲ回路１２₂で足し込んでレジスタＤ₆に格納し、レジスタＤ₆，Ｄ₇の値ａ₆＋ａ₇をＸＯＲ回路１２₃で足し込んでレジスタＤ₇に格納することに相当する。

符号化時には、まず、スイッチＳＷ１，ＳＷ２がＯＮ側に接続され、Ｉ／Ｏ端子４ｉを介して外部から入力データ（情報ビット）Ｉ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆（Ｉ₀〜Ｉ₆＝０又は１）が１ビットずつ入力される。入力データＩ₀〜Ｉ₆が１ビット入力される毎に、シフトレジスタ１１が１回動作する。データＩ₀〜Ｉ₆が入力されている間はスイッチＳＷ１はＯＮであるため、これらのデータがそのまま１ビットずつページバッファ２ｉに出力される。同時に、データＩ₀〜Ｉ₆は、ＸＯＲ回路１２₁でレジスタＤ₇の値ａ₇と足し込まれ、順次シフトレジスタ１１に格納されていく。データＩ₀〜Ｉ₆のページバッファ２ｉへの入力が終了すると、シフトレジスタ１１のレジスタＤ₇，Ｄ₆，Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀の内部には検査ビットＩ₇，Ｉ₈，Ｉ₉，Ｉ₁₀，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃，Ｉ₁₄がそれぞれ格納された状態となる。その後、スイッチＳＷ１，ＳＷ２は共にＯＦＦ側に接続され、シフトレジスタ１１が動作する毎に、スイッチＳＷ１を介して、検査ビットＩ₇〜Ｉ₁₄がページバッファ２ｉにシリアルに出力される。そして、ページバッファ２ｉに格納された情報ビットと検査ビットとがメモリセルエリア１ｉに記憶される。同時に、シフトレジスタ１１の値はリセットされる。

（２）復号回路
次に、復号回路について説明する。復号回路は、シンドローム計算回路と、誤り位置検出回路とから構成される。２ビット誤り訂正の場合、復号に際して２つのシンドロームＳ₁，Ｓ₃が必要であり、これらは最小多項式Ｍ₁（ｘ）＝Ｘ⁴＋Ｘ＋１により求められることが知られている。図２３（ａ）は、従来のＳ₁シンドローム計算回路２０を具体的に表した図、同図（ｂ）は、従来のＳ₃シンドローム計算回路３０を示す図である。

同図（ａ）のＳ₁シンドローム計算回路２０は、最小多項式Ｍ₁（ｘ）に基づき、レジスタＤ₃，Ｄ₂，Ｄ₁，Ｄ₀からなるシフトレジスタ２１とＸＯＲ回路２２₁，２２₂とにより構成されている。ここでシフトレジスタ２１を１回動かす動作はシフトレジスタ２１の値をＸ倍することに相当する。いま、シフトレジスタ２１に格納された値を、次のように表す。

［数５］
ａ₀Ｘ⁰＋ａ₁Ｘ¹＋ａ₂Ｘ²＋ａ₃Ｘ³
［但しａ_iはレジスタＤ_iに格納された値でａ_i＝０又は１（ｉ＝０〜３）］
これを１回シフトすることにより
［数６］
ａ₀Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³＋ａ₃Ｘ⁴
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、
［数７］
ａ₃Ｘ⁰＋（ａ₀＋ａ₃）Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³
となる。これは、各ビットをシフトさせた際に、レジスタＤ₃の値ａ₃をレジスタＤ₀に格納し、レジスタＤ₀，Ｄ₃の値ａ₀，ａ₃をＸＯＲ回路１２₂で足し込んでレジスタＤ₁に格納することに相当する。メモリセルに記憶された情報ビットＩ₀〜Ｉ₆と検査ビットＩ₇〜Ｉ₁₄とは、この順にＳ₁シンドローム計算回路２０に１ビットずつ入力され、１ビット入力される毎に、シフトレジスタ２１が１回動作する。全てのビットＩ₀〜Ｉ₁₄が入力されたらシフトレジスタ２１（Ｄ₀〜Ｄ₃）にシンドロームＳ₁が生成される。

図２３（ｂ）のＳ₃シンドローム計算回路３０も、Ｓ₁シンドローム計算回路２０と同様にＤ₃，Ｄ₂，Ｄ₁，Ｄ₀からなるシフトレジスタ３１及びＸＯＲ回路３２₁，３２₂，３２₃，３２₄からなり、最小多項式Ｍ₁（ｘ）のＸ³回路により構成されている。Ｓ₃シンドローム計算回路３０では、シフトレジスタ３１を１回動かす動作はシフトレジスタ３１の値をＸ³倍することに相当する。いま、シフトレジスタ３１に格納された値を数５のように表し、これをＸ³すると、
［数８］
ａ₀Ｘ³＋ａ₁Ｘ⁴＋ａ₂Ｘ⁵＋ａ₃Ｘ⁶
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、
［数９］
ａ₁Ｘ⁰＋（ａ₁＋ａ₂）Ｘ¹＋（ａ₂＋ａ₃）Ｘ²＋（ａ₀＋ａ₃）Ｘ³
となる。これは、各ビットをシフトさせた際に、レジスタＤ₁の値ａ₁をレジスタＤ₀に格納し、レジスタＤ₁，Ｄ₂の値ａ₁，ａ₂をＸＯＲ回路３２₂で足し込んでレジスタＤ₁に格納し、レジスタＤ₂，Ｄ₃の値ａ₂，ａ₃をＸＯＲ回路３２₃で足し込んでレジスタＤ₂に格納し、レジスタＤ₀，Ｄ₃の値ａ₀，ａ₃をＸＯＲ回路３２₄で足し込んでレジスタＤ₃に格納することに相当する。このＳ₃シンドローム回路３０にも、メモリセルに記憶された情報ビットＩ₀〜Ｉ₆と検査ビットＩ₇〜Ｉ₁₄とが、この順に１ビットずつ入力され、１ビット入力される毎に、シフトレジスタ３１が１回動作する。全てのビットＩ₀〜Ｉ₁₄が入力されたらシフトレジスタ３１（Ｄ₀〜Ｄ₃）にシンドロームＳ₃が生成される。

図２４は、復号処理のアルゴリズムを示すフローチャートである。まず、Ｓ₁，Ｓ₂シンドローム計算回路２０，３０で、メモリセルエリア１ｉから読み出された情報ビットと検査ビットからシンドロームＳ₁，Ｓ₃を計算する（ステップＳ１）。シンドロームＳ₁，Ｓ₃が、Ｓ₁＝Ｓ₃＝０の場合、エラー無しとして読み出された情報ビットがそのまま出力される（ステップＳ２，Ｓ３，Ｓ４）。シンドロームＳ₁，Ｓ₃のうち、いずれか一方のみが０のときには、訂正不能としてデータがそのまま出力される（ステップＳ２，Ｓ３，Ｓ５，Ｓ６，Ｓ７）。Ｓ₁≠０，Ｓ₃≠０場合、計算を行い、σ₁＝Ｓ₁ ²、σ₂＝Ｓ₁ ³＋Ｓ₃を求める（ステップＳ２，Ｓ６，Ｓ８）。ここでσ₂＝０の場合（ステップＳ９）、１ビットエラーがあることが分かるので、１ビット訂正して出力する（ステップＳ１０）。σ₂≠０の場合（ステップＳ９）、２ビットエラーがあることが分かるので、２ビット訂正して出力する（ステップＳ１１）。

誤りビットの位置は、数１０に示す誤り位置多項式σ（Ｚ）にＺ＝α^I（Ｉ＝０，１，２，３，４，５，６）を順次代入することによって求められることが一般に知られている。σ（α^I）＝０となったｉが誤りの位置である。

［数１０］
σ（Ｚ）＝Ｓ₁＋σ₁×Ｚ＋σ₂×Ｚ²
このような点に基づき構成された誤り位置検出回路の構成を図２５及び図２６に示す。図２５は、Ｓ₁、σ₁及びσ₂を計算すると共に格納する第１の演算部４０ａを示し、図２６は、第１の演算部４０ａの演算結果に基づいて数１０の演算を行ってデータの誤り位置を示す検出信号を出力する第２の演算部４０ｂを示している。第１の演算部４０ａは、図２５に示すようにシフトレジスタ４１、Ｘ演算回路４２及びＸ²演算回路４３により構成されている。シフトレジスタ４１ａには、シンドロームＳ₁が格納され、シフトレジスタ４２ａ，４３ａにはσ₁＝Ｓ₁ ²、σ₂＝Ｓ₁ ³＋Ｓ₃の演算結果が格納される。ここでシフトレジスタ４２ａの値を、
［数１１］
ａ₀Ｘ⁰＋ａ₁Ｘ¹＋ａ₂Ｘ²＋ａ₃Ｘ³
［但しａ_iはレジスタＤ_iに格納された値でａ_i＝０又は１（ｉ＝０〜３）］
とすると、Ｘ演算回路４２は、これをＸ倍するので、シフトレジスタ４２ａの値は、
［数１２］
ａ₀Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³＋ａ₃Ｘ⁴
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、数１２は、
［数１３］
ａ₃Ｘ⁰＋（ａ₀＋ａ₃）Ｘ¹＋ａ₁Ｘ²＋ａ₂Ｘ³
となる。これは、各ビットをシフトさせた際に、レジスタＤ₃の値ａ₃をレジスタＤ₀に格納し、レジスタＤ₀，Ｄ₃の値ａ₀，ａ₃をＸＯＲ回路４２ｂで足し込んでレジスタＤ₁に格納することに相当する。

また、Ｘ²演算回路４３は、シフトレジスタ４３ａの値をＸ²倍するので、シフトレジスタ４３ａの値に数１１で示す値が格納されているとすると、これをＸ²倍することにより、シフトレジスタ４３ａの値は、
［数１４］
ａ₀Ｘ²＋ａ₁Ｘ³＋ａ₂Ｘ⁴＋ａ₃Ｘ⁵
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、数１４は、
［数１５］
ａ₂Ｘ⁰＋（ａ₂＋ａ₃）Ｘ¹＋（ａ₀＋ａ₃）Ｘ²＋ａ₁Ｘ³
となる。これは、各ビットをシフトさせた際に、レジスタＥ₂の値ａ₂をレジスタＥ₀に格納し、レジスタＥ₁の値ａ₁をレジスタＥ₃に格納し、レジスタＥ₂，Ｅ₃の値ａ₂，ａ₃をＸＯＲ回路４３ｂ₁で足し込んでレジスタＥ₁に格納し、レジスタＥ₀，Ｅ₃の値ａ₀，ａ₃をＸＯＲ回路４３ｂ₂で足し込んでレジスタＥ₂に格納することに相当する。

１ビットのデータＩ₀〜Ｉ₆の出力時、シフトレジスタ４１ａ，４２ａ，４３ａを１回動作させることにより、Ｘ演算回路４２では、σ₁の項がＺ倍され、Ｘ²演算回路４３では、σ₂の項がＺ²倍ずつされる。ＮＡＮＤ型フラッシュメモリでは、メモリセルに記憶された情報ビットをチップの外部に出力する際のトグル信号に同期させてシフトレジスタ４１ａ，４２ａ，４３ａを動かす。これにより、第２の演算部４０ｂでは、ＸＯＲ回路４４とＮＯＲゲート４５とで演算された結果の出力が、誤り位置となったところで１となり、この出力で対応するデータＩｉを反転させることにより誤り検出訂正が行われる。

このように、ＢＣＨ符号を用いた従来のＥＣＣ回路では、１ビットの入力に対し１回のシフト及び計算が基本動作となる。ＮＡＮＤ型フラッシュメモリでは、１つのアドレスに対して８ＩＯ又は１６ＩＯ等の単位で外部よりデータが並列に入力されるため、各ＩＯ毎に誤り訂正させるか、この一度の入力の間に８又は１６回の計算を行なわなくてはならない。しかし、一度の入力の間に８又は１６回の計算行なうことは、この部分のみ高速で動作させることを意味し、特別なプロセスなどが必要なため、現実には行なえない。

そこで従来は、各メモリセルエリア１ｉ（各Ｉ／Ｏ）毎にＥＣＣ回路３ｉを設けて各メモリセルエリア１ｉ単位で誤り訂正を行うようにしている。この場合、ＮＡＮＤ型フラッシュメモリでは、１ページ（５２８バイト）単位でデータをリードしたり、プログラムしたりするので、各Ｉ／Ｏ毎に２ビット誤り訂正３ビット誤り検出をすると、情報ビット数は５２８ビット、検査ビット数は２１ビットとなり、チップ全体で合計２１×８＝１６８ビットの余分な検査ビットが必要になる。これがチップの集積度を高める際の阻害要因となっていた。

本発明は、このような問題点に鑑みなされたもので、情報ビット数に対する検査ビット数を削減してチップの集積度を向上させることができる半導体装置を提供することを目的とする。

本発明は、複数のメモリセルがマトリクス配列されたａ個のメモリセルエリアと、前記複数のメモリセルエリアに書き込むデータに対して誤り訂正用の検査ビットを生成して付加する符号化器及び前記生成された検査ビットを使用して前記複数のメモリセルエリアから読み出されたデータに対して誤り訂正処理を行う復号器を備えた誤り訂正回路とを備えた半導体装置において、前記誤り訂正回路は、ｋ＝ｂ×ａビット（ｂは自然数）を情報ビット長として、その情報ビット長に対し１つのｈビットの検査ビットを生成し、（ｋ＋ｈ）ビットのデータを同時に書き込み及び読出しを行う単位とすることを特徴とする。

本発明はまた、データに対して誤り訂正用の検査ビットを生成して付加する符号化器を含む誤り訂正回路を備えた半導体装置において、前記符号化器は、ｋ＝ｂ×ａビット（ｂは自然数）の情報ビットのデータに対し１つのｈビットの検査ビットを付加すると共に、前記符号化器には、前記データがａビットずつ入力されることを特徴とする。

本発明はまた、検査ビットを使用してデータに対して誤り訂正処理を行う復号器を含む誤り訂正回路を備えた半導体装置において、前記復号器は、ｋ＝ｂ×ａビット（ｂは自然数）の情報ビットのデータに対し１つのｈビットの検査ビットが付加された（ｋ＋ｈ）ビットのデータをａビットずつ入力されシンドロームを計算するシンドローム計算回路と、前記計算されたシンドロームから誤り位置多項式の項を計算する第１の演算部及び計算された誤り多項式の項から誤り位置多項式を算出して誤り位置を検出する第２の演算部からなる誤り位置検出回路と、前記データに対して前記検出された誤り位置でデータ反転処理を施すデータ反転回路とを備えることを特徴とする。

本発明は、複数のメモリセルがマトリクス配列された複数のメモリセルエリアと、各メモリセルエリアのデータ入出力部に設けられて前記メモリセルエリアへの書き込みデータ及び前記メモリセルエリアからの読み出しデータを一時格納する複数のバッファと、前記各メモリセルエリアへの書き込み用のデータを外部から入力すると共に前記各メモリセルエリアから読み出されたデータを外部に出力する複数の入出力端子と、前記複数の入出力端子と前記複数のバッファとの間に設けられて前記複数のメモリセルエリアに書き込むデータに対して誤り訂正用の検査ビットを生成して付加する符号化器及び前記生成された検査ビットを使用して前記複数のメモリセルエリアから読み出されたデータに対して誤り訂正処理を行う復号器を備えた誤り訂正回路とを備えた半導体記憶装置において、前記誤り訂正回路は、１つの前記メモリセルエリアに対する書き込み及び読み出しの単位となるデータのビット数をＭとしたとき、Ｍ×Ｎビット（Ｎは２以上の整数）を情報ビット長として１つの検査ビットを割り当て、符号化処理及び復号処理の少なくとも一方をＮビットのデータを並列に処理して実行するものであることを特徴とすることを特徴とする。

本発明によれば、従来、各メモリセルエリアに対するアクセスの単位であるＭビット毎に情報ビットを生成していたのに対し、Ｎビットの並列処理が可能になったことにより、Ｍ×Ｎビットに対して１つの検査ビットを割り当てることが可能になり、トータル的な情報ビットに対する検査ビット数を削減することができる。これにより、誤り訂正回路を搭載しつつチップの集積度を向上させることができる。

一例を挙げると、ｔビット訂正（ｔ＋１）ビット誤り検出ＢＣＨ符号では、
［数１６］
符号長ｎ＝２^m−１
情報ビット数ｋ≦２^m−１−ｍ×ｔ
検査ビット数ｍｔ＋１≦ｎ−ｋ
訂正ビット数ｔ
の関係があるため、ｍの数を大きくすると、符号長及び情報ビット数は指数関数的に増加するが、検査ビット数はそれほど増加しない。このため、情報ビット数は、２^m−１−ｍ×ｔを超えない限度で大きい方が情報ビット数に対する検査ビット数の割合が小さくなる。従って、できるだけ大きな情報ビット数に対し、検査ビットを設けた方が有利である。

例えば、ＮＡＮＤ型フラッシュメモリは、１ページ（５２８バイト）でリードしたり、プログラムするが、各ＩＯ毎（メモリセルエリア毎）に２ビット誤り訂正３ビット誤り検出をすると、情報ビット数はｋ＝５２８ビット、検査ビット数は２１ビットとなるため、合計２１×８＝１６８ビットの余分な検査ビットが必要である。

しかし、１ページを１つの単位で、２ビット誤り訂正３ビット誤り検出をすると、情報ビット数が４２２４ビットのとき、検査ビット数は２７ビットで良い。３ビット誤り訂正４ビット誤り検出としても、情報ビット数が４２２４ビットのとき、検査ビット数は４０ビットで足りる。

本発明の一つの実施形態においては、前記メモリセルエリアは、Ｎ個設けられている。符号化器は、例えば情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビット長ｔで定められる生成多項式Ｇ（Ｘ）から導かれる巡回符号を検査ビットとして生成するシフトレジスタ及び演算回路からなり、前記シフトレジスタが、次数を順番に異ならせたＮビットのデータを並列に入力し、１回のシフト動作で各データをＸ^N倍し、Ｍ回のシフト動作で内部に前記検査ビットを生成するものである。

また、復号器は、例えば前記情報ビットと検査ビットとを入力してシンドロームを計算するシンドローム計算回路と、前記計算されたシンドロームから誤り位置多項式の項を計算する第１の演算部及び計算された誤り多項式の項から誤り位置多項式を算出して誤り位置を検出する第２の演算部からなる誤り位置検出回路と、前記メモリセルエリアからバッファを介して読み出されたデータに対して前記検出された誤り位置でデータ反転処理を施すデータ反転回路とを備え、前記シンドローム計算回路が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビット長ｔで定められるα演算子の最小多項式Ｍ（Ｘ）に基づく巡回符号をシンドロームとして生成するシフトレジスタ及び演算回路からなり、前記シフトレジスタが、次数を順番に異ならせたＮビットのデータを並列に入力し、１回のシフト動作で各データをＸ^KN（Ｋは整数）倍し、全ての前記情報ビット及び検査ビットが入力されることにより内部にシンドロームを生成するものである。

また、誤り位置検出回路は、前記第２の演算部が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビット長ｔで定められるα演算子の最小多項式Ｍ（Ｘ）に基づく巡回符号を誤り位置多項式の項として生成するシフトレジスタ及び演算回路からなり、前記シフトレジスタが、前記メモリエリアからのデータ出力に同期してシフト動作をし、各データをＸ^K（Ｋは整数）倍し、順次、誤り訂正位置を検出するものである。

前記符号化器、シンドローム計算回路及び第１の演算部は、演算用ロジック回路を構成するレジスタと演算回路とを切り替えて構成されるようにしても良い。また、復号器は、シンドローム又は誤り位置多項式の項を計算する際に使用されるガロア演算回路を更に含むようにしても良い。更に、前記第２の演算部は、例えば前記Ｎビットのデータに対してそれぞれ設けられたＮ個のローケータと、隣接するローケータ間に介挿されて隣接するローケータへのデータをＸ^L倍するＸ^L演算回路（Ｌは整数）とを備えたものである。

以下、図面を参照しながら、本発明の実施形態について説明する。
（１）第１の実施形態
まず、本発明を理解するため、第１の実施形態として、情報ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ＝２の２ビット誤り訂正の例について説明する。
（１−１）符号化回路
図２２に示した従来の符号化回路１０に入力データＩ₀が符号化回路１０に入力されると、この入力データＩ₀は、ＸＯＲ回路１２₄によって符号化回路のＸ⁷の項に足しこまれ、その後Ｘ倍される。初期状態では符号化回路１０の各レジスタ１１の値は０であるため、この値を（０）とすると
［数１７］
（０＋Ｉ₀Ｘ⁷）Ｘ
となる。次に入力データＩ₁が符号化回路１０に入力されると、この入力データＩ₁は、符号化回路１０のＸ⁷の項に足しこまれ、この後Ｘ倍されているので、
［数１８］
((０＋Ｉ₀Ｘ⁷)Ｘ＋Ｉ₁Ｘ⁷)Ｘ
となる。

次に入力データＩ₂が符号化回路１０に入力されると、この入力データＩ₂は、符号化回路１０のＸ⁷の項に足しこまれ、この後Ｘ倍されているので、
［数１９］
(((０＋Ｉ₀Ｘ⁷)Ｘ＋Ｉ₁Ｘ⁷)Ｘ＋Ｉ₂Ｘ⁷)Ｘ
となる。

同様に、入力データＩ₆まで符号化回路１０に入力されると、
［数２０］
(((((((０＋Ｉ₀Ｘ⁷)Ｘ＋Ｉ₁Ｘ⁷)Ｘ＋Ｉ₂Ｘ⁷)Ｘ＋Ｉ₃ Ｘ⁷)Ｘ＋Ｉ₄Ｘ⁷)Ｘ
＋Ｉ₅Ｘ⁷)Ｘ＋Ｉ₆Ｘ⁷)Ｘ
となる。この式を変形すると
［数２１］
((((０＋Ｉ₀Ｘ⁷＋Ｉ₁Ｘ⁶)Ｘ²＋Ｉ₂Ｘ⁷＋Ｉ₃Ｘ⁶)Ｘ²＋Ｉ₄Ｘ⁷＋Ｉ₅Ｘ⁶)Ｘ²＋Ｉ₆Ｘ⁷)Ｘ
となり、これは、入力データＩ₀，Ｉ₁がそれぞれ符号化回路１０のＸ⁷，Ｘ⁶の項に足しこまれ、この後Ｘ²倍され、次に入力データＩ₂，Ｉ₃がそれぞれが符号化回路１０のＸ⁷，Ｘ⁶の項に足しこまれ、この後Ｘ²倍され、次に入力データＩ₄，Ｉ₅がそれぞれが符号化回路１０のＸ⁷，Ｘ⁶の項に足しこまれ、この後Ｘ²倍されることを意味する。つまり２ビットの入力の後、１回のシフトレジスタ１１の動作でデータがＸ²倍される。但し、最後のＩ₆は従来通り１ビットの入力で、Ｘ倍されることになる。

ここで、シフトレジスタ１１の値を、数２で示した値として、これをＸ²倍すると、
［数２２］
ａ₀Ｘ²＋ａ₁Ｘ³＋ａ₂Ｘ⁴＋ａ₃Ｘ⁵＋ａ₄Ｘ⁶＋ａ₅Ｘ⁷＋ａ₆Ｘ⁸＋ａ₇Ｘ⁹
となるが、数１の生成多項式Ｇ（ｘ）よりＸ⁸＝Ｘ⁷＋Ｘ⁶＋Ｘ⁴＋１の関係があるため、数２１は、
［数２３］
（ａ₆＋ａ₇）Ｘ⁰＋ａ₇Ｘ¹＋ａ₀Ｘ²＋ａ₁Ｘ³＋（ａ₂＋ａ₆＋ａ₇）Ｘ⁴＋（ａ₃＋ａ₇）Ｘ⁵＋（ａ₄＋ａ₆＋ａ₇）Ｘ⁶＋（ａ₅＋ａ₆）Ｘ⁷
となる。

図１は数２３を具体的に回路で構成した本実施形態に係る符号化回路５０の構成を示すブロック図である。

この符号化回路５０は、レジスタＤ₇，Ｄ₆，Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀からなるシフトレジスタ５１と、ＸＯＲ回路５２₁，５２₂，５２₃，５２₄，５２₅，５２₆，５２₇と、入力データ及び出力データを切り換えるための４つのスイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２とから構成されている。シフトレジスタ５１は、図２に示すように、リセット信号ＲＳＴｎによりデータの内容がリセットされ、クロック信号ＣＬＫに同期して入力端子ＩＮから出力端子ＯＵＴへと１ビットのデータを転送する４段のトランスファーゲート５１ａと、必要なゲート回路５１ｂとから構成されている。ＸＯＲ回路５２は、図３に示すように、入力端子ＩＮ１，ＩＮ２に入力されたデータにモジュロ２の演算を施して出力端子ＯＵＴから出力する。

この符号化回路５０は、数２３に基づき、１回のシフト動作で、レジスタＤ₆，Ｄ₇の値ａ₆，ａ₇をＸＯＲゲート５２₆で足し込んでレジスタＤ₀に格納し、レジスタＤ₇の値ａ₇をレジスタＤ₁に格納し、レジスタＤ₀の値ａ₀をレジスタＤ₂に格納し、レジスタＤ₁の値ａ₁をレジスタＤ₃に格納し、レジスタＤ₂，Ｄ₆，Ｄ₇の値ａ₂，ａ₆，ａ₇をＸＯＲ回路５２₁，５２₆で足し込んでレジスタＤ₄に格納し、レジスタＤ₃，Ｄ₇の値ａ₃，ａ₇をＸＯＲ回路５２₂で足し込んでレジスタＤ₅に格納し、レジスタＤ₄，Ｄ₆，Ｄ₇の値ａ₄，ａ₆，ａ₇をＸＯＲ回路５２₃，５２₆で足し込んでレジスタＤ₆に格納し、レジスタＤ₅，Ｄ₆の値ａ₅，ａ₆をＸＯＲ回路５２₅で足し込んでレジスタＤ₇に格納する。

メモリに書き込まれるため外部から入力された入力データ（情報ビット）Ｉ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆は、入力データＩ₀，Ｉ₂，Ｉ₄と、入力データＩ₁，Ｉ₃，Ｉ₅の２つに分割され、入力データＩ₀，Ｉ₂，Ｉ₄がスイッチＳＷ１１，ＳＷ２１のＯＮ側の端子に入力され、入力データＩ₁，Ｉ₃，Ｉ₅がスイッチＳＷ１２，ＳＷ２２のＯＮ側の端子に入力されている。つまり入力データは、２ビットづつ（Ｉ₀，Ｉ₁），（Ｉ₂，Ｉ₃），（Ｉ₄，Ｉ₅）の順で並列に入力され、入力後にシフトレジスタ５１が１回動作する。但し、シフトレジスタ５１は、１つおきに結線されているので、１回のシフト動作でデータがＸ²倍される。データ（Ｉ₀，Ｉ₁），（Ｉ₂，Ｉ₃），（Ｉ₄，Ｉ₅）が入力されている間は、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２は全てＯＮであり、これらのデータがそのまま２ビットずつ並列に出力される。同時に、データＩ₀，Ｉ₂，Ｉ₄は、ＸＯＲ回路５２₇でレジスタＤ₇の値ａ₇と足し込まれ、順次シフトレジスタ５１に格納され、データＩ₁，Ｉ₃，Ｉ₅は、ＸＯＲ回路５２₄でレジスタＤ₇の値ａ₇と足し込まれ、順次シフトレジスタ５１に格納されていく。但し、入力データの最後のＩ₆は１ビットの入力であるため、図２２に示した従来の符号化回路１０と同じ結線状態に切り替わるようにする。このような切替を行うのは、情報ビット数としてｋ＝７を選択したためである。データＩ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆の入力が終了すると、シフトレジスタ５１のレジスタＤ₇，Ｄ₆，Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀の内部には検査ビットＩ₇，Ｉ₈，Ｉ₉，Ｉ₁₀，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃，Ｉ₁₄がそれぞれ格納された状態となる。その後、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２２は全てＯＦＦ側に接続され、シフトレジスタ５１を動作させる毎に、ＳＷ１１の出力に検査ビットＩ₇，Ｉ₉，Ｉ₁₁，Ｉ₁₃が出力され、ＳＷ１２の出力に検査ビットＩ₈，Ｉ₁₀，Ｉ₁₂，Ｉ₁₄が出力される。同時に、シフトレジスタ５１の値はリセットされる。これにより、２ビット入力の並列処理による検査ビットの生成が可能になる。
（１−２）復号回路
（１−２−１）Ｓ₁シンドローム計算回路
図２３（ａ）の従来のＳ₁シンドローム計算回路２０では、まず、Ｓ₁シンドローム計算回路２０内の値がＸ倍された後、ＸＯＲ回路２２₁によりＸ⁰の項に入力データＩ₀が足しこまれる。初期状態ではＳ₁シンドローム計算回路２０のシフトレジスタ２１の値は０であるため、この値を（０）とすると、
［数２４］
０×Ｘ＋Ｉ₀
となる。次にＳ₁シンドローム計算回路２０内の値がＸ倍された後、Ｘ⁰の項に入力データＩ₁が足しこまれるので、
［数２５］
（０×Ｘ＋Ｉ₀）Ｘ＋Ｉ₁
となる。続いてＳ₁シンドローム計算回路２０内の値がＸ倍された後、Ｘ⁰の項に入力データＩ₂が足しこまれるので、
［数２６］
((０×Ｘ＋Ｉ₀)Ｘ＋Ｉ₁)Ｘ＋Ｉ₂
となる。このようにして入力データＩ₁₄までがＳ₁シンドローム計算回路２０に入力されると、
［数２７］
(((((((((((((０×Ｘ＋Ｉ₀)Ｘ＋Ｉ₁)Ｘ＋Ｉ₂)Ｘ＋Ｉ₃)Ｘ＋Ｉ₄)Ｘ＋Ｉ₅)Ｘ
＋Ｉ₆)Ｘ＋Ｉ₇)Ｘ＋Ｉ₈)Ｘ＋Ｉ₉)Ｘ＋Ｉ₁₀)Ｘ＋Ｉ₁₁)Ｘ＋Ｉ₁₂)Ｘ＋Ｉ₁₃)Ｘ＋Ｉ₁₄
となる。この式を変形すると、
［数２８］
(((((((０×Ｘ²＋Ｉ₀Ｘ＋Ｉ₁)Ｘ²＋Ｉ₂Ｘ＋Ｉ₃)Ｘ²＋Ｉ₄Ｘ＋Ｉ₅)Ｘ²＋Ｉ₆Ｘ＋Ｉ₇)Ｘ²＋Ｉ₈Ｘ＋Ｉ₉)Ｘ²＋Ｉ₁₀Ｘ＋Ｉ₁₁)Ｘ²＋Ｉ₁₂Ｘ＋Ｉ₁₃)Ｘ＋Ｉ₁₄
になり、これは、Ｓ₁シンドローム計算回路２０内の値をＸ²倍した後、入力データＩ₀，がＸ¹の項、入力データＩ₁がＸ⁰の項にそれぞれ足しこまれ、次に、Ｓ₁シンドローム計算回路２０内の値をＸ²倍した後、入力データＩ₂，がＸ¹の項、入力データＩ₃がＸ⁰の項にそれぞれ足しこまれ、次に、Ｓ₁シンドローム計算回路２０内の値をＸ²倍した後、入力データＩ₄がＸ¹の項、入力データＩ₅がＸ⁰の項にそれぞれ足しこまれることを意味する。つまり１回のシフトレジスタの動作でデータがＸ²倍され、その後、２ビットのデータを入力している。但し、最後はＳ₁シンドローム計算回路２０内の値をＸ倍した後、１ビットの入力で入力データＩ₁₄がＸ⁰の項に足しこまれている。

ここで、シフトレジスタ２１の値を、数５で示した値として、これをＸ²倍すると、
［数２９］
ａ₀Ｘ²＋ａ₁Ｘ³＋ａ₂Ｘ⁴＋ａ₃Ｘ⁵
となるが、αの最小多項式Ｍ₁（ｘ）より、Ｘ⁴＝Ｘ＋１の関係があるため、
［数３０］
ａ₂Ｘ⁰＋（ａ₂＋ａ₃）Ｘ¹＋（ａ₀＋ａ₃）Ｘ²＋ａ₁Ｘ³
となる。

図４（ａ）は数３０を具体的に回路で構成した本実施形態に係るＳ₁シンドローム計算回路６０の構成を示すブロック図である。

このＳ₁シンドローム計算回路６０は、レジスタＤ₀，Ｄ₁，Ｄ₂，Ｄ₃からなるシフトレジスタ６１と、ＸＯＲ回路６２₁，６２₂，６２₃，６２₄とから構成されている。

このＳ₁シンドローム計算回路６０は、数３０に基づき、１回のシフト動作で、レジスタＤ₂の値ａ₂をレジスタＤ₀に格納し、レジスタＤ₂，Ｄ₃の値ａ₂，ａ₃をＸＯＲ回路６２₂で足し込んでレジスタＤ₁に格納し、レジスタＤ₀，Ｄ₃の値ａ₀，ａ₃をＸＯＲ回路６２₄で足し込んでレジスタＤ₂に格納し、レジスタＤ₁の値ａ₁をレジスタＤ₃に格納する。

図示しないメモリセルエリアから読み出された情報ビットＩ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆と、検査ビットＩ₇，Ｉ₈，Ｉ₉，Ｉ₁₀，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃，Ｉ₁₄とは、Ｉ₀，Ｉ₂，Ｉ₄，Ｉ₆，Ｉ₈，Ｉ₁₀，Ｉ₁₂，Ｉ₁₄と、Ｉ₁，Ｉ₃，Ｉ₅，Ｉ₇，Ｉ₉，Ｉ₁₁，Ｉ₁₃とに分割され、Ｓ₁シンドローム計算回路６０に２ビットづつ（Ｉ₀，Ｉ₁），（Ｉ₂，Ｉ₃），（Ｉ₄，Ｉ₅），…の順で並列に入力され、入力後にシフトレジスタ６１が１回動作する。但し、シフトレジスタ６１は、１つおきに結線されているので、１回のシフト動作でデータがＸ²倍される。データＩ₀，Ｉ₂，Ｉ₄，…，Ｉ₁₄は、ＸＯＲ回路６２₃でＸＯＲ回路６２₂の出力ａ₂＋ａ₃と足し込まれ、レジスタＤ₁に格納され、データＩ₁，Ｉ₃，Ｉ₅，…，Ｉ₁₃は、ＸＯＲ回路６２₁でレジスタＤ₂の値ａ₂と足し込まれ、レジスタＤ₀に格納される。但し、情報ビットの最後のＩ₆は１ビットの入力であるため、図２３の回路と同じ配線に切り替わる。又は、Ｉ₁₅＝０を、Ｓ₁シンドローム計算回路６０に入力させ、シフト動作させた後、シフトレジスタにＸ^-1を掛ける。これにより、２ビット入力の並列処理が可能になる。
（１−２−２）Ｓ₃シンドローム計算回路
次に、図４（ｂ）のＳ₃シンドローム計算回路７０について説明する。図２３（ｂ）の従来のＳ₃シンドローム計算回路３０では、まず、Ｓ₃シンドローム計算回路３０内の値がＸ³倍された後、ＸＯＲ回路３２₁によりＸ⁰の項に入力データＩ₀が足しこまれる。初期状態では、Ｓ₃シンドローム計算回路３０のシフトレジスタ３１の値は０であるため、この値を（０）とすると
［数３１］
０×Ｘ³＋Ｉ₀
となる。次にＳ₃シンドローム計算回路３０内の値がＸ³倍された後、Ｘ⁰の項に入力データＩ₁が足しこまれるので、
［数３２］
（０×Ｘ³＋Ｉ₀）Ｘ³＋Ｉ₁
となる。続いてＳ₃シンドローム計算回路３０内の値がＸ³倍された後、Ｘ⁰の項に入力データＩ₂が足しこまれるので、
［数３３］
((０×Ｘ³＋Ｉ₀)Ｘ³＋Ｉ₁)Ｘ³＋Ｉ₂
となる。このようにして、入力データＩ₁₄までがＳ₃シンドローム計算回路３０に入力されると、
［数３４］
(((((０Ｘ³＋Ｉ₀)Ｘ³＋Ｉ₁)Ｘ³＋Ｉ₂)Ｘ³＋Ｉ₃)Ｘ³＋Ｉ₄)Ｘ³＋Ｉ₅)Ｘ³＋Ｉ₆)Ｘ³＋Ｉ₇)Ｘ³＋Ｉ₈)Ｘ³＋Ｉ₉)Ｘ³＋Ｉ₁₀)Ｘ³＋Ｉ₁₁)Ｘ³＋Ｉ₁₂)Ｘ³＋Ｉ₁₃)Ｘ³＋Ｉ₁₄
となる。この式を変形すると、
［数３５］
(((((０×Ｘ⁶＋Ｉ₀Ｘ³＋Ｉ₁)Ｘ⁶＋Ｉ₂Ｘ³＋Ｉ₃)Ｘ⁶＋Ｉ₄Ｘ³＋Ｉ₅)Ｘ⁶＋Ｉ₆Ｘ³＋Ｉ₇)Ｘ⁶＋Ｉ₈Ｘ³＋Ｉ₉)Ｘ⁶＋Ｉ₁₀Ｘ³＋Ｉ₁₁)Ｘ⁶＋Ｉ₁₂Ｘ³＋Ｉ₁₃）Ｘ³＋Ｉ₁₄
になり、これは、Ｓ₃シンドローム計算回路３０内の値をＸ⁶倍した後、入力データＩ₀がＸ³の項、入力データＩ₁がＸ⁰の項にそれぞれ足しこまれ、次に、Ｓ₃シンドローム計算回路３０内の値をＸ⁶倍した後、入力データＩ₂がＸ³の項、入力データＩ₃がＸ⁰の項にそれぞれ足しこまれ、次にＳ₃シンドローム計算回路３０内の値をＸ⁶倍した後、入力データＩ₄がＸ³の項、入力データＩ₅がＸ⁰の項にそれぞれ足しこまれることを意味している。つまり１回のシフトレジスタの動作でデータがＸ⁶倍され、その後、２ビットのデータを入力している。但し、最後はＳ₃シンドローム計算回路３０内の値をＸ³倍した後、１ビットの入力で入力データＩ₁₄がＸ⁰の項に足しこまれている。

ここで、シフトレジスタ３１の値を数５で示した値として、これをＸ⁶倍すると、
［数３６］
ａ₀Ｘ⁶＋ａ₁Ｘ⁷＋ａ₂Ｘ⁸＋ａ₃Ｘ⁹
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、
［数３７］
(ａ₁＋ａ₂)Ｘ⁰＋(ａ₁＋ａ₃)Ｘ¹＋(ａ₀＋ａ₂)Ｘ²＋(ａ₀＋ａ₁＋ａ₃)Ｘ³
となる。

図４（ｂ）は数３７を具体的に回路で構成した本実施例に係るＳ₃シンドローム計算回路７０の構成を示すブロック図である。このＳ₃シンドローム計算回路７０は、レジスタＤ₀，Ｄ₁，Ｄ₂，Ｄ₃からなるシフトレジスタ７１と、ＸＯＲ回路７２₁，７２₂，７２₃，７２₄，７２₅，７２₆とから構成されている。

このＳ₃シンドローム計算回路７０は、数３７に基づき、１回のシフト動作で、レジスタＤ₁，Ｄ₂の値ａ₁，ａ₂をＸＯＲ回路７２₁で足し込んでレジスタＤ₀に格納し、レジスタＤ₁，Ｄ₃の値ａ₁，ａ₃をＸＯＲ回路７２₆で足し込んでレジスタＤ₁に格納し、レジスタＤ₀，Ｄ₂の値ａ₀，ａ₂をＸＯＲ回路７２₄で足し込んでレジスタＤ₂に格納し、レジスタＤ₀，Ｄ₁，Ｄ₃の値ａ₀，ａ₁，ａ₃をＸＯＲ回路７２₅，７２₆で足し込んでレジスタＤ₃に格納する。

図示しないメモリセルエリアから読み出された情報ビットＩ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆と、検査ビットＩ₇，Ｉ₈，Ｉ₉，Ｉ₁₀，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃，Ｉ₁₄とは、Ｉ₀，Ｉ₂，Ｉ₄，Ｉ₆，Ｉ₈，Ｉ₁₀，Ｉ₁₂，Ｉ₁₄と、Ｉ₁，Ｉ₃，Ｉ₅，Ｉ₇，Ｉ₉，Ｉ₁₁，Ｉ₁₃とに分割され、Ｓ₃シンドローム計算回路７０に２ビットづつ（Ｉ₀，Ｉ₁），（Ｉ₂，Ｉ₃），（Ｉ₄，Ｉ₅），…の順で並列に入力され、入力後シフトレジスタ７１が１回動作する。データＩ₀，Ｉ₂，Ｉ₄，…，Ｉ₁₄は、ＸＯＲ回路７２₃でＸＯＲ回路７２₆の出力ａ₁＋ａ₃と足し込まれ、レジスタＤ₁に格納され、データＩ₁，Ｉ₃，Ｉ₅，…，Ｉ₁₃は、ＸＯＲ回路７２₂でＸＯＲ回路７２₁の出力ａ₁＋ａ₂と足し込まれ、レジスタＤ₀に格納される。但し、情報ビットの最後のＩ₆は１ビットの入力であるため、図２３のＳ₃シンドローム計算回路３０と同じ配線に切り替わる。又は、Ｉ₁₅＝０を、Ｓ₃シンドローム計算回路７０に入力させ、シフト動作させた後、シフトレジスタにＸ^-3を掛ける。これにより、２ビット入力の並列処理が可能になる。

（１−２−３）誤り位置検出回路
次に誤り位置検出回路について説明する。本実施形態の誤り位置検出回路では、Ｓ₁，Ｓ₃シンドローム計算回路６０，７０が１回のシフト動作で従来の２回分のシフト動作を行うものであるから、誤り位置検出回路も、従来の２回分のシフト動作に相当する演算を行う。いま、数１０の誤り位置多項式を、
［数３８］
σ（Ｚ）＝Ｓ₁＋σ₁×Ｚ²＋σ₂×Ｚ⁴
とする。

図５及び図６は、数３８に基づいて構成された誤り位置検出回路の構成を示す図である。この誤り位置検出回路８０は、Ｓ₁、σ₁及びσ₂を計算すると共に格納する第１の演算部８０ａ（図５）と、数３８に基づいてデータの誤り位置を検出して検出信号を出力する第２の演算部８０ｂとから構成されている。第１の演算部８０ａは、図５に示すようにシフトレジスタ８１、Ｘ²演算回路８２及びＸ⁴演算回路８３により構成されている。シフトレジスタ８１ａには、初期状態としてシンドロームＳ₁が格納され、シフトレジスタ８２ａ，８３ａには初期状態としてσ₁＝Ｓ₁ ²、σ₂＝Ｓ₁ ³＋Ｓ₃の演算結果が格納される。この誤り位置検出回路８０では、出力データＩ₀，Ｉ₁，Ｉ₂，Ｉ₃，Ｉ₄，Ｉ₅，Ｉ₆のうち１つおきの出力データＩ₀，Ｉ₂，Ｉ₄，Ｉ₆、に同期して、誤り検出が行なわれ、シフトレジスタ８１ａ，８２ａ，８３ａを１回動作させることにより、Ｘ²演算回路８２ではσ₁の項がＺ²倍、Ｘ⁴演算回路８３では、σ₂の項がＺ⁴倍ずつされる。エラーがあるとσ＝０となる。

ここで、Ｘ²演算回路８２は、図２５のＸ²演算回路４３と同一構成であり、シフトレジスタ４３ａとシフトレジスタ８２ａとが対応し、ＸＯＲ回路４３ｂ₁，４３ｂ₂とＸＯＲ回路８２ｂ₁，８２ｂ₂とが対応するので、詳細な構成説明は割愛する。

Ｘ⁴演算回路８３は、数１１に示すシフトレジスタ８３ａの値をＸ⁴倍するので、シフトレジスタ８３ａの値は、
［数３９］
ａ₀Ｘ⁴＋ａ₁Ｘ⁵＋ａ₂Ｘ⁶＋ａ₃Ｘ⁷
となるが、αの最小多項式Ｍ₁（ｘ）よりＸ⁴＝Ｘ＋１の関係があるため、
［数４０］
（ａ₀＋ａ₃）Ｘ⁰＋（ａ₀＋ａ₁＋ａ₃）Ｘ¹＋（ａ₁＋ａ₂）Ｘ²＋（ａ₂＋ａ₃）Ｘ³
となる。これは、このＸ４演算回路８３は、数４０に基づき、１回のシフト動作で、レジスタＥ₀，Ｅ₃の値ａ₀，ａ₃をＸＯＲ回路８３ｂ₁で足し込んでレジスタＥ₀に格納し、レジスタＥ₀，Ｅ₁，Ｅ₃の値ａ₀，ａ₁，ａ₃をＸＯＲ回路８３ｂ₁，８３ｂ₂で足し込んでレジスタＥ₁に格納し、レジスタＥ₁，Ｅ₂の値ａ₁，ａ₂をＸＯＲ回路８３ｂ₃で足し込んでレジスタＥ₂に格納し、レジスタＥ₂，Ｅ₃の値ａ₂，ａ₃をＸＯＲ回路８３ｂ₄で足し込んでレジスタＥ₃に格納する。

図６の第２の演算部８０ｂは、出力データＩ₀，Ｉ₂，Ｉ₄，Ｉ₆の誤り位置を検出する第１検出部８４と、データＩ₁，Ｉ₃，Ｉ₅の誤り位置を検出する第２検出部８５と、データＩ₁，Ｉ₃，Ｉ₅に関してσ₁の項をＺ倍するＸ演算回路８６と、データＩ₁，Ｉ₃，Ｉ₅に関してσ₂の項をＺ²倍するＸ²演算回路８７とからなる。各検出部８４，８５のＸＯＲ回路８８とＮＯＲゲート８９とで演算された結果の出力が、誤り位置となったところで１となり、この出力で対応するデータＩｉを反転させることにより、１回のシフト動作で２ビット同時の並列的な誤り位置検出が可能になる。なお、Ｘ演算回路８６、Ｘ²演算回路８７の構成は図２５及び図２６に示した従来回路と同じであるが、データを記憶するためのレジスタは必要ない。
（２）第２の実施形態
図７は、チップ上にＥＣＣ回路を搭載した第２の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

このメモリは、８つのメモリセルエリア１０１₀，１０１₁，…，１０１₇を備えている。これらメモリセルエリア１０１₀〜１０１₇に対してメモリセルエリア１０１₀〜１０１₇への書き込みデータ（Ｄ０〜Ｄ７）及びメモリセルエリア１０１₀〜１０１₇からの読み出しデータ（Ｄ０〜Ｄ７）を一時格納する８つのページバッファ１０２₀，１０２₁，…，１０２_７が設けられている。ページバッファ１０２₀〜１０２₇と、Ｉ／Ｏ端子１０４₀，１０４₁，…，１０４₇との間には、書き込みデータに対する誤り訂正の検査ビットＥＣＣを生成すると共に、検査ビット（ＥＣＣ）を使用して読み出しデータの誤り訂正を行うＥＣＣ回路１０３が設けられている。このＥＣＣ回路１０３は、従来のものとは異なり、全メモリセルエリア１０１₀〜１０１₇に対して１回にリード・ライトされる５２８ビット×８Ｉ／Ｏ＝４２２４ビット分（Ｍ＝５２８，Ｎ＝８）のデータを情報ビットとし、これに共通の４０ビットの検査ビットを付加して誤り検出訂正を行う。

Ｉ／Ｏ端子１０５から入力されるアドレス及び制御信号は、それぞれ制御信号動作回路１０６及びアドレスデコーダ１０７に供給されている。制御信号動作回路１０６は、各種制御信号ＡＬＥ，ＣＬＥ，ＣＥ，ＷＥ，ＲＥ，ＷＰ等を入力して各部に供給する制御電圧を発生すると共に、外部回路にＲＥＡＤＹ／ＢＵＳＹ信号を出力する。アドレスデコーダ１０７は、外部からＩ／Ｏ端子１０５を介して入力されたアドレスを、一時的に記憶し、カラムデコーダ１０８及びブロック選択回路１０９を駆動する。カラムデコーダ１０８は、ページバッファ１０２₀〜１０２₁の各１つのカラムを活性化する。ブロック選択回路１０９は、メモリセルエリア１０１₀〜１０１₁中のワード線に読み出し、書き込み又は消去に必要な電圧を与える。

各メモリセルエリア１０１ｊ（但し、ｊ＝０〜７）は、図８に示すように、電気的書換え可能な不揮発性メモリセルＭＣをマトリクス状に配列して構成されている。この例では、１６個のメモリセルＭＣが１つの単位として直列に接続され、一方の端のメモリセルＭＣのドレインは、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他方の端のメモリセルＭＣのソースは、選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続されている。ロウ方向のメモリセルＭＣの制御ゲートは、共通のワード線ＷＬに接続され、ロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は、共通の選択ゲート線ＳＧＬ１，ＳＧＬ２に接続されている。この実施形態の場合、制御ゲート線に沿った１０５６個のメモリセルＭＣのうち、奇数番目と偶数番目にそれぞれ配置されたメモリセルＭＣに記憶される５２８ビットのデータが１回の書き込み及び読み出しの単位である１ページとなる。また、この例ではカラム方向に隣接する１６ページ分のデータが１回の消去の単位である１ブロックとなる。但し、メモリセルエリア１０１₇には、ワード線ＷＬに沿った１０５６（５２８×２）個の情報ビット記憶用のメモリセルＭＣの他、誤り訂正用の検出ビットを８０（４０×２）ビット分記憶するためのメモリセルＭＣが設けられている。

各ページバッファ１０２ｊは、図８に示すように、５２８個のデータ記憶回路１２１を備え、各データ記憶回路１２１は、それぞれ２本のビット線ＢＬｉ，ＢＬｉ＋１に接続され、アドレスによって選択されたいずれか一方のビット線ＢＬを介してメモリセルエリア１０１ｊ中のメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介してメモリセルエリアＭＣ中のメモリセルの状態を検出したり、ビット線ＢＬを介してメモリセルエリア１０１ｊ中のメモリセルＭＣに書き込み制御電圧を印加してメモリセルＭＣに書き込みを行う。５２８個のデータ記憶回路１２１のうち、いずれか１つのデータ記憶回路１２１がカラムデコーダ１０８によって選択され、選択されたデータ記憶回路１２１だけがＥＣＣ回路１０３と接続される。

従って、メモリ全体では、カラムデコーダ１０８により同一カラムアドレスを示す８ビット分（８ＩＯ分）のデータ記憶回路１２１とＥＣＣ回路１０３とが接続される。読み出し動作のときは、図８の点線で示す１ページ分のメモリセルＭＣが選択され、５２８×８ビットのデータが一時に全てのデータ記憶回路１２１に記憶される。カラムデコーダ１０８は、外部より入力されるリードイネーブル（ＲＥ）信号に同期してカラムアドレスを１つずつインクリメントする。これにより、メモリセルエリア１０１₀〜１０１₇の各１つ、計８つのデータ記憶回路１２１が次々と選択され、順次８ビット分（８ＩＯ分）のデータがＥＣＣ回路１０３に出力されることになる。書き込み動作のときも同様に、外部よりＩ／Ｏ端子１０４₀〜１０４₇を介して８ビット分（８ＩＯ分）のデータが順次ＥＣＣ回路１０３に入力され、ＥＣＣ回路１０３から順次８ビット分のデータが出力される。カラムデコーダ１０８は、外部より入力されるライトイネーブル（ＷＥ）信号に同期してカラムアドレスを、１づつインクリメントする。これにより、メモリセルエリア１０１₀〜１０１₇の各１つ、計８つのデータ記憶回路１２１が次々と選択され、ＥＣＣ回路１０３からの８ビット分のデータが、選択された記憶回路１２１に入力されていく。

次にＥＣＣ回路１０３について詳細に説明する。

図９は、ＥＣＣ回路１０３の詳細を示すブロック図である。ＥＣＣ回路１０３は、複数段のレジスタ、ＸＯＲ回路、スイッチ等から構成される演算用ロジック回路１３１と、シンドローム計算等に用いるガロア演算回路１３２と、復号時に動作する誤り位置検出回路１３３（主として第２の演算部）及びデータ反転回路１３４とを備えて構成されている。演算用ロジック回路１３１は、ＥＣＣ回路１０３が符号化回路として機能するときには、検査ビット生成回路を構成し、ＥＣＣ回路１０３が復号器として機能する場合には、シンドローム演算回路及び誤り位置検出回路の主として第１の演算部を構成する。
（２−１）符号化回路
このＥＣＣ回路１０３では、データを８ビット（Ｄ０〜Ｄ７）ずつ入力し、５２８×８＝４２２４ビットのデータを単位として誤り検出訂正をおこなう。例えば、３ビット訂正４ビット誤り検出のＢＣＨ符号について考えると、情報ビットｋ＝４２２４、符号長ｎ＝８１９１、訂正ビットｔ＝３、ｍ＝１３となり符号化及び復号に必要な生成多項式は以下のようになる。

［数４１］
原始多項式：Ｆ（Ｘ）＝Ｘ¹³＋Ｘ⁴＋Ｘ³＋Ｘ＋１
パリティ多項式：Ｍ₀（ｘ）＝Ｘ＋１
αの最小多項式：Ｍ₁（ｘ）＝Ｘ¹³＋Ｘ⁴＋Ｘ³＋Ｘ＋１
α³の最小多項式：Ｍ₃（ｘ）＝Ｘ¹³＋Ｘ¹⁰＋Ｘ⁹＋Ｘ⁷＋Ｘ⁵＋Ｘ⁴＋１
α⁵の最小多項式：Ｍ₅（ｘ）＝Ｘ¹³＋Ｘ¹¹＋Ｘ⁸＋Ｘ⁷＋Ｘ⁴＋Ｘ¹＋１
生成多項式：Ｇ（ｘ）＝Ｍ₀Ｍ₁Ｍ₃Ｍ₅
＝Ｘ⁴⁰＋Ｘ³⁹＋Ｘ³⁸＋Ｘ³⁵＋Ｘ³⁴＋Ｘ³³
＋Ｘ³²＋Ｘ²⁸＋Ｘ²⁷＋Ｘ²⁶＋Ｘ²⁵＋Ｘ²³＋Ｘ²²
＋Ｘ²⁰＋Ｘ¹⁸＋Ｘ¹⁷＋Ｘ¹⁶＋Ｘ¹⁵＋Ｘ¹⁴＋Ｘ¹⁰
＋Ｘ⁹＋Ｘ⁵＋Ｘ⁴＋Ｘ²＋Ｘ¹＋１
先の第１の実施形態と同様に、数４２を変形し、数４３を求める。

［数４２］
(((((０＋Ｉ₀Ｘ³⁹)Ｘ＋Ｉ₁Ｘ³⁹)Ｘ＋Ｉ₂Ｘ³⁹)Ｘ＋Ｉ₃Ｘ³⁹)………
)Ｘ＋Ｉ₅₂₇Ｘ³⁹)Ｘ
［数４３］
(((((０＋Ｉ₀Ｘ³⁹＋Ｉ₁Ｘ³⁸＋Ｉ₂Ｘ³⁷……Ｉ₇Ｘ³²)Ｘ⁸＋(Ｉ₈Ｘ³⁹……
Ｉ₁₅Ｘ³²))Ｘ⁸………(Ｉ₅₂₀Ｘ³⁹＋Ｉ₅₂₁Ｘ³⁸……Ｉ₅₂₇Ｘ³²)Ｘ⁸
数４３の意味するところは次の通りである。まず、一回のＷＥ信号のクロックに対し入力される８ビットのデータＤ０〜Ｄ７＝Ｉ₀，Ｉ₁，Ｉ₂，…，Ｉ₇のそれぞれにＸ³⁹，Ｘ³⁸，Ｘ³⁷，…，Ｘ³²を掛け、内部のレジスタ値に足しこみ、その後、レジスタの値をＸ⁸する。続いて、次のＷＥ信号のクロックに対し入力される８ビットのデータＤ０〜Ｄ７＝Ｉ₈，Ｉ₉，Ｉ₁₀，…，Ｉ₁₅のそれぞれにＸ³⁹，Ｘ³⁸，Ｘ³⁷，…，Ｘ³²を掛け、内部のレジスタ値に足しこみ、その後、レジスタの値をＸ⁸する。これを、最後の８ビットのデータＤ０〜Ｄ７＝Ｉ₄₂₁₆，Ｉ₄₂₁₇，Ｉ₄₂₁₈，…，Ｉ₄₂₂₃まで５２８回繰り返す。

図１０は、演算用ロジック回路１３１に備えられた４０段のレジスタＲＥＧ０，ＲＥＧ１，…，ＲＥＧ３９を示す。これらは符号化回路の巡回シフトレジスタを構成する。これらレジスタＲＥＧ０〜ＲＥＧ３９の入力をＢ０，Ｂ１，…，Ｂ３９、出力をＡ０，Ａ１，…，Ａ３９とする。演算用ロジック回路１３１は、上記数４１の生成多項式と数４３とに基づき、１回のデータ入力で下記数４５及び数４６に示すＸＯＲ演算を実行する。ここで使用されるＸＯＲ演算は数４４に示される。レジスタＲＥＧ３２〜ＲＥＧ３９は、出力Ａ３２〜Ａ３９を出力する前に、数４５で示すように、外部より入力される８ビットのデータＤ０〜Ｄ７がレジスタ値にＸＯＲ演算により足しこまれた結果である出力ＡＡ３２〜ＡＡ３９を出力する。出力Ａ０〜３１、ＡＡ３２〜ＡＡ３９はＸＯＲ回路に繋がり、数４６で示すＸＯＲ演算の結果Ｂ０〜３９は、レジスタＲＥＧ０〜ＲＥＧ３９の入力に繋がり、シフトレジスタのクロックに同期し、取りこまれる。この演算を５２８回繰り返すと、演算ロジック回路１３１レジスタＲＥＧ０〜ＲＥＧ３９には、４０ビットの検査ビットＩ₄₂₂₄，Ｉ₄₂₂₅，Ｉ₄₂₂₆，…，Ｉ₄₂₆₄が生成される。

図１１は、このＥＣＣ回路１０３の符号化処理を示すフローチャート、図１２は、同じく符号化処理のタイミングチャートである。

まず外部からデータ入力コマンド（８０ｈ）を入力すると（Ｓ２１）、演算用ロジック回路１３１の内部のレジスタＲＥＧ０〜４０がリセットされ（Ｓ２２）、次にアドレス（Ａｄｄ）が与えられる。続いてＷＥ（ライトイネーブル）信号が外部から入力され、これに同期してデータが８ビットずつページバッファ１０２ｊにロードされる（Ｓ２３，Ｓ２４，Ｓ２５）。これと同時にデータが演算用ロジック回路１３１に送りこまれ、検査ビットＥＣＣが計算される。カラムアドレスが最終の５２８に達したら（Ｓ２５）、データロードを終了する。続いて外部よりプログラムコマンド（１０ｈ）が入力され、これによりメモリセルＭＣへのデータ書き込みのための図示しないチャージポンプによる昇圧動作が開始される。これと同時に、書込み動作を行なう前に、図示しない内部オシレータ等により４０ビットのＲＥＧ０〜ＲＥＧ３９から順次５バイトずつ検査ビットが出力され、ページバッファ１０２₇のデータ記憶回路１２１に格納される。この後、データ記憶回路１２１に格納されたデータが、外部アドレスＡｄｄにより選択された１ページ（図８の点線で示す）のメモリセルＭＣに記憶される。
（２−２）複号回路
（２−２−１）シンドローム計算回路
３ビット誤り訂正、４ビット誤り検出のためには４つのシンドロームＳ₀，Ｓ₁，Ｓ₃，Ｓ₅が必要であることが知られている。シンドロームＳ₀は最小多項式Ｍ₀（ｘ）＝ｘ＋１により求められる。最小多項式Ｍ₁（ｘ）＝ｘ¹⁰＋ｘ³＋１により求められるｘ¹⁰＝ｘ³＋１をα演算子とすると、シンドロームＳ₁はα演算子より、シンドロームＳ₃はα³演算子より、シンドロームＳ₅はα⁵演算子より求められる。従来の復号回路では、一回のＷＥ信号のクロックに対し１ビットしか入力できなかったが、第１の実施形態の数２７から数２８に、また数３４から数３５に変形されたときと同様に変形し、一回のＷＥ信号のクロックに対し８ビットのデータを取り込めるようにする。したがって、シンドロームＳ₁はα⁸演算子より、シンドロームＳ₃はα²⁴演算子より、シンドロームＳ₅はα⁴⁰演算子より求められる。

図１３は、演算用ロジック回路１３１に備えられた４０段のレジスタＲＥＧ０〜ＲＥＧ３９を示す。レジスタＲＥＧ０はＳ₀シンドローム計算回路の巡回シフトレジスタを構成し、レジスタＲＥＧ１〜１３はＳ₁シンドローム計算回路の巡回シフトレジスタを構成し、レジスタＲＥＧ１４〜２６はＳ₃シンドローム計算回路の巡回シフトレジスタを構成し、レジスタＲＥＧ２７〜３９はＳ₅シンドローム計算回路の巡回シフトレジスタを構成する。ここで、レジスタＲＥＧ０の入力をＰＰ０、出力をＰ０、レジスタＲＥＧ１〜１３の入力をＡＡ０，ＡＡ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，Ａ１２、レジスタＲＥＧ１４〜２６の入力をＢＢ０，ＢＢ１，…，ＢＢ１２、出力をＢ０，Ｂ１，…，Ｂ１２、レジスタＲＥＧ２７〜３９の入力をＣＣ０，ＣＣ１，…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ１２とする。演算ロジック回路１３１は、１回のデータ入力で下記数４７，数４８，数４９及び数５０の演算を実行する。データ記憶回路１２１から読み出された、８ビットのデータＤ０〜Ｄ７と、それぞれのレジスタＲＥＧ０〜ＲＥＧ３９の出力Ｐ０、Ａ０〜１３、Ｂ０〜１３、Ｃ０〜１３とはＸＯＲ回路により足しこまれ、ＸＯＲ回路の出力ＰＰ０、ＡＡ０〜１３、ＢＢ０〜１３、ＣＣ０〜１３となり、レジスタＲＥＧ０〜ＲＥＧ３９の入力に繋がり、シフトレジスタのクロックに同期し、取りこまれる。レジスタＲＥＧ１〜１３に繋がるＸＯＲ回路はα⁸演算回路で、データＤ０〜Ｄ７の入力が加わっている。レジスタＲＥＧ１４〜ＲＥＧ２６に繋がるＸＯＲ回路はα²⁴演算回路で、データＤ０〜Ｄ７の入力が加わっている。レジスタＲＥＧ２７〜３９に繋がるＸＯＲ回路はα⁴⁰演算回路で、データＤ０〜Ｄ７の入力が加わっている。しかし、α⁴⁰演算回路は回路規模が大きいため、図９に示したガロア演算回路１３２の片方の入力にα⁴⁰を入力し、その出力とデータＤ０〜Ｄ７とをＸＯＲ回路で適宜演算して求めることも出来る。

（２−２−２）誤り位置検出回路（第１の演算部）
図１４は、このＥＣＣ回路１０３の復号処理を示すフローチャートである。

外部よりデータリードコマンド（００ｈ）を入力した後、読み出すアドレス（Ａｄｄ）を入力することにより、リード動作が開始される（Ｓ３１）。まず、アドレスにより選択された、１ページ（５２８バイト）分のメモリセルＭＣのデータをページバッファ１０２₀〜１０２₇に読み出す（Ｓ３２）。この後、内部オシレータにより発振される信号に同期し、データＤ０〜Ｄ７が１バイトずつＥＣＣ回路１０３に入力され、シンドロームを計算する（Ｓ３３）。図２７に示すように、シンドロームＳ₀，Ｓ₁，Ｓ₃，Ｓ₅を計算した後、Ｓ₁＝Ｓ₃＝Ｓ₅＝０の場合（Ｓ３４）で、Ｓ₀＝０だと（Ｓ３５）エラー無し（正常出力：Ｓ３６）となる。Ｓ₀≠０（Ｓ３５）では、訂正不能となる（Ｓ３７）。Ｓ₁＝Ｓ₃＝Ｓ₅＝０でない場合（Ｓ３４）、σ₂＝Ｓ₁ ²Ｓ₃＋Ｓ₅ とσ₀＝Ｓ₁ ³＋Ｓ₃を計算する（Ｓ３８）。σ₀＝０の場合（Ｓ３９）で、σ₂＝０かつＳ₀＝０の場合（Ｓ４０）、１ビットエラーがあるので１ビット訂正のアルゴリズムに移行する（Ｓ４１）。σ₂＝０かつＳ₀＝０でない場合（Ｓ４０）、訂正不能となる（Ｓ４２）。σ₀≠０の場合（Ｓ３９）、σ₁＝Ｓ₁（Ｓ₁ ³＋Ｓ₃）とσ₃＝（Ｓ₁ ³＋Ｓ₃）²＋Ｓ₁（Ｓ₁ ² Ｓ₃＋Ｓ₅）を計算する（Ｓ４３）。σ₃＝０の場合（Ｓ４４）で、σ₂≠０かつＳ₀＝０の場合（Ｓ４５）、２ビットエラーがあるので２ビット訂正するアルゴリズムに移行する（Ｓ４６）。σ₂≠０かつＳ₀＝０でない場合、訂正不能となる（Ｓ４７）。σ₃≠０の場合（Ｓ４４）で、Ｓ₀＝１だと（Ｓ４８）３ビットエラーがあるので３ビット訂正するアルゴリズムに移行する（Ｓ４９）。但し、２ビット訂正と３ビット訂正のアルゴリズムは同じである。Ｓ₀≠１だと（Ｓ４８）訂正不能となる（Ｓ５０）。

図１５に、これらの計算を行う誤り位置回路を示す。この誤り位置検出回路は、演算用ロジック回路１３１に内蔵された各１３ビットの４つのレジスタＲ，Ａ，Ｂ，Ｃ及び図示しないＸＯＲ回路により構成される第１の演算部と、ガロア演算回路１３２と、８つのローケータ１４１及びこれらローケータ１４１の間に挿入された×α，×α²，×α³の演算を行う演算回路１４２からなる第２の演算部１３３と、これらの間を接続する１３ビットのバスＢＵＳＲ，ＢＵＳＡ，ＢＵＳＢ，ＢＵＳＣとを備えて構成されている。ガロア演算回路１３２の出力はレジスタＲに接続されている。

図１６は、誤り位置多項式の項であるσ₀，σ₁，σ₃，σ₂を算出するアルゴリズムを示している。レジスタＡ，Ｂ，ＣにシンドロームＳ₁，Ｓ₃，Ｓ₅がそれぞれ格納されており、これらが全て０であればエラー無しなので、この演算は実行しない（Ｓ６１）。そうでない場合、σ₂＝Ｓ₁ ²Ｓ₃＋Ｓ₅の演算を行い、レジスタＲに順次演算結果が格納されていき、最後に得られた演算結果がレジスタＲからレジスタＣに転送される（Ｓ６２）。次に、σ₀＝Ｓ₁ ³＋Ｓ₃の演算を行い、レジスタＲに順次演算結果が格納されていき、最後に得られた演算結果がレジスタＲからレジスタＢに転送される（Ｓ６３）。レジスタＢ，Ｃに求められた演算結果が共に０であれば、１ビットエラーとして（Ｓ６４）、１をレジスタＲに格納し（Ｓ６５）、そうでない場合には、σ₁＝Ｓ₁（Ｓ₁ ³＋Ｓ₃）とσ₃＝（Ｓ₁ ³＋Ｓ₃）²＋Ｓ₁（Ｓ₁ ² Ｓ₃＋Ｓ₅）の演算を行う（Ｓ６６，Ｓ６７，Ｓ６８）。

一方、本実施形態では、符号長ｎ＝８１９１のうち情報ビットｋ＝４２２４（５２８×８ビット）を誤り訂正するようにしているが、符号長ｎ＝８１９１の符号では、本来、情報ビットとして検査ビット４０ビットを除いた８１５１ビットを持つことができる。このため、誤り位置は、８１５１−４２２４＋１＝３９２８ビット分だけずれていることになり、カラムアドレス０番地から読み出す場合、σ₁にα³⁹²⁸、σ₂にα^7856(=3928×²⁾、σ₃にα^3593(=3928×^3-8191)を掛ける計算を行なう（Ｓ６９，Ｓ７０，Ｓ７１）。同様に、カラムアドレスｉ番地から読み出す場合、σ₁にα³⁹²⁸⁺ⁱ、σ₂にα^{7858(=(3928+i)}×²⁾、σ₃にα^{3596(=(3928+i)}×^3-8191)を掛ける計算を行なう。α³⁹²⁸⁺ⁱ等の係数は例えばＲＯＭに書きこんでおく。これらの係数はカラムアドレスｉによるため、図７のカラムデコーダ１０８により選択されるカラムデータ記憶付近に、もしくはメモリセルエリア１０１内に格納する。又は、カラムアドレス０番地の係数のみ記憶し、他のアドレスがアクセスした場合は、誤り位置検出の動作をダミーで動かし係数を合わせるようにしても良い。

図１７は、ガロア演算回路１３２の詳細を示すブロック図である。

いま、同図（ａ）に示す１３ビットの入力Ａ，Ｂをそれぞれ、次のように示す。

［数５１］
Ａ＝ａ₀Ｘ⁰＋ａ₁Ｘ¹＋ａ₂Ｘ²＋ … ＋ａ₁₂Ｘ¹²
Ｂ＝ｂ₀Ｘ⁰＋ｂ₁Ｘ¹＋ｂ₂Ｘ²＋ … ＋ｂ₁₂Ｘ¹²
この場合、Ａ×Ｂは、数５２のようになる。

［数５２］
Ａ×Ｂ＝Ａ（ｂ₀Ｘ⁰＋ｂ₁Ｘ¹＋ｂ₂Ｘ²＋ … ＋ｂ₁₂Ｘ¹²）
＝Ａｂ₀＋Ｘ（Ａｂ₁＋Ｘ（Ａｂ₂＋Ｘ（Ａｂ₃＋ …
… ＋Ｘ（Ａｂ₁₂））））））））））））
これを回路を表すと、図１７（ｂ）の構成となる。ＡとｂｉとがＡＮＤ回路１５１でＡＮＤ演算され、その演算結果をＸ乗算回路１５２でＸ倍して、ＸＯＲ回路１５３で次のＡとｂｉ＋１とのＡＮＤ演算結果とＸＯＲ演算する。ここで、Ｘ乗算回路１５２は、同図（ｃ）に示すように、数４１のαの最小多項式Ｍ₁（Ｘ）より、Ｘ¹³＝Ｘ⁴＋Ｘ³＋Ｘ＋１の関係があるので、Ｘ¹²の項がＸ⁰の項にシフトすると共に、ＸＯＲ回路１５４により、Ｘ³，Ｘ¹，Ｘ⁰の項に足し込まれ、それぞれＸ⁴，Ｘ³，Ｘ¹の項に格納されるという演算を行う。

以上の演算の結果、１３ビットのレジスタＡ，Ｂ，Ｃ，Ｒにはそれぞれ、σ₁、σ₃、σ₂、σ₀が初期値として与えられる。

（２−２−３）誤り位置検出回路（第２の演算部）
誤りビットの位置の検出は、３ビット訂正と４ビット訂正の場合、下記数５３の誤り位置多項式に従うことが知られている。

［数５３］
σ（Ｚ）＝Ｓ₁＋σ₁×Ｚ＋σ₂×Ｚ²＋σ₃×Ｚ³
この数５３にＺ＝α^I（Ｉ＝０，１，２，３・・・…）を順次代入してσ（α^Ｉ）＝０となったｉが誤りの位置となる。本実施形態では、一回のＷＥのクロックに対し８ビットのデータを出力するため、第１の実施形態で数１０を数３８に変形したように、数５３を、次の数５４のように変形する。

［数５４］
σ（Ｚ）＝σ₀＋σ₁×Ｚ⁸＋σ₂×Ｚ¹⁶＋σ₃×Ｚ²⁴
これにより、８ビットおきに８ビットずつ同時に誤り検出を行う。つまり８Ｉ／Ｏ分の出力データのうちＩ／Ｏ０に対して、誤り検出を行い、誤りがあるとσ＝０となる。図１６の演算の結果、１３ビットのシフトレジスタＡ，Ｂ，Ｃ，Ｒにはそれぞれ、σ₁、σ₃、σ₂、σ₀が初期値として与えられている、演算用ロジック回路１３１のシフトレジスタＡに繋がるＸＯＲ回路はα⁸演算回路、シフトレジスタＢに繋がるＸＯＲはα²⁴演算回路、シフトレジスタＣに繋がるＸＯＲはα¹⁶演算回路を構成する。レジスタＡの入力をＡＡ０，ＡＡ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，Ａ１２、レジスタＢの入力をＢＢ０，ＢＢ１，…，ＢＢ１２、出力をＢ０，Ｂ１，…，Ｂ１２、レジスタＣの入力をＣＣ０，ＣＣ１，…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ１２とすると、これらのα⁸，α¹⁶，α²⁴演算回路では、それぞれ数５５，数５６及び数５７の演算を行う。

図１８は、ローケータ１４１の具体的な構成を示す回路図である。ローケータ１４１は、ＸＯＲ回路数１６１とＮＯＲ回路１６２とからなり、σ（Ｚ）を計算し、Ｉ／Ｏ０（ｊ＝０〜７）にエラーがある（σ＝０）とＨを出力する。これにより、図９のデータ反転回路１３４で、このときのページバッファ１０２₀のデータ記憶回路１２１のデータが反転されて出力される。

一方、Ｉ／Ｏ１のデータに関しては、σ（Ｚ）のσ₁の項がＺ倍、σ₂の項がＺ²倍、σ₃の項がＺ³倍された値なので、図１５に示すように、σ₁の項×Ｘを、σ₂の項に×Ｘ²、σ₃の項に×Ｘ³を演算する演算回路１４２₁を搭載させ、その出力を、誤り位置多項式を解くためにローケータ１４１₁に供給する。誤りが検出される（σ＝０）と、出力がＨとなる。これらのＸ演算回路、Ｘ²演算回路、Ｘ³演算回路の入力をＸ０〜Ｘ１２、出力Ｙ０〜Ｙ１２とすると、これら演算回路は、次のような演算を実行する。これら演算回路には、データを記憶するためのレジスタは必要はない。

次に、Ｉ／Ｏ２のデータに関しては、σ（Ｚ）のσ₁の項がＺ²倍、σ₂の項がＺ⁴倍、σ₃の項がＺ⁶倍された値であるが、Ｉ／Ｏ０を基準としてσ₁の項×Ｘ²を、σ₂の項に×Ｘ⁴、σ₃の項に×Ｘ⁶を演算する演算回路を搭載させると、Ｘ⁶など大きな倍数の演算回路の回路規模が大きくなってしまう。このため、この実施形態では、演算回路１４２₁の出力を再度、×Ｘ、×Ｘ²、×Ｘ³させる演算回路１４１₁を設ける。以下、同様にしてＩ／Ｏ７のデータまで演算回路１４２₇を配置する。

もし、Ｉ／Ｏ７までの信号伝搬遅延時間が問題となる場合には、図１９に示すように、誤り位置検出回路（第２の演算部）１３３を構成する８つのローケータ１４１を演算用ロジック回路１３１の両側に４つずつ分割して配置することにより、ローケータ１４１までの信号伝搬路を１／２にすれば良い。

図２０は、このＥＣＣ回路１０３の復号時のタイミングチャートである。同図（ａ）は、誤り位置多項式の項を全て計算してからデータの読み出しと誤り訂正とを行う場合を示している。

外部よりデータリードコマンド（００ｈ）を入力した後、読み出すアドレス（Ａｄｄ）を入力することにより、ＲＥＡＤＹ／ＢＵＳＹ信号がアクティブになり、リード動作が開始される。まず、アドレスにより選択された、１ページ（５２８バイト）分のメモリセルＭＣのデータがページバッファ１０２₀〜１０２₇に読み出される。続いて、内部オシレータにより発振される信号に同期し、データＤ０〜Ｄ７が１バイトずつＥＣＣ回路１０３に入力され、シンドロームが計算され、算出されたシンドロームＳ₀，Ｓ₁，Ｓ₃，Ｓ₅を用いて誤り位置多項式の項を演算する。その後、ライトイネーブル（ＲＥ）信号に同期してデータが読み出されると同時に、誤り訂正処理が実行される。この場合、ＥＣＣ回路１０３がない場合に比べ、トータルのビジー時間の追加分は、シンドローム計算と誤り訂正用の演算子の計算時間分となり、１回のシンドローム計算に５０ｎｓ、演算子の演算時間に３．６μｓとすると、５２８×５０ｎｓ＋３．６μｓ＝３０μｓとなる。

同図（ｂ）は、データの読み出しと同時にシンドロームＳ₀，Ｓ₁，Ｓ₃，Ｓ₅を計算するようにした例で、上記と同様にリード動作が開始され、１ページ（５２８バイト）分のメモリセルＭＣのデータがページバッファ１０２₀〜１０２₇に読み出されると、ＲＥ信号に同期してページバッファ１０２₀〜１０２₇からデータＤ０〜Ｄ７が１バイトずつ出力されると共にＥＣＣ回路１０３でシンドローム計算が実行される。もし、シンドローム計算の結果、エラーが検出された場合には、ステータス・フェイルコマンド（７０ｈ）がアクティブになるので、誤り訂正用の演算子が計算され、その後、再度データを出力して誤り訂正を行う。この場合、エラーが無い場合、トータルのビジー時間の追加は０となる。

ところで、情報ビットを５２８ビットとしたときと、情報ビットを４２２４ビットとしたときとでは、２ビット誤り訂正３ビット誤り検出をした場合、許容されるランダム不良数（デバイス不良確率が１ｐｐｍとなるときのランダム不良数）は、当然情報ビットを５２８ビットとしたときの方がよい。これを２５６Ｍビットの記憶容量のＮＡＮＤ型フラッシュメモリに適用した場合が表１となる。表１は、左側より、デバイス不良確率が1ppmとなる時の256Mヒ゛ット中のランダム不良数、１ページ当たり必要コード長、及び不良数を示している。

表１より、情報ビット数が５２８ビットの２ビット訂正ＢＣＨ符号では、許されるランダム不良数は１００ビットであり、情報ビット数を４２２４ビットとすると３０ビットしか許されなくなるが、３ビット訂正ＢＣＨ符号で情報ビット数４２２４ビットでは、３００ビットまでランダム不良を許し、また必要コードも４０ビットと短い。更に、４ビット訂正ＢＣＨ符号で情報ビット数４２２４ビットでは、１０００ビットまでランダム不良が許容され、必要コードも５３ビットと短いという効果がある。

［表１］
2ヒ゛ット訂正BCH符号(情報ヒ゛ット数528ヒ゛ット) 21×8=168ヒ゛ット 100ヒ゛ット
2ヒ゛ット訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 27ヒ゛ット 30ヒ゛ット
3ヒ゛ツト訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 40ヒ゛ット 300ヒ゛ット
4ヒ゛ット訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 53ヒ゛ット 1000ヒ゛ット
ここで、１２８Ｍビットと５１２ＭビットのＮＡＮＤ型フラッシュメモリにＥＣＣ回路を搭載しない場合、２ビット訂正の従来構成のＥＣＣを搭載した場合、２ビット訂正の本実施形態のＥＣＣ回路を搭載した場合について、チップサイズで比較してみると、下記表２のようになる。

［表２］ 128M(0.16μm) 512M(0.16μm)
ＥＣＣ回路無し 41.88mm²(100.0%) 136.99mm²(100.0%)
従来ＥＣＣ回路 44.72mm²(106.8%) 143.96mm²(105.1%)
本実施形態ＥＣＣ回路 43.21mm²(103.2%) 140.42mm²(102.5%)
このように、本実施形態に係るＥＣＣ回路を搭載したフラッシュメモリでは、従来型のＥＣＣ回路搭載メモリがそれぞれ６．８％（１２８Ｍ），５．１％（５１２Ｍ）のチップサイズの増加があったのに対し、本実施形態のＥＣＣ回路搭載メモリは、チップサイズの増加がその半分の３．２％（１２８Ｍ），２．５％（５１２Ｍ）であった。

本発明の第１の実施形態に係るフラッシュメモリに搭載されるＥＣＣ回路に使用される符号化器の構成を示すブロック図である。同符号化器に使用されるシフトレジスタの構成を示すブロック図である。同符号化器に使用されるＸＯＲ回路の真理値表である。同ＥＣＣ回路に使用される復号器におけるシンドローム計算回路を示すブロック図である。同復号器に使用される誤り位置検出回路を構成する第１の演算部を示すブロック図である。同位置検出回路を構成する第２の演算部を示すブロック図である。本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。同フラッシュメモリのメモリセルエリアの構成を示す回路図である。同フラッシュメモリのＥＣＣ回路を示すブロック図である。同ＥＣＣ回路における符号化時の演算用ロジック回路を構成するレジスタを示す図である。同符号化回路の符号化処理を示すフローチャートである。同符号化処理のタイミングチャートである。同ＥＣＣ回路における復号時の演算ロジック回路を構成するレジスタを示す図である。同復号処理を示すフローチャートである。同ＥＣＣ回路における誤り位置検出回路のブロック図である。同誤り位置検出回路における誤り位置多項式の各項の算出アルゴリズムを示すフローチャートである。同ＥＣＣ回路におけるガロア演算回路のブロック図である。同誤り位置検出回路の第２の演算部を示す図である。同ＥＣＣ回路における誤り位置検出回路の他の例を示すブロック図である。同ＥＣＣ回路における復号処理のタイミングチャートである。従来のＥＣＣ回路を搭載したＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。従来のＥＣＣ回路における符号化器の構成を示すブロック図である。従来のＥＣＣ回路の復号器におけるシンドローム計算回路を示すブロック図である。従来のＥＣＣ回路の復号アルゴリズムを示すフローチャートである。従来のＥＣＣ回路の誤り位置検出回路の第１の演算部を示すブロック図である。従来のＥＣＣ回路の誤り位置検出回路の第２の演算部を示すブロック図である。

符号の説明

１₀〜１₇，１０１₀〜１０１₇・・・メモリセルエリア
２₀〜２₇，１０２₀〜１０２₇ページバッファ
３₀〜３₇，１０３…ＥＣＣ回路
４₀〜４₇，１０４₀〜１０４₇，１０５…Ｉ／Ｏ端子
１０，５０…符号化器
２０，６０…Ｓ₁シンドローム計算回路
３０，７０…Ｓ₃シンドローム計算回路
４０，８０，１３３…誤り位置検出回路
４０ａ，８０ａ…第１の演算部
４０ｂ，８０ｂ…第２の演算部
１３１…演算用ロジック回路、
１３２…ガロア演算回路
１３４…データ反転回路

Claims

複数のメモリセルがマトリクス配列されたａ個のメモリセルエリアと、
前記複数のメモリセルエリアに書き込むデータに対して誤り訂正用の検査ビットを生成して付加する符号化器及び前記生成された検査ビットを使用して前記複数のメモリセルエリアから読み出されたデータに対して誤り訂正処理を行う復号器を備えた誤り訂正回路と
を備えた半導体装置において、
前記誤り訂正回路は、ｋ＝ｂ×ａビット（ｂは自然数）を情報ビット長として、その情報ビット長に対し１つのｈビットの検査ビットを生成し、（ｋ＋ｈ）ビットのデータを同時に書き込み及び読出しを行う単位とする
ことを特徴とする半導体装置。
前記復号器は、前記情報ビットと検査ビットとを入力してシンドロームを計算するシンドローム計算回路と、
前記計算されたシンドロームから誤り位置多項式の項を計算する第１の演算部及び計算された誤り多項式の項から誤り位置多項式を算出して誤り位置を検出する第２の演算部からなる誤り位置検出回路と、
前記メモリセルエリアから読み出されたデータに対して前記検出された誤り位置でデータ反転処理を施すデータ反転回路と
を備えた
ことを特徴とする請求項１記載の半導体装置。
前記符号化器、シンドローム計算回路及び第１の演算部は、演算用ロジック回路を構成するレジスタと演算回路とを切り替えて構成されるものであることを特徴とする請求項２記載の半導体装置。
前記シンドローム又は誤り位置多項式の項を計算する際に使用されるガロア演算回路を更に含むことを特徴とする請求項２記載の半導体装置。
データに対して誤り訂正用の検査ビットを生成して付加する符号化器を含む誤り訂正回路を備えた半導体装置において、
前記符号化器は、ｋ＝ｂ×ａビット（ｂは自然数）の情報ビットのデータに対し１つのｈビットの検査ビットを付加すると共に、前記符号化器には、前記データがａビットずつ入力される
ことを特徴とする半導体装置。
検査ビットを使用してデータに対して誤り訂正処理を行う復号器を含む誤り訂正回路を備えた半導体装置において、
前記復号器は、
ｋ＝ｂ×ａビット（ｂは自然数）の情報ビットのデータに対し１つのｈビットの検査ビットが付加された（ｋ＋ｈ）ビットのデータをａビットずつ入力されシンドロームを計算するシンドローム計算回路と、
前記計算されたシンドロームから誤り位置多項式の項を計算する第１の演算部及び計算された誤り多項式の項から誤り位置多項式を算出して誤り位置を検出する第２の演算部からなる誤り位置検出回路と、
前記データに対して前記検出された誤り位置でデータ反転処理を施すデータ反転回路と
を備えることを特徴とする半導体装置。
前記第２の演算部は、複数個のローケータと、前記ローケータ間に繋がる複数個の演算器により構成され、
前記第１の演算部は、前記第２の演算部と複数本のバスにより接続されている
ことを特徴とする請求項２または６記載の半導体装置。
前記第２の演算部は、前記第１の演算部の両側に分割して配置されることを特徴とする請求項２または６記載の半導体装置。