JP2006209623A

JP2006209623A - Microcomputer

Info

Publication number: JP2006209623A
Application number: JP2005023334A
Authority: JP
Inventors: Yoshinori Tounozawa; 義則湯野沢
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-01-31
Filing date: 2005-01-31
Publication date: 2006-08-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a microcomputer capable of shortening time required for measurement of rest state power supply current on an address decoder for a memory device. <P>SOLUTION: As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、１つ以上のメモリデバイスが搭載されるマイクロコンピュータに関する。 The present invention relates to a microcomputer on which one or more memory devices are mounted.

例えばマイクロコンピュータに搭載されているＲＯＭなどのメモリは、通常１アドレスずつアクセスされる。斯様なマイクロコンピュータについては、例えば製品としての出荷前の段階で静止状態電源電流測定（ＩＤＤＱ）テストを実施する場合がある。ＩＤＤＱテストは、回路を一旦動作させて電流が流れている状態（活性化）にした後に電流が流れない状態に遷移させ、実際に電流が流れていないかを測定することで回路動作が正常であるか否か、即ち当該回路を構成する素子が正常であるか否かを判定するものである。 For example, a memory such as a ROM mounted on a microcomputer is usually accessed one address at a time. For such a microcomputer, for example, a static power supply current measurement (IDDQ) test may be performed at a stage before shipment as a product. In the IDDQ test, after the circuit is once operated to be in a state where current is flowing (activated), the state is changed to a state where current does not flow, and the circuit operation is normal by measuring whether current is actually flowing. It is determined whether or not there is, that is, whether or not the elements constituting the circuit are normal.

従って、ＩＤＤＱテストをより確実に行うには、回路内部のあらゆる部分を活性化させるために多くのテストパターン（各信号の入力状態）を与える必要がある。また、例えばトランジスタのトーテムポール接続で構成されるロジック回路においては、出力状態の切替わりに比較的大きな貫通電流が流れ、その電流値の低下には回路の時定数が作用する。従って、良否の判定を確実に行うにはテストパターンの切替えを低い周波数で行う必要がある。その結果、複数のメモリデバイス全てにＩＤＤＱテストを行うと、かなりの時間を要することになってしまう。 Therefore, in order to perform the IDDQ test more reliably, it is necessary to provide a large number of test patterns (input states of each signal) in order to activate every part in the circuit. For example, in a logic circuit constituted by a totem pole connection of a transistor, a relatively large through current flows for switching the output state, and a time constant of the circuit acts on a decrease in the current value. Therefore, it is necessary to switch the test pattern at a low frequency in order to surely determine the quality. As a result, if the IDDQ test is performed on all of the plurality of memory devices, a considerable amount of time is required.

例えば、特許文献１には、マイクロコンピュータについてＩＤＤＱ測定を行う場合に、その測定試験に関する開発工数の上昇を抑制した上でトグル率（テストパターンのバリエーションの度合い）を確保するようにした技術が開示されている。
特開２０００−１６５２３４号公報 For example, Patent Document 1 discloses a technique for securing a toggle rate (degree of test pattern variation) while suppressing an increase in development man-hours related to a measurement test when performing IDDQ measurement on a microcomputer. Has been.
JP 2000-165234 A

しかしながら、特許文献１に開示されている技術は専らマイクロコンピュータ（ＣＰＵ）を測定対象としたものであり、上述したようにメモリデバイスのＩＤＤＱ測定に要する時間の短縮を図るためには適用することができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、１つ以上のメモリデバイスが搭載される場合に、そのメモリデバイスのアドレスデコーダを対象とする静止状態電源電流測定に要する時間を短縮することができるマイクロコンピュータを提供することにある。 However, the technique disclosed in Patent Document 1 is exclusively for a microcomputer (CPU) as a measurement target, and can be applied to reduce the time required for IDDQ measurement of a memory device as described above. Can not.
The present invention has been made in view of the above circumstances, and its purpose is to reduce the time required for measuring the quiescent power supply current for the address decoder of the memory device when one or more memory devices are mounted. An object is to provide a microcomputer that can be shortened.

請求項１記載のマイクロコンピュータによれば、メモリデバイスのアドレスデコーダは、ＩＤＤＱテストを実行するためのテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＭＳＢ側又はＬＳＢ側の所定ビット数に亘り連続する領域については、その領域に対応するメモリセルを同時に選択するようにデコード信号を出力する。従って、ＩＤＤＱテストを行う場合には、アドレスの一部が共通する複数のメモリセルが同時に選択されるようになり、それらを選択した後に静止状態電源電流を測定することで、前記の選択に関わるアドレスデコーダに異常があるか否かを短時間で検出することができる。 According to the microcomputer of claim 1, when the test signal for executing the IDDQ test is given to the address decoder of the memory device, the address given as the test pattern for measurement is a predetermined bit on the MSB side or LSB side. For a region that is continuous over the number, a decode signal is output so that memory cells corresponding to the region are simultaneously selected. Therefore, when performing the IDDQ test, a plurality of memory cells having a common address are selected at the same time, and after selecting them, the quiescent power supply current is measured, thereby relating to the selection. Whether or not there is an abnormality in the address decoder can be detected in a short time.

請求項２記載のマイクロコンピュータによれば、アドレスデコーダは、テスト信号が与えられると同時に連続するアドレス領域の下位側又は上位側となる残りのアドレスビットが同じ値となった場合に、前記領域に対応するメモリセルを同時に選択するようにデコード信号を出力する。斯様に構成すれば、本発明のアドレスデコーダを構成するために必要な論理ゲート数をより少なくすることができる。 According to the microcomputer of the second aspect, the address decoder is provided in the area when the remaining address bits on the lower side or upper side of the continuous address area have the same value at the same time when the test signal is given. A decode signal is output so as to simultaneously select corresponding memory cells. With this configuration, the number of logic gates required for configuring the address decoder of the present invention can be reduced.

請求項３記載のマイクロコンピュータによれば、アドレスデコーダは、テスト信号が与えられた場合にメモリセルを同時に選択するアドレス領域を選択可能に構成される。即ち、最初は極力大きな範囲についてメモリセルを共通に選択すれば異常の有無を早期に判定できる。そして、異常が検出された場合は、同時に選択するアドレス領域を順次狭めて行くことで、異常が生じている箇所を特定することができる。 According to another aspect of the microcomputer, the address decoder is configured to be able to select an address area for simultaneously selecting memory cells when a test signal is applied. That is, at first, if a memory cell is commonly selected for a large range as much as possible, the presence or absence of abnormality can be determined at an early stage. When an abnormality is detected, it is possible to identify a location where an abnormality has occurred by sequentially narrowing the address area to be selected simultaneously.

請求項４記載のマイクロコンピュータによれば、アドレスデコーダは、メモリセルを同時に選択するアドレス領域を、ＭＳＢ側より１ビット単位で縮小可能に構成されるので、同時に選択されるアドレス領域は１／２ずつ狭まることになり、異常箇所の特定をいわゆるバイナリサーチ的に行なうことが可能となる。 According to the microcomputer of the fourth aspect, the address decoder is configured such that the address area for simultaneously selecting the memory cells can be reduced in 1-bit units from the MSB side. It becomes narrower one by one, and it becomes possible to identify the abnormal part in a so-called binary search.

請求項５記載のマイクロコンピュータによれば、メモリデバイスは、テスト信号が与えられるとデータの出力を禁止するように構成される。従って、ＩＤＤＱ測定時においてメモリデバイスからのデータ出力に伴う余分な電流が流れることがないので、測定をより高精度で行うことができる。 According to the microcomputer of the fifth aspect, the memory device is configured to inhibit the output of data when the test signal is given. Therefore, since no extra current flows due to data output from the memory device during IDDQ measurement, measurement can be performed with higher accuracy.

（第１実施例）
以下、本発明をマイクロコンピュータに搭載される複数のＲＯＭについて適用した場合の第１実施例について図１乃至図６を参照して説明する。図３は、マイクロコンピュータ（マイコン）の構成を機能ブロックで概略的に示すと共に、当該マイコンについてＩＤＤＱ測定を行う状態を示すものである。
マイコン１は、ＣＰＵ２，ＲＯＭ部３，ＲＡＭ４，その他の周辺回路５などによって構成されている。ＲＯＭ部３は、例えば４つの６４ｋバイトＲＯＭ３Ａ〜３Ｄ（ＲＯＭ０〜ＲＯＭ３，メモリデバイス）によって構成されている。そして、これらは、ＭＳＢ側の２ビットとなるアドレスＡ１７，Ａ１６をデコードすることで選択されるようになっている。そして、夫々のアドレス領域は、例えば以下のように割り付けられているとする。
アドレス領域（Ａ１７〜Ａ０）
ＲＯＭ３Ａ０００００Ｈ〜０ＦＦＦＦＨ
ＲＯＭ３Ｂ１００００Ｈ〜１ＦＦＦＦＨ
ＲＯＭ３Ｃ２００００Ｈ〜２ＦＦＦＦＨ
ＲＯＭ３Ｄ３００００Ｈ〜３ＦＦＦＦＨ (First embodiment)
A first embodiment in which the present invention is applied to a plurality of ROMs mounted on a microcomputer will be described below with reference to FIGS. FIG. 3 schematically shows the configuration of a microcomputer (microcomputer) in functional blocks, and shows a state in which IDDQ measurement is performed on the microcomputer.
The microcomputer 1 includes a CPU 2, a ROM unit 3, a RAM 4, other peripheral circuits 5, and the like. The ROM unit 3 is configured by, for example, four 64-kbyte ROMs 3A to 3D (ROM 0 to ROM 3, memory device). These are selected by decoding addresses A17 and A16 which are 2 bits on the MSB side. Each address area is assigned as follows, for example.
Address area (A17 to A0)
ROM3A 00000H-0FFFFH
ROM3B 10000H-1FFFFH
ROM3C 20000H-2FFFFH
ROM3D 30000H-3FFFFH

以上のように構成されるマイコン１の電源入力端子にはＩ−Ｖ変換器６を介して電源を供給すると共に、ＬＳＩテスタ７を接続し、そのＬＳＩテスタ７より出力されるテストパターン（ファンクションパターン）をマイコン１に与えることで静止時電源電流（ＩＤＤＱ）測定を行う。即ち、Ｉ−Ｖ変換器６は、電源電流を電圧に変換してＬＳＩテスタ７に出力し、ＬＳＩテスタ７は、マイコン１に出力するテストパターンのタイミングに応じてその電圧を参照することで、測定結果の良否を判定（ファンクション判定）するようになっている。尚、ＬＳＩテスタ７がテストパターンを出力するためのバスは、例えばマイコン１に予め用意されているテスト用のバス接続ポートを介してマイコン１の内部バスに接続される。 The power supply input terminal of the microcomputer 1 configured as described above is supplied with power via the IV converter 6 and connected to the LSI tester 7, and a test pattern (function pattern) output from the LSI tester 7 is connected. ) Is applied to the microcomputer 1 to measure the stationary power supply current (IDDQ). That is, the IV converter 6 converts the power supply current into a voltage and outputs the voltage to the LSI tester 7, and the LSI tester 7 refers to the voltage according to the timing of the test pattern output to the microcomputer 1. The quality of the measurement result is judged (function judgment). Note that a bus for the LSI tester 7 to output a test pattern is connected to the internal bus of the microcomputer 1 via, for example, a test bus connection port prepared in advance in the microcomputer 1.

図５は、ＩＤＤＱ測定テストを行っている状態を概略的に説明するものである。例えば、マイコン１の内部にはＰチャネルＦＥＴ８及びＮチャネルＦＥＴ９で構成されるＣＭＯＳ構成のロジック回路１０があり、このロジック回路１０は、ＬＳＩテスタ７が出力するテストパターンに応じてＦＥＴ８，９のゲートレベルが変化することで、出力レベルが変化するようになっている。 FIG. 5 schematically illustrates a state where the IDDQ measurement test is being performed. For example, the microcomputer 1 has a CMOS logic circuit 10 composed of a P-channel FET 8 and an N-channel FET 9, and the logic circuit 10 has gates of the FETs 8 and 9 according to a test pattern output from the LSI tester 7. As the level changes, the output level changes.

そして、例えばテストパターンによってＦＥＴ８，９のＯＮ，ＯＦＦ状態が以下のように遷移するものとする。
ＦＥＴ８ＦＥＴ９出力レベル
（１）ＯＦＦＯＮＬ
（２）ＯＮＯＦＦＨ
この時、パターン（２）においてマイコン１の電源電流は略「０」となるはずの場合でも、ＦＥＴ９に故障が発生していると所定レベル以上のリーク電流が発生することがある。するとＬＳＩテスタ７によって故障が検出される。 For example, assume that the ON and OFF states of the FETs 8 and 9 change as follows according to the test pattern.
FET8 FET9 output level (1) OFF ON L
(2) ON OFF H
At this time, even if the power supply current of the microcomputer 1 should be substantially “0” in the pattern (2), a leakage current of a predetermined level or more may be generated if a failure occurs in the FET 9. Then, the failure is detected by the LSI tester 7.

また、図６は、ＩＤＤＱ測定テスト時にＬＳＩテスタ７において参照されるＩ−Ｖ変換器６の出力電圧の一観測例（オシロスコープの画面表示）を示すものである。例えば、上記のようにパターン（１）からパターン（２）に状態が遷移する途中では、ＦＥＴ８及び９が同時にＯＮとなって過渡的に貫通電流が流れる。
そして、貫通電流は測定系の回路時定数に応じた時間で減少するため、測定対象に異常がなければ電流レベルが十分に低下していると推定されるタイミングで、電流値が「０」（ＧＮＤレベル）に近い判定レベルを下回っているか否かによって異常判定を行う。即ち、図６に示したように、判定を行うには貫通電流がある程度減少するまでの時間が必要であるため、例えばｋＨｚオーダーの比較的低い周波数でテストパターンを与えている。 FIG. 6 shows an observation example (oscilloscope screen display) of the output voltage of the IV converter 6 referred to in the LSI tester 7 during the IDDQ measurement test. For example, during the state transition from the pattern (1) to the pattern (2) as described above, the FETs 8 and 9 are simultaneously turned on and a through current flows transiently.
Since the through current decreases in a time corresponding to the circuit time constant of the measurement system, the current value is “0” (at a timing when the current level is estimated to be sufficiently reduced if there is no abnormality in the measurement target. The abnormality determination is performed based on whether or not the determination level is close to the (GND level). That is, as shown in FIG. 6, since it takes time until the through current is reduced to some extent to make the determination, the test pattern is given at a relatively low frequency, for example, in the order of kHz.

図１は、ＲＯＭ部３及びアドレスデコーダ１１の構成を示すものである。アドレスデコーダ１１は、マイコン１の通常動作時においては上述したように上位２ビットのアドレスＡ１７，Ａ１６をデコードすることで、４つのＲＯＭ３Ａ〜３Ｄに夫々選択信号（チップセレクト（ＣＳ）信号）を出力する。そして、アドレスデコーダ１１は、ＩＤＤＱ測定テストが行われる場合にＩＤＤＱテスト信号がアクティブ（例えばロウ：Ｌ）になると、全てのＲＯＭ３Ａ〜３Ｄに対してチップセレクト信号を同時に出力する（即ち、多重選択する）ように構成されている。 FIG. 1 shows the configuration of the ROM unit 3 and the address decoder 11. The address decoder 11 outputs selection signals (chip select (CS) signals) to the four ROMs 3A to 3D by decoding the upper two bits of the addresses A17 and A16 as described above during normal operation of the microcomputer 1. To do. When the IDDQ test signal becomes active (for example, low: L) when the IDDQ measurement test is performed, the address decoder 11 outputs a chip select signal to all the ROMs 3A to 3D simultaneously (that is, performs multiple selection). ) Is configured as follows.

ここで、図２には、アドレスデコーダ１１の詳細な構成を示す。アドレスデコーダ１１は、４つのＮＡＮＤゲート１２Ａ〜１２ＤによってＲＯＭ３Ａ〜３Ｄに対するチップセレクト信号を夫々出力する。アドレスＡ１７はＮＡＮＤゲート１２Ｃ，１２Ｄに与えられ、アドレスＡ１６はＮＡＮＤゲート１２Ｂ，１２Ｄに与えられている。また、アドレスＡ１７の反転は、ＮＡＮＤゲート１３Ａを介してＮＡＮＤゲート１２Ａ，１２Ｂに与えられ、アドレスＡ１６の反転は、ＮＡＮＤゲート１３Ｂを介してＮＡＮＤゲート１２Ａ，１２Ｃに与えられている。そして、ＮＡＮＤゲート１３Ａ，１３Ｂの他方の入力端子にはＩＤＤＱテスト信号が与えられている。 Here, FIG. 2 shows a detailed configuration of the address decoder 11. The address decoder 11 outputs chip select signals for the ROMs 3A to 3D by the four NAND gates 12A to 12D, respectively. The address A17 is given to the NAND gates 12C and 12D, and the address A16 is given to the NAND gates 12B and 12D. The inversion of the address A17 is given to the NAND gates 12A and 12B via the NAND gate 13A, and the inversion of the address A16 is given to the NAND gates 12A and 12C via the NAND gate 13B. An IDDQ test signal is given to the other input terminals of the NAND gates 13A and 13B.

再び図１を参照する。ＩＤＤＱテスト信号はＲＯＭ３Ａ〜３Ｄにも与えられており、これらのＲＯＭ３Ａ〜３Ｄは、ＩＤＤＱテスト信号がアクティブになった場合はデータをデータバスに出力しないように構成されている（即ち、ＲＯＭ３内部の出力バッファがディスエーブル状態となる）。また、ＩＤＤＱテスト信号は、例えばＣＰＵ２がマイコン１に内蔵されているテストモード設定レジスタに書込みを行うことで出力されるようになっている。 Refer to FIG. 1 again. The IDDQ test signals are also supplied to the ROMs 3A to 3D, and these ROMs 3A to 3D are configured not to output data to the data bus when the IDDQ test signals become active (that is, the internal ROM 3). The output buffer is disabled). Further, the IDDQ test signal is output, for example, when the CPU 2 writes in a test mode setting register built in the microcomputer 1.

次に、本実施例の作用について図４も参照して説明する。図２に示すように、アドレスデコーダ１１は、ＩＤＤＱテスト信号がアクティブになるとＮＡＮＤゲート１３Ａ，１３Ｂの出力端子は何れもハイレベルとなる。従って、このとき、テストパターンのアドレスＡ１７，Ａ１６を「１１」として与えれば、４つのＮＡＮＤゲート１２Ａ〜１２Ｄの出力端子は何れもロウレベルとなり、その結果、全てのＲＯＭ３Ａ〜３Ｄに対してチップセレクト信号が同時に出力される。 Next, the operation of this embodiment will be described with reference to FIG. As shown in FIG. 2, in the address decoder 11, when the IDDQ test signal becomes active, the output terminals of the NAND gates 13A and 13B both become high level. Therefore, at this time, if the test pattern addresses A17 and A16 are given as "11", the output terminals of the four NAND gates 12A to 12D are all at the low level, and as a result, the chip select signal is sent to all the ROMs 3A to 3D Are output at the same time.

即ち、各ＲＯＭ３Ａ〜３ＤについてＩＤＤＱ測定テストを行う場合には、テストパターンにおける下位１６ビットのアドレスＡ１５〜Ａ０（ＬＳＢ側の所定ビット数）については、ＲＯＭ３Ａ〜３Ｄが同時に選択されることになる。従って、図４に示すように、ＲＯＭ３Ａ〜３Ｄのアドレス００００Ｈ〜ＦＦＦＦＨの領域については、一旦それらを同時に選択した後に非選択状態にして静止状態電源電流を測定すれば、ＩＤＤＱ測定テストを各アドレスにつき一括して行なうことが可能となる。 That is, when the IDDQ measurement test is performed for each of the ROMs 3A to 3D, the ROMs 3A to 3D are simultaneously selected for the lower 16-bit addresses A15 to A0 (the predetermined number of bits on the LSB side) in the test pattern. Therefore, as shown in FIG. 4, for the areas of addresses 0000H to FFFFH in ROMs 3A to 3D, once they are simultaneously selected and then set to a non-selected state and the quiescent power supply current is measured, the IDDQ measurement test is performed for each address. It is possible to carry out all at once.

以上のように本実施例によれば、マイコン１に搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力するように構成される。従って、それらを選択した後に静止状態電源電流を測定することで、アドレスデコーダ１１に異常があるか否かを短時間で検出することができる。
また、アドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると同時に連続するアドレス領域の上位側となる残りのアドレスビットＡ１７，Ａ１６が同じ値となった場合に、前記領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力するので、アドレスデコーダ１１を構成するために必要な論理ゲート数を少なくすることができる。
また、ＲＯＭ３Ａ〜３Ｄは、ＩＤＤＱテスト信号が与えられるとデータの出力を禁止するように構成されるので、ＩＤＤＱ測定時においてＲＯＭ３Ａ〜３Ｄからのデータ出力に伴う余分な電流が流れることがないので、測定をより高精度で行うことができる。 As described above, according to the present embodiment, the address decoder 11 for selecting the four ROMs 3A to 3D mounted on the microcomputer 1 receives an IDDQ test signal and receives an address given as a test pattern for measurement. With respect to an area continuous over 16 bits on the LSB side, a decode signal is output so that ROMs 3A to 3D corresponding to the area are simultaneously selected. Therefore, it is possible to detect in a short time whether or not there is an abnormality in the address decoder 11 by measuring the quiescent power supply current after selecting them.
Further, when the IDDQ test signal is given and the remaining address bits A17 and A16 on the upper side of the continuous address area have the same value, the address decoder 11 simultaneously stores the ROMs 3A to 3D corresponding to the area. Since the decode signal is output so as to be selected, the number of logic gates necessary for configuring the address decoder 11 can be reduced.
In addition, since the ROMs 3A to 3D are configured to prohibit the output of data when the IDDQ test signal is given, the extra current accompanying the data output from the ROMs 3A to 3D does not flow during the IDDQ measurement. Measurement can be performed with higher accuracy.

（第２実施例）
図７は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図７は、第１実施例の図２相当図であり、アドレスデコーダ１１に替わるアドレスデコーダ１４の構成を示すものである。即ち、第２実施例のアドレスデコーダ１４では、アドレスＡ１７は、ＯＲゲート１５Ａを介してＮＡＮＤゲート１２Ｃ，１２Ｄに与えられており、アドレスＡ１６は、ＯＲゲート１５Ｂを介してＮＡＮＤゲート１２Ｂ，１２Ｄに与えられている。そして、ＯＲゲート１５Ａ，１５Ｂの他方の端子には、ＩＤＤＱテスト信号の反転が与えられている。
以上のように構成されたアドレスデコーダ１４によれば、ＩＤＤＱテスト信号がアクティブ（ロウ）になった場合は、ＮＡＮＤゲート１３Ａ，１３Ｂ及びＯＲゲート１５Ａ，１５Ｂの出力端子が何れもハイレベルとなる。従って、上位２ビットのアドレスＡ１７，Ａ１６の出力パターンに関わらず、４つのＲＯＭ３Ａ〜３Ｄを同時に選択することが可能となる。 (Second embodiment)
FIG. 7 shows a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. FIG. 7 is a diagram corresponding to FIG. 2 of the first embodiment, and shows a configuration of an address decoder 14 that replaces the address decoder 11. That is, in the address decoder 14 of the second embodiment, the address A17 is given to the NAND gates 12C and 12D via the OR gate 15A, and the address A16 is given to the NAND gates 12B and 12D via the OR gate 15B. It has been. The other terminal of the OR gates 15A and 15B is given an inversion of the IDDQ test signal.
According to the address decoder 14 configured as described above, when the IDDQ test signal becomes active (low), the output terminals of the NAND gates 13A and 13B and the OR gates 15A and 15B are all at a high level. Therefore, four ROMs 3A to 3D can be simultaneously selected regardless of the output pattern of the upper two bits of the addresses A17 and A16.

（第３実施例）
図８は本発明の第３実施例を示すものである。第３実施例は、第１実施例のように通常動作時には複数のＲＯＭ３Ａ〜３Ｄの何れか１つを選択するアドレスデコーダ１１ではなく、１つのＲＯＭの内部におけるＲＯＷ側（下位側）のアドレスデコーダ１６の構成を示すものである。即ち、アドレスデコーダ１６が例えば下位側８ビットのアドレスＡ７〜Ａ０についてデコードを行うものであり、ＬＳＢ側の３ビットアドレスＡ２〜Ａ０は８つのＮＡＮＤゲート１７Ａ〜１７Ｈによってデコードする。
そして、アドレスＡ２〜Ａ０の反転は、基本的には第１実施例と同様に、ＮＡＮＤゲート１８Ａ〜１８Ｃを介して所定のＮＡＮＤゲート１７に与えられるようになっており、ＮＡＮＤゲート１８Ａ〜１８Ｃのもう一方の入力端子には、ＩＤＤＱテスト信号が共通に与えられている。 (Third embodiment)
FIG. 8 shows a third embodiment of the present invention. The third embodiment is not the address decoder 11 for selecting any one of the plurality of ROMs 3A to 3D during normal operation as in the first embodiment, but the ROW side (lower side) address decoder in one ROM. 16 configurations are shown. That is, the address decoder 16 decodes, for example, the lower-order 8-bit addresses A7 to A0, and the LSB-side 3-bit addresses A2 to A0 are decoded by the eight NAND gates 17A to 17H.
The inversion of the addresses A2 to A0 is basically given to the predetermined NAND gate 17 through the NAND gates 18A to 18C, as in the first embodiment, and the NAND gates 18A to 18C An IDDQ test signal is commonly supplied to the other input terminal.

従って、ＩＤＤＱテストを行う場合は、ＩＤＤＱテスト信号をアクティブにすると共にテストパターンアドレスＡ２〜Ａ０を「１１１」として与えることで、全てのＮＡＮＤゲート１７Ａ〜１７Ｈの出力を選択状態（ロウレベル）にすることができる。すると、この場合、上位側の１２ビットアドレスＡ１５〜Ａ３が共通する領域に対応するメモリセルは、その上位側アドレスの夫々について同時に選択されることになる。
以上のように構成された第３実施例によれば、１つのメモリデバイスの内部に配置されるアドレスデコーダ１６についても本発明を同様に適用することができる。 Therefore, when performing the IDDQ test, the output of all NAND gates 17A to 17H is set to the selected state (low level) by activating the IDDQ test signal and giving the test pattern addresses A2 to A0 as "111". Can do. In this case, the memory cells corresponding to the area where the upper 12-bit addresses A15 to A3 are common are simultaneously selected for each of the upper addresses.
According to the third embodiment configured as described above, the present invention can be similarly applied to the address decoder 16 arranged in one memory device.

（第４実施例）
図９及び図１０は本発明の第４実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。図９は、図８の一部相当図であり、第４実施例のアドレスデコーダ１９の構成を示すものである。アドレスデコーダ１９は、アドレスＡ２〜Ａ０の反転を出力する部分が、夫々３つのＡＮＤゲート２０（Ａ〜Ｃ），３つのＮＯＲゲート２１（Ａ〜Ｃ），３つのＯＲゲート２２（Ａ〜Ｃ）によって構成されている。
ＡＮＤゲート２０及びＮＯＲゲート２１の一方の入力端子には、アドレスＡ２〜Ａ０が夫々与えられており、他方の入力端子には、ＩＤＤＱテスト信号２〜０が夫々与えられている。尚、第４実施例の場合、ＩＤＤＱテスト信号はハイアクティブであるものとする。そして、ＯＲゲート２２の２つの入力端子には、対応するＡＮＤゲート２０及びＮＯＲゲート２１の出力端子が夫々接続されている。 (Fourth embodiment)
9 and 10 show a fourth embodiment of the present invention, and only the parts different from the third embodiment will be described. FIG. 9 is a partial equivalent diagram of FIG. 8 and shows the configuration of the address decoder 19 of the fourth embodiment. The address decoder 19 outputs the inversion of the addresses A2 to A0, each of which includes three AND gates 20 (A to C), three NOR gates 21 (A to C), and three OR gates 22 (A to C). It is constituted by.
Addresses A2 to A0 are respectively given to one input terminal of the AND gate 20 and the NOR gate 21, and IDDQ test signals 2 to 0 are respectively given to the other input terminals. In the case of the fourth embodiment, the IDDQ test signal is assumed to be high active. The two input terminals of the OR gate 22 are connected to the output terminals of the corresponding AND gate 20 and NOR gate 21, respectively.

次に、第４実施例の作用について図１０も参照して説明する。アドレスデコーダ１９は、ＩＤＤＱテスト信号２〜０の出力パターンとアドレスＡ２〜Ａ０の出力パターンとに応じて同時に選択するアドレス領域を選択可能に構成されている。即ち、図９中に示したように、ＯＲゲート２２Ａ〜２２Ｃは、ＩＤＤＱテスト信号がインアクティブ（ロウ）である通常動作時はアドレスＡ２〜Ａ０の反転を出力する。そして、ＩＤＤＱテスト信号がアクティブとなる場合は、与えられたアドレスＡ２〜Ａ０をそのまま出力するようになっている。
以上のようにアドレスデコーダ１９を構成することで、ＩＤＤＱテスト時に異常が検出された場合は、多重選択するアドレス領域を順次狭めて行くことで異常が発生している箇所を特定することが可能となる。図１０には、データ検索の一般的な手法である「バイナリサーチ」と同様の手順に従い、異常発生箇所の特定を行う場合のＩＤＤＱテスト信号２〜０の出力例並びにアドレスＡ２〜Ａ０に関するテストパターン出力例を示している。 Next, the operation of the fourth embodiment will be described with reference to FIG. The address decoder 19 is configured to be able to select an address area to be selected simultaneously according to the output pattern of the IDDQ test signals 2 to 0 and the output pattern of the addresses A2 to A0. That is, as shown in FIG. 9, the OR gates 22A to 22C output the inversion of the addresses A2 to A0 during the normal operation in which the IDDQ test signal is inactive (low). When the IDDQ test signal becomes active, the given addresses A2 to A0 are output as they are.
By configuring the address decoder 19 as described above, when an abnormality is detected during the IDDQ test, it is possible to identify the location where the abnormality has occurred by sequentially narrowing the address area to be selected multiple times. Become. FIG. 10 shows an output example of IDDQ test signals 2 to 0 and a test pattern for addresses A2 to A0 in the case where an abnormality occurrence location is specified in accordance with a procedure similar to “binary search” which is a general method of data search. An output example is shown.

尚、ここでは、アドレスＡ２〜Ａ０＝「０１０」の選択に対応するＮＡＮＤゲート１７Ｄに異常がある場合を想定する。初回（１）は、ＩＤＤＱテスト信号２〜０を「１１１」にすると共にアドレス「１１１」を与えて対象とする全ての領域を同時に選択し、異常があるかどうかを判定する。異常があった場合（ＮＧ）、２回目はアドレス「１１１」を与えたまま、ＩＤＤＱテスト信号２〜０を「０１１」とすることで、アドレスＡ２＝「１」が共通する領域を同時に選択する。 Here, it is assumed that the NAND gate 17D corresponding to the selection of the addresses A2 to A0 = “010” has an abnormality. In the first time (1), the IDDQ test signals 2 to 0 are set to “111” and the address “111” is given to simultaneously select all target areas to determine whether there is an abnormality. When there is an abnormality (NG), while the address “111” is given for the second time, the IDDQ test signals 2 to 0 are set to “011”, thereby simultaneously selecting an area where the address A2 = “1” is common. .

２回目が異常なし（ＯＫ）であった場合は、アドレスＡ２＝「０」側に不良があるのでアドレスＡ２＝「０」とし、ＩＤＤＱテスト信号２〜０を「００１」とすることで、アドレスＡ２，Ａ１＝「０１」が共通する領域を同時に選択する。この３回目に異常があった場合（ＮＧ）、アドレス「０１１」，「０１０」の何れかに不良があることになる。従って、４回目はアドレス「０１１」を与えたままＩＤＤＱテスト信号２〜０を「０００」とすることで、アドレス「０１１」について判定する。そして、４回目が異常なし（ＯＫ）であった場合はアドレスＡ２＝「０１０」に不良があることが確定する。以上のように、多重選択する領域を１ビットずつ狭めて行くことで異常発生箇所を特定する。 If there is no abnormality for the second time (OK), there is a defect on the address A2 = “0” side, so the address A2 = “0” and the IDDQ test signals 2 to 0 are set to “001”. A region where A2 and A1 = "01" are shared is selected at the same time. If there is an abnormality for the third time (NG), one of the addresses “011” and “010” is defective. Therefore, in the fourth time, the address “011” is determined by setting the IDDQ test signals 2 to 0 to “000” while giving the address “011”. If the fourth time is no abnormality (OK), it is determined that the address A2 = “010” is defective. As described above, the location where an abnormality has occurred is specified by narrowing the multiple selection area bit by bit.

以上のように第４実施例によれば、アドレスデコーダ１９を、ＩＤＤＱテスト時において、ＩＤＤＱテスト信号２〜０の出力パターンとアドレスＡ２〜Ａ０のテストパターンとの組み合わせにより同時に選択するアドレス領域を選択可能に構成した。具体的には、ＭＳＢ側より１ビット単位で領域を縮小可能に構成したので、アドレス領域を１／２づつ狭めることができる。従って、最初は極力大きな領域について多重選択を行うことで異常の有無を早期に判定でき、異常が検出された場合は多重選択するアドレス領域を順次狭めて行くことで異常が生じている箇所を特定できる。そして、異常箇所の特定をバイナリサーチ的に行なうことが可能となる。 As described above, according to the fourth embodiment, the address decoder 19 selects the address area to be selected simultaneously by the combination of the output pattern of the IDDQ test signals 2 to 0 and the test pattern of the addresses A2 to A0 during the IDDQ test. Configured to be possible. Specifically, since the area can be reduced in 1-bit units from the MSB side, the address area can be reduced by 1/2. Therefore, at first, it is possible to determine the presence or absence of an abnormality early by performing multiple selection on a region that is as large as possible, and if an abnormality is detected, the location where the abnormality has occurred is identified by narrowing down the address area to be multiple selected sequentially. it can. Then, it becomes possible to specify an abnormal part in a binary search.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
第１実施例のマイコン１についても、第４実施例におけるアドレスデコーダ１９と同様の構成を適用しても良い。
第４実施例において、ＩＤＤＱテスト時にはテスト信号を全てアクティブにした状態で、アドレスＡ２〜Ａ０のテストパターンだけを変化させることで同時に選択するアドレス領域を設定しても良い。
ＩＤＤＱテスト信号は、例えば、マイコン１に外部端子としてテスト信号入力端子を設けておき、外部より直接与えるようにしても良い。例えば、ＬＳＩテスタ７が出力するようにしても良い。
メモリデバイスはＲＯＭに限ることなく、ＤＲＡＭやＳＲＡＭなどに適用しても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications are possible.
The same configuration as that of the address decoder 19 in the fourth embodiment may be applied to the microcomputer 1 in the first embodiment.
In the fourth embodiment, an address region to be selected simultaneously may be set by changing only the test patterns of the addresses A2 to A0 while all the test signals are active during the IDDQ test.
The IDDQ test signal may be provided directly from the outside by providing a test signal input terminal as an external terminal in the microcomputer 1, for example. For example, the LSI tester 7 may output.
The memory device is not limited to ROM, but may be applied to DRAM, SRAM, and the like.

本発明をマイクロコンピュータに搭載される複数のＲＯＭについて適用した場合の第１実施例であり、ＲＯＭ部及びアドレスデコーダの構成を示す図1 is a diagram showing a configuration of a ROM section and an address decoder in a first embodiment when the present invention is applied to a plurality of ROMs mounted on a microcomputer. アドレスデコーダの詳細な構成を示す図The figure which shows the detailed constitution of the address decoder マイコンの構成を機能ブロックで概略的に示すと共に、当該マイコンについてＩＤＤＱ測定を行う状態を示す図The figure which shows the state which performs IDDQ measurement about the said microcomputer while showing the structure of a microcomputer roughly with a functional block ＲＯＭ部のアドレスデコーダについてＩＤＤＱ測定を行う場合のテストパターンの出力イメージを示す図The figure which shows the output image of the test pattern in the case of performing IDDQ measurement about the address decoder of ROM part 一般的なＩＤＤＱ測定テストを行っている状態を概略的に説明する図The figure which illustrates roughly the state which is performing the general IDDQ measurement test ＩＤＤＱ測定テスト時にＬＳＩテスタにおいて参照されるＩ−Ｖ変換器の出力電圧の一観測例を示す図The figure which shows the example of an observation of the output voltage of the IV converter referred in LSI tester at the time of an IDDQ measurement test 本発明の第２実施例を示す図２相当図FIG. 2 equivalent diagram showing a second embodiment of the present invention. 本発明を、１つのＲＯＭの内部におけるＲＯＷ側のアドレスデコーダに適用した場合の第３実施例を示す図２相当図FIG. 2 is a diagram corresponding to FIG. 2 showing a third embodiment when the present invention is applied to an address decoder on the ROW side in one ROM. 本発明の第４実施例を示す図８の一部相当図FIG. 8 is a partial equivalent diagram of FIG. 8 showing a fourth embodiment of the present invention. 異常発生箇所を特定する場合のテストパターンの出力例を示す図The figure which shows the example of output of the test pattern when specifying the place where abnormality occurs

Explanation of symbols

図面中、１はマイクロコンピュータ、３はＲＯＭ部、３Ａ〜３ＤはＲＯＭ（メモリデバイス）、６はＩ−Ｖ変換器、７はＬＳＩテスタ、１１，１４，１６，１９はアドレスデコーダを示す。

In the drawings, 1 is a microcomputer, 3 is a ROM section, 3A to 3D are ROM (memory devices), 6 is an IV converter, 7 is an LSI tester, and 11, 14, 16, and 19 are address decoders.

Claims

One or more memory devices,
When a test signal for executing a stationary power supply current measurement (IDDQ) test is given to the memory device, an address given as a test pattern for measurement is continuous over a predetermined number of bits on the MSB side or LSB side. Is a microcomputer comprising an address decoder for outputting a decode signal so as to simultaneously select memory cells corresponding to the area.

The address decoder simultaneously selects memory cells corresponding to the area when the remaining address bits on the lower side or the upper side of the continuous address area have the same value when the test signal is applied. 2. The microcomputer according to claim 1, wherein the decode signal is output as described above.

3. The microcomputer according to claim 1, wherein the address decoder is configured to be able to select an address area for simultaneously selecting memory cells when the test signal is given.

4. The microcomputer according to claim 3, wherein the address decoder is configured so that an address area for simultaneously selecting memory cells can be reduced in 1-bit units from the MSB side.

5. The microcomputer according to claim 1, wherein the memory device is configured to prohibit data output when the test signal is supplied.