JP2006191161A - 光伝送システム - Google Patents

Abstract

【課題】 あらゆるビデオフォーマットのデジタルビデオ信号を光伝送する。
【解決手段】 ソース機器側ブロック２００より供給されるデジタルビデオ信号と、複数のソース機器側制御信号と、デジタルビデオ信号のピクセルクロックから取り出したピクセルクロック情報とを含む電気信号を、ピクセルクロックに同期したクロックで１本のストリームに多重化して、モニタ機器側ブロック２００に光伝送し、多重化されたストリームを分離して、デジタルビデオ信号と、複数のソース機器側制御信号と、ピクセルクロック情報とを取り出すことで実現する。
【選択図】 図１８

Description

本発明は、ビデオ信号を光信号に変換して光伝送する光伝送システムに関し、詳しくは、伝送するビデオ信号と、制御信号とを多重化して光伝送する光伝送システムに関する。

ＰＣ（Personal Computer）や、ＡＶ（Audio and Visual）機器といったデジタルビデオ信号を出力するソース機器と、ＰＣ用モニタ装置や、フラットパネルディスプレイといった画像を表示するモニタ機器とを接続し、ソース機器からモニタ機器へと、このデジタルビデオ信号を伝送させる規格として、ＤＶＩ（Digital Video Interface）や、ＨＤＭＩ（High Definition Multimedia Interface）といった規格が制定され実用化されている。

ＤＶＩ及びＨＤＭＩは、ＴＭＤＳ（Transmission Minimized Differential Signaling）と呼ばれる差動の電気信号でビデオ信号をデジタルのまま伝送する規格であり、アナログ変換を行わないため、モニタ機器本来のクォリティを最大限に引き出すことができる。このＤＶＩ又はＨＤＭＩの規格に基づいて、ソース機器からモニタ機器に対してデジタルビデオ信号を伝送する場合、ＴＭＤＳとして伝送される信号は、ビデオ信号本体である３チャンネルのＲＧＢ信号又は輝度・色差信号（ＹＵＶ信号）と、１チャンネルのクロック信号であり、ＤＶＩ又はＨＤＭＩの規格に準拠する電気ケーブルを介して伝送されることになる。

しかしながら、このような電気ケーブルで、例えば、ピクセルレートが１４８．５Ｍｂｐｓ（フレームレート６０Ｈｚ）のＦｕｌｌ ＨＤ（High Definition）のような情報量の多いビデオフォーマットのビデオ信号を伝送することを考えた場合、１チャンネルのＴＭＤＳを伝送するの必要な伝送帯域が１．４８５Ｇｂｐｓとなってしまうことから、伝送距離を数メートル程度にしかできない。

そこで、伝送するＲＧＢ信号、クロック信号を、それぞれ光信号に変換して長距離伝送させる手法（特許文献１参照）や、ＷＤＭ（Wavelength Division Multiplexing）伝送方式で伝送させる手法（特許文献２参照）などが考案されている。

特開２００２−３６６３４０号公報 特開２００３−２７３８３４号公報

しかしながら、伝送するＲＧＢ信号、クロック信号を、それぞれ光信号に変換して伝送する場合、電気信号を光信号に変換するＥ／Ｏ変換部、光信号を電気信号に変換するＯ／Ｅ変換部が複数チャンネル必要となりコストを増大させてしまうといった問題がある。また、ＷＤＭ伝送に至っては、複数チャンネルの波長が必要となり、さらに波長多重／分離部が必要になるなど、装置構成が大がかりになってしまうため、コストを増大させてしまうといった問題がある。

また、様々なソース機器、モニタ機器に対応するためにあらゆるビデオフォーマットのビデオ信号を伝送しようとした場合には、装置構成がさらに大規模化してしまうといった問題がある。

そこで、本発明は、上述したような問題を解決するために案出されたものであり、安価なシステム構成及び伝送時に必要とされるコストを抑制しつつ、安定した伝送動作で、あらゆるビデオフォーマットのデジタルビデオ信号及び制御信号を長距離光伝送する光伝送システムを提供することを目的とする。

上述の目的を達成するために、本発明に係る光伝送システムは、電気信号を光信号に変換して、ソース機器側ブロックとモニタ機器側ブロックとの間で光伝送する光伝送システムにおいて、上記ソース機器側ブロックより供給されるデジタルビデオ信号と、複数のソース機器側制御信号と、上記デジタルビデオ信号のピクセルクロックから取り出したピクセルクロック情報とを含む電気信号を、１本のストリームに多重化する多重化手段と、上記多重化手段によって多重化された上記ストリームを、パラレル信号から高速伝送レートのシリアル信号に変換する、所定の周波数のリファレンスクロックで動作するパラレル／シリアル信号変換手段と、上記パラレル／シリアル変換手段によって変換された高速伝送レートのシリアル信号を、電気信号から光信号に変換する電気／光信号変換手段と、上記光信号を上記モニタ機器側ブロックに光伝送する光伝送手段と、上記光伝送手段によって光伝送された上記光信号を、上記高速伝送レートのシリアル信号である電気信号に変換する光／電気信号変換手段と、上記光／電気信号変換手段によって変換された、上記高速伝送レートのシリアル信号を、上記パラレル信号に変換する、上記所定の周波数のリファレンスクロックで動作するシリアル／パラレル信号変換手段と、上記シリアル／パラレル信号変換手段によって変換された上記パラレル信号である、上記多重化されたストリームを分離して、上記デジタルビデオ信号と、上記複数のソース機器側制御信号と、上記ピクセルクロック情報とを取り出す分離手段とを備えることを特徴とする。

本発明は、ソース機器側からモニタ機器側の伝送において、デジタルビデオ信号だけでなく、制御信号も全て１本のストリームに多重化して光信号に変換して光伝送することで、安価なシステム構成で長距離伝送することを可能とする。

このとき、ソース機器側ブロックのパラレル／シリアル変換手段、モニタ機器側ブロックのシリアル／パラレル変換手段を所定の周波数のリファレンスクロックで動作させ、ピクセルクロック情報を伝送フレームに乗せることで、あらゆるビデオフォーマットのビデオ信号を長距離光伝送することを可能とする。

以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明をする。なお、本発明は、以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることはいうまでもない。

＜第１の実施の形態＞
｛光伝送システムの構成｝
図１を用いて、本発明を実施するための最良の形態として示す光伝送システムについて説明をする。図１に示すように、光伝送システムは、デジタルビデオ信号などを送出する、例えば、ＰＣ（Personal Computer）、ＡＶ再生機器といったソース機器側に設けられるソース機器側ブロック１００と、例えば、ＰＣモニタ、フラットパネルディスプレイといったモニタ機器側に設けられるモニタ機器側ブロック２００とが、光ファイバ３００で接続されることで、ソース機器から供給されるビデオ信号などをモニタ機器側へ光伝送する。

ソース機器側ブロック１００は、ＲＧＢインターフェース（Ｉ／Ｆ）１１と、制御信号インターフェース（Ｉ／Ｆ）１２と、ＲＧＢインターフェース（Ｉ／Ｆ）デバイス１３と、ロジック部１４と、高速デバイス１５と、Ｅ／Ｏ変換部１６と、Ｏ／Ｅ変換部１７とを備えている。

ＲＧＢインターフェース１１は、ソース機器から供給されるＲＧＢ信号を受け取るコネクタである。

制御信号インターフェース１２は、ソース機器から供給される制御信号を受け取り、ロジック部１４へ送信し、逆にロジック部１４から供給される制御信号を受け取り、ソース機器へと送信するコネクタである。

ＲＧＢインターフェースデバイス１３は、ＤＶＩ（Digital Visual Interface）規格、ＨＤＭＩ（High-Definition Multimedia Interface）規格に準拠したデバイスである。このＤＶＩ規格、ＨＤＭＩ規格では、ＲＧＢ信号のチャンネル毎のデータ伝送路と、１チャンネルのクロック伝送路を設けて、Ｒ信号、Ｇ信号、Ｂ信号の各チャンネルの映像信号をベースバンドで差動の電気信号として伝送するＴＭＤＳ（Transition Minimized Differential Signals）方式が採用されている。

ロジック部１４は、ＲＧＢインターフェースデバイス１３から供給されるＲＧＢ信号と、制御信号インターフェース１２から供給される制御信号を一つのストリームに時分割多重化するデバイスであり、例えば、ＦＰＧＡ（Field Programmable Gate Array）などで実現される。

高速デバイス１５は、ロジック部１４によって一本のストリームに多重化され、パラレル信号として伝送されたＲＧＢ信号と、制御信号とをシリアライズしてシリアル信号に変換することで、光伝送に適した符号変換（エンコード）をする。

Ｅ／Ｏ変換部１６は、高速デバイス１５から供給される電気信号であるシリアル信号を光信号に変換する。Ｅ／Ｏ変換部１６によって変換された光信号は、下り方向の光伝送を担う光ファイバ３００ａに結合され、モニタ機器側ブロック２００に光伝送される。

Ｏ／Ｅ変換部１７は、後述するモニタ機器側ブロック２００から上り方向の光伝送を担う光ファイバ３００ｂを介して伝送される光信号をフォトディテクタに結合させ、電気信号へと変換する。Ｏ／Ｅ変換部１７で変換された電気信号は、ロジック部１４に供給される。

モニタ機器側ブロック２００は、Ｏ／Ｅ変換部２１と、高速デバイス２２と、ロジック部２３と、ＲＧＢ（Ｉ／Ｆ）インターフェースデバイス２４と、ＲＧＢ（Ｉ／Ｆ）インターフェース２５と、制御信号（Ｉ／Ｆ）インターフェース２６と、Ｅ／Ｏ変換部２７とを備えている。

Ｏ／Ｅ変換部２１は、光ファイバ３００ａを介して光伝送された光信号をフォトディテクタに結合させ電気信号に変換する。

高速デバイス２２は、Ｏ／Ｅ変換部２１で変換された電気信号を、デシリアライズしてシリアル信号からパラレル信号に変換する。

ロジック部２３は、高速デバイス２２でパラレル信号に変換された、多重化されているＲＧＢ信号と制御信号とを分離する。分離されたＲＧＢ信号、制御信号は、それぞれＲＧＢインターフェースデバイス２４、制御信号インターフェース２６へと供給される。

ＲＧＢインターフェースデバイス２４は、ロジック部２３から供給されたＲＧＢ信号をＴＭＤＳ信号へと変換する。

制御信号インターフェース２６は、ロジック部２３から供給される電気信号である複数の制御信号を受け取り、モニタ機器へと送信し、逆にモニタ機器から供給される制御信号をロジック部２３へ送信するコネクタである。

Ｅ／Ｏ変換部２７は、モニタ機器からロジック部２３を介して供給される制御信号を光信号に変換する。Ｅ／Ｏ変換部２７によって変換された光信号は、上り方向の光伝送を担う光ファイバ３００ｂに結合され、ソース機器側ブロック１００に光伝送される。

ソース機器側ブロック１００の高速デバイス１５、モニタ機器側ブロックの高速デバイス２２としては、ＳＥＲＤＥＳと呼ばれる伝送符号化として８Ｂ１０Ｂエンコードをしてシリアライズし、伝送復号化として８Ｂ１０Ｂデコードをしてデシリアライズをする機能を備えた高速デバイスが使用可能であり、本発明の実施の形態においても、このようなＳＥＲＤＥＳを使用するものとする。

図２は、下り方向の伝送を担うＳＥＲＤＥＳである高速デバイス１５と、高速デバイス２２と、光ファイバ３００ａで接続されたＥ／Ｏ変換部１６、Ｏ／Ｅ変換部２１と示した図である。ＳＥＲＤＥＳである高速デバイス１５、２２は、それぞれクロック発振器１５ａ、２２ａにて動作している。しかしながら、クロック発振器１５ａ、２２ａからそれぞれ発振されるクロックは、クロック発振器１５ａ、２２ａそれぞれが有する誤差範囲以内、例えば±１００ｐｐｍ以内の誤差において同期していない。つまり、クロック発振器１５ａ、２２ａの発振するクロックをそれぞれｆ_０１、ｆ_０２とすると、１００ｐｐｍ以内の誤差以内でｆ_０１≠ｆ_０２となっている。一般に、ＳＥＲＤＥＳは、クロック抽出機能を備えており、規定された周波数のある誤差範囲以内、例えば±１００ｐｐｍ以内のリファレンスクロックを供給することにより、受信したシリアルデータから、ｆ_０１＝ｆ_０３となる再生クロックｆ_０３を再生することができる。このとき、ＳＥＲＤＥＳである高速デバイス１５は、パラレルデータからシリアルデータに変換する際に８Ｂ１０Ｂエンコードすることで、トグル頻度を上げ再生クロックの抽出の精度を高めている。

このように、図１に示した光伝送システムでは、高速デバイス１５、２２としてＳＥＲＤＥＳを使用することで、光ファイバ３００ａ区間においてクロックを併走させることなくシステムを構築することができる。

このような構成の光伝送システムは、ソース機器からモニタ機器への光伝送方向として定義した下り方向へのみビデオ信号を光伝送し、その他の制御信号を、この下り方向と、モニタ機器からソース機器への光伝送方向として定義した上り方向との両方向にて光伝送する。したがって、下り方向の伝送帯域は、上り方向の伝送帯域より非常に大きくなっている。

例えば、ピクセルレート８０ＭＨｚ、ＲＧＢ信号が２４（８ビット×３）ビットのビデオ信号を伝送する場合、ビデオ信号の帯域は、８０ＭＨｚ×２４ビット×１０／８（８Ｂ１０Ｂ変換による帯域アップ分）＝２．４Ｇｂｐｓとなる。なお、ＨＤＭＩ規格の場合、音声信号は、ピクセルデータのブランキング期間に埋め込まれているため、この２．４Ｇｂｐｓ内に含まれている。一方、制御信号の帯域は、１チャンネルあたり１００ｋｂｐｓ程度である。したがって、複数の制御信号（例えば、８種類程度）を使用したとしても、ビデオ信号と、制御信号とを伝送する下り方向では、数Ｇｂｐｓの帯域が必要であることになる。

｛下り方向の伝送方法｝
まず、図１に示した光伝送システムにおける下り方向の伝送方法について説明をする。下り方向の伝送方法について説明するにあたり、図３に示すソース機器側ブロック１００において、ＲＧＢインターフェース１１、ＲＧＢインターフェースデバイス１３が、ビデオ信号として、ピクセルレート８０．０ＭＨｚのＲＧＢ信号を２４ビットパラレルで伝送し、高速デバイス１５において８Ｂ１０Ｂで光伝送符号化し、制御信号として、１００ｋｂｐｓ程度の８種類の制御信号を伝送することを考える。

ビデオ信号に必要な帯域は、２４ビット×８０．０ＭＨｚ×１０／８（８Ｂ１０Ｂ符号化）＝２．４Ｇｂｐｓとなる。下り方向の光伝送に必要な帯域は、この２．４Ｇｂｐｓに加えて、制御信号を伝送する帯域、さらに、８Ｂ１０Ｂ符号化されたシリアルデータを、高速デバイス２２において８Ｂ１０Ｂデコードする際の１０Ｂシンボルの区切りを検出するためのＫ２８．５シンボルから構成されるアイドルパターンを挿入するための帯域が必要となる。この制御信号、アイドルパターンを挿入するために必要となる帯域が帯域増加分となる。

上述したような帯域増加分は、必要最小限に抑えることが好ましい。ここでは、例として帯域増加分を、ビデオ信号を伝送するのに必要な帯域の１／１６（６．２５％）として説明をする。帯域増加分を考慮した必要となる伝送帯域は、２．４Ｇｂｐｓ×１６／１５＝２．５６Ｇｂｐｓとなる。

なお、以下においては、一例として、高速デバイス１５、２２が、パラレルビット幅として１６ビットを有し、８Ｂ１０Ｂエンコード／デコード機能を持っているものとして説明をする。

ロジック部１４と、高速デバイス１５との間のパラレルビット幅が１６ビット、高速デバイス１５において８Ｂ１０Ｂ符号化が実行されることを考慮すると、パラレル部分の動作周波数は、２．５６Ｇｂｐｓ／１６ビット／（１０／８）＝１２８ＭＨｚとなる。つまり、ロジック部１４と、高速デバイス１５との間のパラレル部分は、１６ビット×１２８ＭＨｚであり、ＲＧＢインターフェースデバイス１３と、ロジック部１４との間のパラレル部分は、２４ビット×８０ＭＨｚとなる。

したがって、ロジック部１４において、ビット幅変換と、速度変換を行う必要がある。２４ビットのパラレルビット幅から、１６ビットのパラレルビット幅へのビット幅変換により、速度は３／２倍され、さらに、アイドルパターン、制御信号の挿入のよる帯域増加により１６／１５倍され、最終的には、（３／２）×（１６／１５）＝８／５（１．６）倍の速度変換となる。

速度変換後のクロック（１２８ＭＨｚ）は、８０ＭＨｚであるピクセルクロックからＰＬＬを用いることで生成される。また、ビデオ信号の速度変換は、図４に示すように、ＦＰＧＡであるロジック部１４が備えるデュアルポートＲＡＭ（Random Access Memory）１４ａにて容易に実現することができる。速度変換後は、帯域を増加させたことにより、制御信号、アイドルパターンを挿入するタイミングが確保されることになる。

図４に示すロジック部１４の入力端子Ａに入力されるＲＧＢ信号は、図５に示すように、それぞれ８ビットのパラレル信号であるＲ信号、Ｇ信号、Ｂ信号が、８０ＭＨｚのピクセルクロックに同期して入力される。同じく図４に示すロジック部１４の出力端子Ｂから出力される制御信号、アイドルパターンが挿入されビット幅変換、速度変換されたＲＧＢ信号は、図６に示すようなフォーマットの１本のストリームに多重化された信号となる。なお、この信号は、１本のストリームに多重化されるがパラレル信号として出力される。

図６に示すように、制御信号、アイドルパターンが挿入され、多重化されたＲＧＢ信号は、速度変換後のクロックを１２８ＭＨｚとし、ビット幅を１６ビットとし、１６０クロック分を１単位とするようなフレームフォーマットとなっている。この伝送フレームは、先頭から８バイト（４クロック分）のアイドル（IDLE）パターン、４バイトのプリアンブル（Preamble）部（２クロック分）、２８バイトのグループ１（１４クロック分）、それぞれ４０バイトのグループ２〜８（２０クロック分×７）によって構成されている。

グループ１は、アイドルパターンと、プリアンブル部とを加えることで、グループ２〜８と同じ、４０バイト（２０クロック分）のデータとなる。グループ１では、９種類のＲＧＢ信号の組み、グループ２〜８では、１３種類のＲＧＢ信号の組みを含んでいる。

図７に詳細に示すように、制御信号の挿入されているタイムスロット（制御信号フィールドＣＳＦ）が、等間隔で配置されている。具体的には、変換後のクロック、１２８ＭＨｚで２０クロック毎、すなわち０．１６μｓ毎に８ビットの制御信号が配置されていることになる。

本実施の形態では、１００ｋｂｐｓ（１周期１０μｓ）程度の制御信号の重畳を想定しているため、０．１６μｓ毎にサンプリングし、ＲＧＢ信号のようにデュアルポートＲＡＭ１４ａを用いずにそのまま伝送することにより、８種類の制御信号の重畳が可能となる。

また、本実施の形態における制御信号フィールドＣＳＦは、１ビットあたり１／０．１６μｓ＝６．２５Ｍｂｐｓの帯域が確保されており、この制御信号タイムスロットを利用して、上位レイヤのフレームを構成することにより、多機能なプロトコル領域としてもよい。

ただし、光伝送において、ランダムエラーが発生する可能性があるため、光伝送後のモニタ機器側ブロック部２００における制御信号分離時に“２タイムスロット連続同一値受信にて値を認識”させるなどする動作保護回路が必要となる。さらに、本実施の形態よりも１フレーム長を長くしたり、制御信号タイムスロットを増やしたりすることにより、さらに効率のよいデータ伝送を実行することも考えられる。

このように、制御信号が重畳された下り方向の伝送フレームは、同じパターンの繰り返しとなるため、光伝送システムの回路規模を小さくすることができ、低コスト化を促進ささせる。また、制御信号の多重化時、制御信号のサンプリングデータを等間隔に重畳するため、制御信号のプロトコルによらず、低遅延の伝送を可能とする。

図６に示す伝送フレームは、ソース機器側ブロック１００のロジック部１４において生成され、モニタ機器側ブロック２００のロジック部２３で制御信号などを分離し、さらに速度及びビット幅が、１２８ＭＨｚから８０ＭＨｚ、１６ビットから２４ビットへと戻されることになる。

制御信号などは、ロジック部１４、ロジック部２３の図示しないデュアルポートＲＡＭを通過せずに、多重／分離できるので、本実施の形態として示す光伝送システムでの制御信号などの遅延は、ソース機器側ブロック１００の高速デバイス１５、モニタ機器側ブロック２００の高速デバイス２２の遅延にほぼ等しくなる。したがって、本実施の形態として示す光伝送システムでは、極めて遅延の少ない制御信号などの多重分離が可能となる。

このようにして、図１に示す光伝送システムは、ソース機器側ブロック１００において、ビデオ信号と、制御信号とを多重化して光信号に変換して、光ファイバ３００ａを介して、モニタ機器側ブロック２００に光伝送することができる。モニタ機器側ブロック２００では、ソース機器側ブロック１００と逆のステップを経ることで、光伝送された光信号を受信し、ビデオ信号と、制御信号とに分離させモニタ機器へと供給することができる。

下り方向の伝送において、例えば、Ｆｕｌｌ ＨＤ（High Definition）と呼ばれるビデオフォーマットのように、必要とされる帯域が非常に高いビデオ信号を伝送する場合には、下り方向の光伝送チャンネルを追加して複数チャンネル（マルチリンク）とすることが望ましい。

第１の実施の形態として示す光伝送システムにおいて、上述したような多重化方式でＲＧＢ信号を光伝送させる場合、Ｆｕｌｌ ＨＤのピクセルクロック周波数は、１４８．５ＭＨｚであることから、最低必要帯域は、１４８．５ＭＨｚ×２４ビット×１０／８（８Ｂ１０Ｂ変換による帯域アップ分）＝４．４６Ｇｂｐｓとなる。同時に多重化させる制御信号、アイドルパターンの帯域などを考慮すると５Ｇｂｐｓ程度の帯域が必要となる。

高速デバイス１５、２２として使用可能で、現在、市販されている通信規格に準じたＳＥＲＤＥＳは、２．５Ｇｂｐｓ〜３．１２５Ｇｂｐｓ近辺の帯域に対応するものであれば、比較的安価で入手することができる。これ以上の帯域に対応するようなＳＥＲＤＥＳは、１０Ｇｂｐｓ近辺の帯域に対応するようなものが存在するが、これは非常に高価であり、１０Ｇｂｐｓに対応したＥ／Ｏ変換デバイス、Ｏ／Ｅ変換デバイスも非常に高価である。

そこで、上述したようなＦｕｌｌ ＨＤといった高帯域のビデオフォーマットのビデオ信号を伝送するために、光伝送チャンネルを複数設けることが考えられる。例えば、５Ｇｂｐｓの信号を伝送する場合には、２．５Ｇｂｐｓの光伝送チャンネルを２チャンネル用意すればよいことになる。この方が、高速デバイス１５、２２として使用するＳＥＲＤＥＳや、Ｅ／Ｏ変換デバイス、Ｏ／Ｅ変換デバイスも安価なものを使用することができるため、コストダウンを図ることができる。

このように複数チャンネル化したことの弊害として、モニタ機器側ブロック２００の高速デバイス２２で、伝送フレームのチャンネル間スキューが生じるが、最大でもシリアル伝送レートで、数十〜数百ビット分程度であるため、ロジック部２３にてＦＩＦＯなどを使用することにより吸収可能な程度のスキューである。

なお、ビデオ信号は、ＲＧＢ信号又はＹＵＶ信号で表現できるが、両者ともロジック的動作は同じなので、ここでは、ＲＧＢ信号の場合のみについて説明をする。

｛上り方向の伝送の方法｝
続いて、図１に示した光伝送システムにおける上り方向の伝送方法について説明をする。上り方向の伝送では、下り方向の伝送と異なりビデオ信号を伝送する必要がない。例えば、本実施の形態として示す光伝送システムが図８に示すようなテレビジョン放送を受信するチューナなどが実装されたソース装置１００Ｓと、テレビジョン受像機であるモニタ装置２００Ｍとに適用されている場合を考える。

図８に示すような構成の場合、モニタ装置２００Ｍは、付属されたリモートコントロール装置１５０Ｒから各種制御信号が入力されることになる。リモートコントロール装置１５０Ｒから入力された各種制御信号は、モニタ２００Ｍの制御信号受光部２００Ｒで受光され、光ケーブル３００を介して、ソース装置１００Ｓに伝えられる。このときの制御信号の流れが上り方向の伝送である。このようなソース装置と、モニタ装置とが分離された構成は、大型化且つ薄型化されてきているフラットパネルテレビジョン受像機などにおいて、主流となっているシステム構成である。

このようなモニタ側装置からソース側装置に送信される制御信号の速度は、比較的遅く、下り方向のような転送レートを全く必要としない。そこで、本発明の実施の形態として示す光伝送システムにおいては、上り方向の伝送では、このような速度の遅い制御信号などを送信することとする。上り方向の伝送で伝送する制御信号としては、例えば、１００ｋｂｐｓ程度の速度の制御信号を、８種類以内だけ用いることにする。

上り方向の伝送では、上述したように、速度の遅い制御信号を伝送するため、高速デバイス１５、２２などを使用せずに、例えば、マンチェスタ符号といった非同期動作可能な符号化方式で符号化させて伝送する。マンチェスタ符号とは、図９に示すように、１ビットのデータを２ビットのデータとして表現した符号である。

図１０（ａ）は、図１にも示した本発明の実施の形態として示す光伝送システムである。図１０（ｂ）は、光伝送システムにおいて、上り方向の伝送を担う、ソース機器側ブロック１００のロジック部１４と、Ｏ／Ｅ変換部１７、モニタ機器側ブロック２００のロジック部２３と、Ｅ／Ｏ変換部２７を拡大して示した図である。図１０（ｂ）に示すように、モニタ機器側ブロック２００のロジック部２３、伝送する制御信号をマンチェスタ符号に符号化するために制御信号サンプリング部２３Ｓ、マンチェスタエンコード部２３Ｅを備えている。またソース機器側ブロック１００のロジック部１４は、マンチェスタデコード部１４Ｄ、制御信号送出部１４Ｓを備えている。なお、以下に示す説明においては、上り方向において伝送する制御信号として８種類の制御信号ＣＴＬ１〜ＣＴＬ８を伝送する場合を考える。

まず、図１１に示すように、制御信号サンプリング部２３Ｓは、上り方向で伝送する制御信号ＣＴＬ１〜８を、ぞれぞれ、１ＭＨｚのサンプリング信号でサンプリングし、図１２に示すマルチプレクサ２３ＭＵＸで時分割多重し、シリアライズする。このときの制御信号の帯域は、８Ｍｂｐｓである。シリアライズされた制御信号は、ヘッダ付加部２３ＨＥＤにて８ビット毎に２ビットのフレーム同期ビットが付加される。このときのフレーム同期ビットが付加された制御信号の帯域は１０Ｍｂｐｓである。

制御信号サンプリング部２３Ｓから供給されたフレーム同期ビットが付加された制御信号は、マンチェスタエンコード部２３Ｅにて、バイフェーズ信号であるマンチェスタ符号に変換され１０Ｍｂｐｓ×２＝２０Ｍｂｐｓの帯域となる。このマンチェスタ符号に変換された制御信号は、Ｅ／Ｏ変換部２７で光信号に変換され光ファイバ３００ｂにてソース側機器ブロック１００に光伝送される。

図１０（ｂ）に示すように、光ファイバ３００ｂにて光伝送された光信号は、Ｏ／Ｅ変換部１７にて電気信号に変換され、２０Ｍｂｐｓの帯域のマンチェスタ符号となる。このマンチェスタ符号は、ロジック部１４が備えるマンチェスタデコード部１４Ｄにて、デコードされる。マンチェスタデコード部１４Ｄは、マンチェスタ符号をデコードする際に、図１３に示すように、高速デバイス１５のパラレルインターフェース動作クロックを用いる。本実施の形態では、上述したように高速デバイス１５のパラレルインターフェース動作クロックが１２８ＭＨｚとなっている。したがって、パラレルインターフェース動作クロックは、２０Ｍｂｐｓであるマンチェスタ符号を６倍以上のレートでオーバーサンプリングできることになるため、２ビットで表現されたマンチェスタ符号を１ビットのデータとして十分デコードすることができる。

図１４に示すように、マンチェスタデコード部１４Ｄでデコードされ、１０Ｍｂｐｓとされたフレーム同期ビットが付加されたシリアル信号である制御信号は、制御信号送出部１４Ｓに供給され、フレーム同期部１４ＳＹＮにてフレーム同期ビットを用いて、フレーム同期をとり、８Ｍｂｐｓの制御信号とされデマルチプレクサ１４ＤＭＵＸにてパラレル信号にデシリアライズされ、制御信号ＣＴＬ１〜ＣＴＬ８として制御信号送出部１４Ｓから出力される。

このように、比較的低速で伝送可能な上り方向の制御信号をマンチェスタ符号といった非同期動作で伝送させることにより、本実施の形態として示す光伝送システムでは、下り方向の伝送にのみ高速デバイス１５、２２を用いることになる。したがって、消費電力を多大に要する高速デバイス１５、２２を双方向の伝送にて用いることを回避することができるため、コストを大幅に抑制することができる。

｛光伝送システムの立ち上げ動作｝
本実施の形態として示す光伝送システムを用いる、ソース機器と、モニタ機器との間では、ソース機器から送信されるビデオ信号の他に、独自のソフトウェアベースで動作する制御信号などが必要とされる場合がある。このような場合、この制御信号の送受信が成功しない限り、ソース機器からソース機器側ブロック１００に対してピクセルクロック及びビデオ信号が出力されない場合がある。

図１に示す光伝送システムでは、下り方向の伝送において、ピクセルクロックを基にロジック部１４、２３、高速デバイス１５、２２を動作させている。そのためピクセルクロックが出力されていない状態では、ソース機器側ブロック１００と、モニタ機器側ブロック２００との間で、上述した制御信号の送受信を試みたとしても制御信号を伝送させることができない。

したがって、この問題を解決するために、図１５に示すように、ソース機器側ブロック１００のロジック部１４の構成を、ＲＧＢインターフェース部１１からのピクセルクロックの供給が断たれたかどうかを監視するピクセルクロック監視回路１４ＷＡＴと、ピクセルクロック監視回路１４ＷＡＴの結果に応じて、外部に設けられたピクセルクロックと同一のクロックを自発振するクロック発振器１４ＣＬＫからの入力に切り替えるクロック選択部１４ＳＥＬとを備えることが考えられる。

このようにロジック部１４を構成することで、ソース機器からのピクセルクロックが断たれている場合、例えば、光伝送システムの立ち上げ時において、ピクセルクロックが供給されていない場合などに、ピクセルクロック監視回路１４ＷＡＴによって、クロック発振器１４ＣＬＫが選択されることでソース機器と、モニタ機器との間の制御信号の送受信を実現する。

また、ピクセルクロックが供給されたことが検出された際、クロック選択回路１４ＳＥＬは、ピクセルクロック監視回路１４の監視結果に基づいて、ＲＧＢインターフェース１１から供給されるピクセルクロックを選択する。これにより、ピクセルクロックが正常に供給されている場合には、正しく画像データを伝送できることになる。

＜第２の実施の形態＞
続いて、本発明の第２の実施の形態として示す光伝送システムについて説明する。第２の実施の形態として示す光伝送システムは、図１に示した第１の実施の形態である光伝送システムと基本的には同一の装置構成であるため、第２の実施の形態においても図１を用いた説明を行う。その際、重複する箇所の説明を省略しながら、相違点が明確となるように説明をする。

第２の実施の形態として示す光伝送システムは、１つの光伝送システムで、あらゆるビデオフォーマットのビデオ信号を伝送できる構成となっている。このように１つの光伝送システムにおいて、あらゆるビデオフォーマットのビデオ信号を伝送可能とするためには、ソース機器側ブロック１００の高速デバイス１５、モニタ機器側ブロック２００の高速デバイス２２に同一のリファレンスクロックを供給する必要がある。

一般に、高速デバイス１５、２２として用いられているＳＥＲＤＥＳは、リファレンスクロックを供給することで、そのクロックの周波数に準じた速度で動作する。

例えば、ソース機器側ブロック１００の高速デバイス１５、モニタ機器側ブロック２００の高速デバイス２２として、パラレルビット幅が１６ビット、エンコード／デコード方式が８Ｂ１０Ｂ方式という仕様のＳＥＲＤＥＳを用いた場合、１６ビット×１０／８（８Ｂ１０Ｂ変換による帯域アップ分）＝２０となり、リファレンスクロックの２０倍のレートがシリアル部分のビットレートとなる。

このリファレンスクロックは、ソース機器側ブロック１００の高速デバイス１５及びモニタ機器側ブロック２００の高速デバイス２２に供給しなければならない。ＳＥＲＤＥＳである高速デバイス１５、２２に供給すべきリファレンスクロック周波数は、下り方向の必要帯域に応じて決定すればよい。

まず、高速デバイス１５、２２のリファレンスクロックをソース機器からビデオ信号のピクセルクロックを基準に生成するシステムを考える。例えば、ビデオ信号として、ピクセルレートが８０Ｍｂｐｓで、ＲＧＢ信号が２４（８ビット×３）ビットのパラレルで伝送されるとする。このとき、上述した第１の実施の形態と同様に、ビデオ信号に加えて、制御信号を１本のストリームに重畳し、さらに８Ｂ１０Ｂ同期をさせるためにＫ２８．５コードからなるアイドルパターンを定期的に挿入する。

この制御信号、アイドルパターンを挿入することで増加させる帯域を、全体の１／１６（６．２５％）とする場合、ＳＥＲＤＥＳリファレンスクロックｆ_ｒｅｆと、ピクセルクロック周波数ｆ_ｐｉｘとの関係は、パラレルビット幅の変換分が２４ビット／１６ビットであるため、ｆ_ｒｅｆ＝ｆ_ｐｉｘ×（２４／１６）×（１６／１５）＝ｆ_ｐｉｘ×（８／５）となる。

したがって、ソース機器側ブロック１００において、ＳＥＲＤＥＳである高速デバイス１５のリファレンスクロックは、ソース機器からのピクセルクロックを基準にしてＰＬＬを使用することで生成できる。

しかし、モニタ機器側ブロック２００においても、ＳＥＲＤＥＳである高速デバイス２２のクロック抽出機能を実現するためには、ソース機器側ブロック１００の高速デバイス１５のリファレンスクロックｆ_ｒｅｆと同じクロックとなるリファレンスクロックを高速デバイス２２に供給する必要がある。

例えば、図１６に示すように、ソース機器側ブロック１００においては、ソース機器から供給されるビデオ信号のピクセルクロックが供給されるため、ＰＬＬ３１を用いることでリファレンスクロックを生成し、高速デバイス１５に供給することができる。

一方、モニタ機器側ブロック２００においては、送信されるビデオ信号のビデオフォーマットがあらかじめ分かっているという特別な場合においては、リファレンスクロックを生成することができる。しかし、あらゆるビデオフォーマットのビデオ信号を伝送することを考えた場合、このビデオフォーマットのピクセルクロックに対応するために、あらゆる周波数のリファレンスクロックを高速デバイス２２に供給可能とする構成にする必要がある。これを実現するには、例えば、図１６に示すように、モニタ機器側ブロック２００において、それぞれ異なるクロックを自発振する複数のクロック発振器３２_ｎ（ｎは、自然数）を備え、適宜セレクタ３３によって選択することで、ビデオフォーマットに応じたリファレンスクロックを高速デバイス２２に供給するといった非現実的な構成となってしまう。

そこで、第２の実施の形態として示す光伝送システムでは、ＳＥＲＤＥＳである高速デバイス１５、２２を、図１７に示すように、自発振するクロック発振器３４、３５から供給される固定レートのリファレンスクロックで動作させることにする。高速デバイス１５、２２に供給すべきリファレンスクロックの周波数は、当該光伝送システムで伝送するビデオ信号のビデオフォーマットのうち、一番帯域の大きなビデオフォーマットのビデオ信号を伝送可能とするように設定する。なお、このとき、ビデオ信号に加える上述したアイドルパターン、下り方向の制御信号の帯域増加分も考慮されることはいうまでもない。

図１７に示すように、ソース機器側ブロック１００のロジック部１４は、伝送するビデオ信号を当該ビデオ信号のビデオフォーマットで定められたピクセルクロックから、ＳＥＲＤＥＳである高速デバイス１５のリファレンスクロックに乗せ換える必要がある。つまり、伝送されるビデオ信号は、ロジック部１４に供給される前には、ピクセルクロックに同期しているが、ロジック部１４を経由して高速デバイス１５に供給される際には、クロック発振器３４にて生成されるリファレンスクロックに同期させる必要がある。

このロジック部１４におけるクロックの乗せ換えは、図４を用いて説明したＦＰＧＡであるロジック部１４に予め備えられているデュアルポートＲＡＭ１４ａを用いることで実現することができる。

一方、モニタ機器側ブロック２００では、リファレンスクロックに同期して伝送されたビデオ信号を再びピクセルクロックに同期させることになる。このとき、モニタ機器側ブロック２００は、ピクセルクロックの情報を保持していないため、なんらかの手法によりソース機器側ブロック１００からピクセルクロックを取得する必要がある。

このピクセルクロックを伝送する手法は、ピクセルクロックを伝送する光クロック伝送チャンネルを別途設けるという手法と、このような光クロック伝送チャンネルを設けずに、下り方向で送信するフレームのヘッダ情報としてピクセルクロック情報を伝送するという手法とが考えられる。

（１）光クロック伝送チャンネルを設けピクセルクロックを伝送する手法
まず、ソース機器側ブロック１００から、モニタ機器側ブロック２００にピクセルクロックを伝達する手法として、図１に示した光伝送システムに、新たに下り方向の光伝送を担う光クロック伝送チャンネルを設け、この光クロック伝送チャンネルでピクセルクロックを伝送する手法について説明をする。

例えば、図１８に示すように、光クロック伝送チャンネルは、ソース機器側ブロック１００に備えられ、ロジック部１４と接続されたＥ／Ｏ変換部１８と、モニタ機器側ブロック２００に備えられ、ロジック部２３と接続されたＯ／Ｅ変換部２８とが光ファイバ３００ｃを介して接続されることで形成される。光クロック伝送チャンネルは、上り方向の制御信号専用チャンネルと同様に、高速デバイス１５、２２を経由することなく、ロジック部１４、ロジック部２３と接続されている。

このように光クロック伝送チャンネルを設けることで、ソース機器側ブロック１００のロジック部１４から、モニタ機器側ブロック２００のロジック部２３に対して伝送されるビデオ信号のピクセルクロックを伝送させることができる。

これに応じて、モニタ機器側ブロック２００のロジック部２３は、リファレンスクロックに同期して伝送されたビデオ信号をピクセルクロックに同期するように、クロックの乗せ換えを行う。クロックの乗せ換えは、ロジック部１４と同様に、ＦＰＧＡであるロジック部２３に予め備えられている図示しないデュアルポートＲＡＭを用いることで実現することができる。

この光クロック伝送チャンネルにて、ピクセルクロックをソース機器側ブロック１００からモニタ機器側ブロック２００へと光伝送する際、光伝送系のコストダウンを図るためにソース機器側ブロック１００のロジック部１４で、１／Ｍに分周するようにしてもよい。

例えば、図１９に示すように、ロジック部１４に設けられた１／Ｍ分周器４１で、ピクセルクロックを１／Ｍに分周して、Ｅ／Ｏ変換部１８、光ファイバ３００ｃを介して、モニタ機器側ブロック２００のＯ／Ｅ変換部２８に光伝送し、ＰＬＬ４２で、１／Ｍに分周されたピクセルクロックをＭ倍に逓倍して元に戻す。このとき、ＦＰＧＡであるロジック部２３内部に設けられているＰＬＬを用いれば、図１９に示すように別途ＰＬＬ４２を用意する必要がないため、よりコストダウンを図ることができる。

このように、ピクセルクロックを光伝送するための光クロック伝送チャンネルを設けることで、第２の実施の形態として示す光伝送システムは、図１８に示すように、ビデオ信号と、制御信号とを多重化して１本のストリームとして伝送する下り方向の高速チャンネル、モニタ機器からの制御信号を伝送する上り方向の制御信号専用チャンネル、というように３つの光伝送チャンネルを備えることになる。

ビデオ信号を伝送する下り方向の高速チャンネルは、数Ｇｂｐｓの非常に高速な信号であり、ＰＥＣＬやＣＭＬなどの電気インターフェースで、高速デバイス１５と、Ｅ／Ｏ変換部１６とが、また高速デバイス２２と、Ｏ／Ｅ変換部２１とが直接接続されている。

一方、制御信号専用チャンネルと、光クロック伝送チャンネルとは、数十ＭＨｚ〜百数十ＭＨｚの速度であり、ＳＥＲＤＥＳである高速デバイス１５、２２を経由することなく、ロジック部１４と、Ｏ／Ｅ変換部１７、Ｅ／Ｏ変換部１８とがそれぞれ接続され、ロジック部２３と、Ｅ／Ｏ変換部２７、Ｏ／Ｅ変換部２８とが接続されている。

上り方向の光伝送を担う制御信号専用チャンネルでは、ＤＶＩ規格に準拠している場合、ＤＤＣ（Display Data Channel）通信用の帯域として、１００ｋｂｐｓ程度が必要となり、制御信号インターフェース２６には、上述のモニタ機器を提供しているベンダ独自のリモコン信号や、ソフトウェアベースで動作する低速信号などが存在し、それらも数ｋｐｂｓ〜数十ｂｐｓ程度の以内の場合が多い。したがって、これらの複数の制御信号は、第１の実施の形態でも説明したように、時分割多重と、非同期動作可能なマンチェスタ符号伝送を用いることにより１本のストリームで伝送させることができる。

このように、低速の信号であれば、高速デバイス１５、２２のようにＳＥＲＤＥＳといった高速デバイスを使用することなく光伝送が可能である。そして、ビデオ信号を伝送していない場合に限り、下り方向の光クロック伝送チャンネルを使用して、時分割多重と、マンチェスタ符号伝送をすることで、上り方向の制御信号専用チャンネルと併せて、双方向の通信をすることができる。

例えば、光伝送システムの立ち上げ時のネゴシエーション、ビデオフォーマット変更時のネゴシエーション、光伝送システムの低消費電力モードというように、ビデオ信号の伝送が必要のない場合には、下り方向の光クロック伝送チャンネルと、上り方向の制御信号専用チャンネルとを用いた、高速デバイス１５、２２を使用しない低消費電力での双方向光伝送を実現することができる。

このように、あらゆるビデオフォーマットのビデオ信号を伝送するために、第２の実施の形態として示す光伝送システムでは、ソース機器側ブロック１００からモニタ機器側ブロック２００へのピクセルクロックの伝送を、光クロック伝送チャンネルを新たに設けることで実現している。そして、光クロック伝送チャンネルを設けたことにより、ピクセルクロック以外の制御信号の光伝送を低消費電力にて行うことができる。

しかしながら、図１８に示すように、光クロック伝送チャンネルを設けたことにより、光ファイバｃが増設されるため、例えば、伝送距離が長くなった場合など、製造コストが大幅に増加してしまうといった問題がある。

そこで、図２０に示すように、下り方向の高速チャンネルは、そのままにし、制御信号専用チャンネルと、光クロック伝送チャンネルとを１本の光ファイバ３００ｄにて形成する１芯双方向の構成とすることが考えられる。図２０に示すように、低速な信号を伝送する上り方向と、下り方向とを１芯双方向の構成とするにあたり、ソース機器側ブロック１００には、Ｏ／Ｅ変換部１７、Ｅ／Ｏ変換部１８に換えて、Ｏ／Ｅ・Ｅ／Ｏ変換部５１が備えられ、モニタ機器側ブロック２００には、Ｅ／Ｏ変換部２７、Ｏ／Ｅ変換部２８に換えて、Ｏ／Ｅ・Ｅ／Ｏ変換部６１が備えられ、それぞれファイバ結合ブロック５７、６７を介して光ファイバ３００ｄに接続されている。

Ｏ／Ｅ・Ｅ／Ｏ変換部５１は、ＬＤ５３を制御するＬＤＤ（Laser Diode Driver）５２と、ＬＤＤ５２の制御に応じてレーザ光を出射するＬＤ（Laser Diode）５３と、受光した光を光電変換するＰＤ（Photo Detector）５４と、ＰＤ５４で受光された光を電圧信号に変換するＴＩＡ（Trans Impedance Amplifier）５５と、電圧信号を波形成形するＬＩＡ（Limiting Amplifier）５６とを備えている。Ｏ／Ｅ・Ｅ／Ｏ変換部５１は、ＬＤＤ５２、ＬＤ５３でＥ／Ｏ変換を実行し、ＰＤ５４、ＴＩＡ５５、ＬＩＡ５６とでＯ／Ｅ変換を実行する。なお、Ｏ／Ｅ・Ｅ／Ｏ変換部６１は、Ｏ／Ｅ・Ｅ／Ｏ変換部５１と全く同じ構成であるため説明を省略する。

このような構成とすることで、モニタ機器側ブロック２００へのピクセルクロックの伝送を可能としつつ、光ファイバの本数を減少させることができ、製造コストを大幅に低減させることができる。

図２０に示したように、１芯双方向とするチャンネルを、制御信号専用チャンネルと、光クロック伝送チャンネルとで形成しているが、例えば、下り方向の伝送チャンネルとして高速デバイス１５、２２を経由した伝送を行う高速チャンネルを用いると、以下に示す理由で、好ましくない結果となる。

一般に、Ｏ／Ｅ変換部内の光受信デバイスとして用いられているフォトディテクタ（ＰＤ：Photo Detector）が、所望のＢＥＲ（Bit Error Rate）を得るのに必要な最小受信感度は、以下に示す（１）式のように現せる。

高速チャンネルのＯ／Ｅ変換部２１で用いられている高速フォトディテクタ２１ａは、高速化のためにＣＲ時定数の影響を極力抑える必要があるため受光面積が、低速フォトディテクタに較べて狭くなっている。したがって、高速フォトディテクタ２１ａで受光可能な光量は、低速フォトディテクタよりも少なくなりＳ／Ｎ比が低下する。

（１）式からも分かるように、Ｓ／Ｎ比の低下は、最小受光感度の低下を招く上、高速チャンネルでは、高帯域であることからＢが大きいため、所望のＢＥＲ（１０^−１２）を得るのに必要な受信光量がさらに大きくなってしまうことになる。したがって、高速フォトディテクタ２１ａでは、少しでも大きいＳ／Ｎ比を確保することが要求される。

高速チャンネルと、低速な、例えば制御信号専用チャンネルとで１芯双方向の構成とした場合、電気的クロストークや、光クロストークの影響が避けられず、光伝送システム全体の設計マージン（Ｓ／Ｎ）を低下させてしまうことになる。

したがって、上述したように高速フォトディテクタ２１ａで要求される高いＳ／Ｎ比の確保が困難になってしまう。

また、最小受信感度の良い高速フォトディテクタを使用することも考えられるが、このような高速フォトディテクタは、非常に高価であるため、コストの増加を招いてしまうといった、新たな問題が発生してしまうことになる。

以上の理由から、１芯双方向とする際に選択される２つのチャンネルは、低速の伝送を担う制御信号専用チャンネルと、光クロック伝送チャンネルとの組み合わせとなる。

（２）光クロック伝送チャンネルを設けずにピクセルクロック情報を伝送する手法
続いて、ソース機器側ブロック１００から、モニタ機器側ブロック２００にピクセルクロックを伝達する手法として、図１８に示したような光クロック伝送チャンネルを設けずに、下り方向で送信するフレームのヘッダ情報として、ピクセルクロック情報を伝送する手法について説明をする。

光クロック伝送チャンネルを設けない場合には、ソース機器側ブロック１００、モニタ機器側ブロック２００は、それぞれ図２１Ａ、図２１Ｂに示すような構成となる。

図２１Ａに示すように、ソース機器側ブロック１００のロジック部１４は、主にＲＧＢ信号、Ｖ／Ｈ同期信号、ＤＥ信号といった主要な信号の処理を担う映像信号処理系であるマルチプレクサ５１、ＦＩＦＯ５２と、ピクセルクロックに関する処理を担うクロック処理系であるディバイダ５３、クロックアナライザ５４と、それぞれの処理系の最終段において、出力された信号をマルチプレクスして、伝送フレームを形成するマルチプレクサ５５とを備えている。クロックアナライザ５４には、高速デバイス１５を動作させる固定レートのリファレンスクロックＣＬＫｒｅｆがクロック発振器３４から供給されている。

また、図２１Ｂに示すようにモニタ機器側ブロック２００のロジック部２３は、ソース機器側ブロック１００より伝送され、Ｏ／Ｅ変換部２１、高速デバイス２２を経由した伝送フレームをデマルチプレクスするデマルチプレクサ６１と、デマルチプレクスされたフレームからＲＧＢ信号、Ｖ／Ｈ同期信号、ＤＥ信号を取り出す映像信号処理系であるＦＩＦＯ６２、デマルチプレクサ６３と、同じくデマルチプレクスされたフレームからクロック情報を取り出すクロック処理系であるクロックジェネレータ６４、ＰＬＬ６５とを備えている。クロックジェネレータ６４は、高速デバイス２２を動作させる固定レートのリファレンスクロックＣＬＫｒｅｆにロックしたクロックデータリカバリーＣＬＫｃｄｒが供給されている。

なお、以下においては、一例として、高速デバイス１５、２２が、パラレルビット幅として１６ビットを有し、８Ｂ１０Ｂエンコード／デコード機能を持っているものとして説明をする。

続いて、図２２、図２３に示すタイミングチャートを用いて、ピクセルクロック情報をソース機器側ブロック１００からモニタ機器側ブロック２００に伝送する動作について説明をする。

図２２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ、ピクセルクロック、ピクセルクロックを１／ｍに分周した１／ｍピクセルクロック、１フレーム期間を指定するフレーム（Flame）クロック、クロック発振器３４で発振されるクロックリファレンスＣＬＫｒｅｆ、モニタ機器側ブロック２００に伝送する伝送フレームを示している。

図２３（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、ソース機器側ブロック１００から伝送された伝送フレーム、クロックデータリカバリーＣＬＫｃｄｒ、ピクセルクロック’が１／ｍで分周された１／ｍピクセルクロック’、１／ｍピクセルクロック’をｍ逓倍したピクセルクロック’を示している。

まず、図２１Ａに示したロジック部１４のディバイダ５３には、図２２（ａ）に示したピクセルクロックが供給され、このピクセルクロックを１／ｍに分周し、図２２（ｂ）に示すような１／ｍピクセルクロックを出力する。

１／ｍピクセルクロックは、クロックアナライザ５４に供給され、高速デバイス１５の動作クロックである図２２（ｄ）に示すクロックリファレンスＣＬＫｒｅｆで計数されて取り込まれる。クロックアナライザ５４で取り込まれた時点で、１／ｍピクセルクロックは、クロックリファレンスＣＬＫｒｅｆに同期した信号となる。

１／ｍピクセルクロックを、クロックリファレンスＣＬＫｒｅｆで計数した値を、計数値ｈ_ｉ（ｉは、自然数）として表すことにする。つまり図２２に示すように、１／ｍピクセルクロックは、クロックリファレンスＣＬＫｒｅｆと、計数値ｈとのかけ算で表すことができる。この計数値ｈ_ｉは、ピクセルクロック情報の一つとして図２２（ｅ）に示す伝送フレームのフレームヘッダｈｅｄに格納される。

クロックアナライザ５４は、取り込んだ１／ｍピクセルクロックを、図２２（ｃ）に示すフレームクロックにて、伝送フレーム単位で計数する。クロックアナライザ５４で計数された値は、サイクル数ｋとして、計数値ｈ_ｉと同様に、伝送フレームのフレームヘッダｈｅｄに、ピクセルクロック情報として格納される。

図２１Ａに示すマルチプレクサ５５は、ＦＩＦＯ５２から供給されるピクセルデータと、制御信号とを伝送フレームの本体部分にマルチプレクスし、クロックアナライザ５４から供給されるピクセルクロック情報である、計数値ｈ_ｉと、サイクル数ｋとを伝送フレームのフレームヘッダｈｅｄにマルチプレクスして伝送フレームを形成する。

形成された伝送フレームは、高速デバイス１５、Ｅ／Ｏ変換部１６、光ファイバ３００ａを介して、ソース機器側ブロック１００からモニタ機器側ブロック２００に伝送される。

モニタ機器側ブロック２００に伝送された伝送フレームは、図２１Ｂに示すＯ／Ｅ変換部２１、高速デバイス２２を介して、ロジック部２３に供給される。ロジック部２３のデマルチプレクサ６１は、供給された伝送フレームをデマルチプレクスし、フレームヘッダｈｅｄからピクセルクロック情報である計数ｈ_ｉと、サイクル数ｋとを取り出し、クロックジェネレータ６４に供給する。

クロックジェネレータ６４は、計数ｈ_ｉと、サイクル数ｋとを用いて、クロックデータリカバリーＣＬＫｄｅｒに同期した１／ｍピクセルクロック’を生成する。１／ｍピクセルクロック’をＰＬＬ６５でｍ逓倍することでピクセルクロック’が再生される。

上述したように、クロックデータリカバリーＣＬＫｃｄｒは、クロックリファレンスｒｅｆにロックさせているので、ＣＬＫｃｄｒ＝ＣＬＫｒｅｆがなりたつ。したがって、クロックデータリカバリーＣＬＫｃｄｒにて再生されたピクセルクロック’は、クロックリファレンスＣＬＫｒｅｆで再生されたことに同義となり、ピクセルクロック’と、ピクセルクロックとは、結果的に同じクロックであるといえる。

このようにして、伝送フレームのフレームヘッダｈｅｄに、ピクセルクロック情報として、１／ｍピクセルクロックをクロックリファレンスＣＬＫｒｅｆで計数した計数値ｈ_ｉ、１つの伝送フレーム内の１／ｍピクセルクロックを計数したサイクル数ｋを格納し、光信号として伝送することで、光クロック伝送チャンネルを設けなくても、モニタ機器側ブロック２００に対してピクセルクロック情報を伝送でき、モニタ機器ブロック２００では、伝送されたピクセルクロック情報からピクセルクロックを再生するこができる。

したがって、本発明の第２の実施の形態として示す光伝送システムは、光クロック伝送チャンネルを別途設けなくても、あらゆるビデオフォーマットのビデオ信号を伝送することができる。

なお、ロジック部２３内のＰＬＬ６５は、ロジック部２３をＦＰＧＡで形成した場合には、ＦＰＧＡ内部あらかじめ備えているＰＬＬを用いることができる。また、ＰＬＬ単体のデバイスを利用することも当然可能である。

続いて、このように光クロック伝送チャンネルを設けずに、ピクセルクロック情報を送信する手法について、さらに具体的に説明をする。

例えば、このような光伝送システムにおいて、画素フォーマットがＵＸＧＡ（Ultra extended Graphics Array：１６００×１２００画素）のモニタ機器に対応したピクセル周波数が１６２ＭＨｚのビデオ信号を、ソース機器側ブロック１００からモニタ機器側ブロック２００に光伝送する場合を考える。

光伝送システムとしては、図２１Ａ，図２１Ｂに示すような構成とし、ソース機器側ブロック１００、モニタ機器側ブロック２００のそれぞれの高速デバイス１５、２２を２．５Ｇｂｐｓの伝送帯域を有する２チャンネルとし、合計５Ｇｂｐｓの光伝送が可能なシステムとする。

ところで、コンピュータ用ディスプレイに関する標準化の策定などを行うＶＥＳＡ（Video Electronics Standards Association）規格においては、モニタ機器の受信性能として、ピクセル周波数±０．５％の偏差があっても受信できなければならないという規定がある。そこで、このＶＥＳＡ規格を満たすためには、ピクセルレート１６２ＭＨｚのビデオ信号では、１６２ＭＨｚ×１．００５＝１６２．８１ＭＨｚの帯域を確保する必要がある。

したがって、ピクセルレートが１６２ＭＨｚのビデオ信号を伝送するのに必要となる帯域は、１６２．８１ＭＨｚ×２４ビット×１０／８＝４．８９Ｇｂｐｓ程度となる。

なお、２４ビットとは、ＲＧＢ信号を、それぞれ各色信号毎に８ビットずつパラレルで供給されることに起因し、１０／８は、高速デバイス１５における８Ｂ１０Ｂ変換によって増加するビット分を考慮した値である。

高速デバイス１５の動作クロックとして使用する水晶発振器であるクロック発振部３４の偏差が±１００ｐｐｍであるとすると、ワーストケースを考えて、１２５ＭＨｚ−１００ｐｐｍ＝１２４．９８７５ＭＨｚとなる。したがって、光伝送システムで用意できる光伝送帯域は、ワーストケースで、１２４．９８７５ＭＨｚ×２０×２ｃｈ＝４．９９９５Ｇｂｐｓとなる。したがって、４．９９９５Ｇｂｐｓの光伝送帯域で、４．８９Ｇｂｐｓの画像信号を伝送しなければならないことになる。

図６を用いて説明したように、ビデオ信号、制御信号、アイドルパターンが多重化された伝送フレームは、複数のグループから構成されている。１伝送フレームにおけるグループの数を多くして伝送フレーム長を長くすると、フレームヘッダの挿入が抑制できるため伝送効率があがることになる。しかしながら、フレームヘッダの挿入が抑制され、伝送フレーム長が長くなると伝送路エラーにより、８Ｂ１０Ｂ同期が外れてしまった際の復旧に時間を要してしまうため、なるべく伝送フレーム長を短くしたいという要請もあり、互いにトレードオフの関係にある。

ここで、１伝送フレーム長に設けるグループ数の数と、伝送帯域との関係を図２４に示す。図２４に示すＯＨ率は、グループ数をＧとした場合に、ＯＨ率＝（８＋０．５Ｇ）／６５×Ｇとして定義され、１伝送フレームの全帯域に対するビデオ信号以外の信号の帯域が占める割合を示す。このＯＨ率は、グループ数の増加に応じて減少する値である。図２４に示すように、グループ数Ｇが８の時には、帯域不足となって伝送することができないが、グループ数Ｇを１２以上に増加させた場合に伝送可能帯域を確保することができる。ここでは、クロック情報を全く考慮していないため、グループ数Ｇが１２だと伝送帯域が足りなくなるおそれがあるため、マージンをとって、グループ数Ｇを１６とする。

また、リフレッシュレート６０ＨｚのＵＸＧＡフォーマットのビデオ信号を伝送する場合、水平解像度が、ブランキング期間を含めると１２５０であるため、水平走査周波数（Horizontal scan rate）は、６０Ｈｚ×１２５０＝７５ｋＨｚであり、その周期は、１３．３μｓ（１／７５ｋＨｚ）である。したがって、伝送フレーム長、つまり伝送フレーム周期を８．３２μｓとすると、本光伝送システムのビデオ信号伝送遅延を、１水平走査周期程度の低遅延に抑えることができる。

このようにグループ数Ｇを１６としたときの伝送フレームの様子を図２５に示す。図２５に示すように、グループ数Ｇを１６としたときの伝送フレームの１周期は、８．３２μｓとなる。

＜ピクセルクロック情報＞
このように伝送フレームの１周期を８．３２μｓと決め、ピクセルクロック情報を、伝送フレームのフレームヘッダに乗せて伝送する場合に、ピクセルクロック情報の乗せ方について、様々なピクセルクロックを例に用いて検証をする。

光伝送システムは、図２１Ａ、図２１Ｂに示すような、光クロック伝送チャンネルを設けずに、ピクセルクロック情報の伝送を可能なシステムとする。伝送するビデオ信号のピクセルクロック周波数範囲、光伝送ビットレート、光伝送システムを構成する高速デバイスの仕様、クロックリファレンスＣＬＫｒｅｆの周波数、伝送フレーム長を図２６にまとめて示す。

上述したように、ピクセルクロック情報は、伝送フレームのフレームヘッダに乗せられて伝送される。したがって、フレームヘッダに乗せる際のピクセルクロック情報の情報量は非常に重要となってくる。具体的には、フレームヘッダに乗せるピクセルクロック情報の情報量が減らせれば、伝送効率をあげることができる。

上述したように、ピクセルクロック情報として伝送する情報は、ピクセルクロックを分周値ｍで分周した１／ｍピクセルクロックを、クロックリファレンスＣＬＫｒｅｆで計数した計数値ｈと、１つの伝送フレーム時間での１／ｍピクセルクロックの数を計数したサイクル数ｋである。

ピクセルクロックとクロックリファレンスＣＬＫｒｅｆは完全に非同期であるため、最大、クロックリファレンスＣＬＫｒｅｆ、１クロック分の誤差を持つ。ただし、この誤差は累積されるものではないため、１／ｍピクセルクロックの累積時間と、クロックリファレンスＣＬＫｒｅｆで計数された累積時間との誤差も、クロックリファレンスＣＬＫｒｅｆ、１クロック以内に抑えられることになる。

また、モニタ機器側ブロック２００のＰＬＬ６５にてｍ逓倍することによりピクセルクロックが再生される。このとき、クロックリファレンスＣＬＫｒｅｆ、１クロック分の誤差は、ｍ個のピクセルクロックで分配されることになる。したがって、分周値ｍの値が大きいほど、再生されたピクセルクロックに分配される誤差も小さくなるため、ジッタ量を抑えることができる。

このように、分周値ｍの値は大きいほど、再生されるピクセルクロックに含まれる誤差成分を小さくできるため、再生されたピクセルクロックの精度を上げることができる。ピクセルクロックをモニタ機器側ブロック２００で再生するには、図２１Ｂに示したようにＰＬＬ６５が用いられ、１／ｍピクセルクロックを入力してｍ逓倍することでピクセルクロックを再生する。

ＰＬＬ６５は、入力周波数に下限値を有しており、この下限値を下回った場合には、ＰＬＬロックをかけることができなくなってしまう。したがって、ＰＬＬ６５に入力する１／ｍピクセルクロックの入力周波数が、下限値を下回らないように、分周値ｍを決定する必要がある。本実施例では、このＰＬＬ６５の入力周波数の下限値である下限周波数を２５０ｋＨｚとする。

図２６に示すように２５ＭＨｚ〜１６５ＭＨｚの周波数範囲のピクセルクロックにおいて、ＰＬＬ６５の下限周波数２５０ｋＨｚを満足するように分周値ｍを決めるには、例えば、図２７に示すように、ピクセルクロック周波数を所定の周波数範囲毎のグループに区切り、このグループ毎に分周値ｍを決める必要がある。

このように、分周値ｍを決めることで、１／ｍピクセルクロックの周波数が、ＰＬＬ６５の下限周波数を満たしつつ、ある範囲内、図２７に示す例では、２５０ｋＨｚ〜５００ｋＨｚという範囲内に納まり、ＰＬＬ６５の位相比較周期の範囲が広がりすぎることを回避することができる。

このように分周値ｍを最適化して決定することで、１クロックあたりの誤差を小さくすると共に、１つの伝送フレームに乗せる情報を削減することができるため、伝送効率を大幅に向上させることを可能とする。

このように、１／ｍピクセルクロックの周波数は、２５０ｋＨｚ〜５００ｋＨｚ、周期で表すと、２μｓ〜４μｓとなる。したがって、上述したように決めた、周期が８．３２μｓの伝送フレームでは、１つの伝送フレーム時間内に、１／ｍピクセルクロックの立ち上がりエッジが２〜５回検出されることになる。つまり、１つの伝送フレーム内には、１／ｍピクセルクロックの２〜５サイクル分の情報を載せる必要がある。これは、ピクセルクロック情報であるサイクル数ｋが、最大でｋ＝５となることを示している。

図２８に、２５ＭＨｚ〜１６５ＭＨｚの周波数範囲の代表的なピクセルクロック周波数毎に、図２７に示した分周値ｍと、１／ｍピクセルクロックの周期と、ピクセルクロック情報である計数値ｈとを示す。図２８に示すように、計数値ｈは、１０進数で２５０〜５００の値となっているため、１つの計数値ｈを表現するために９ビットの領域をフレームヘッダに確保する必要がある。

例えば、あるピクセルクロックを分周値ｍで分周した結果、１／ｍピクセルクロックの周波数が５００ｋＨｚとなり、１つの伝送フレーム（周期８．３２μｓ）の１／ｍピクセルクロックの計数であるサイクル数ｋがｋ＝５となった場合を考える。この伝送フレーム内の５つの１／ｍピクセルクロックを、クロックリファレンスＣＬＫｒｅｆでそれぞれ計数した結果、計数値ｈ_１〜ｈ_５は、それぞれ１０進数で、２５３、２５４、２５２、２５３、２５４になったとする。

この値を、このままフレームヘッダに乗せた場合、非常に情報量が多くなってしまうため、それぞれの計数値をオフセット情報と、差分情報という形に変換することで情報量の削減を図ることにする。

具体的には、計数値ｈ_１＝２５３を、オフセット情報として、そのまま伝送フレームのフレームヘッダに乗せる。ｈ_２〜ｈ_５は、オフセット情報としたｈ_１と差分がとられ、その差分値を差分情報として、伝送フレームのフレームヘッダに乗せる。

ところで、上述したが、ＶＥＳＡ規格や、８６１Ｂ規格においては、ピクセルクロック周波数の公称値に対して±０．５％の偏差があっても、モニタ機器側で受信できなければならないことになっている。そこで、ワーストケースを想定して、１／ｍピクセルクロックごとに±０．５％の変動があっても、差分情報を表現できるように、フレームヘッダに乗せる差分情報の情報量を決定する。

図２９に、図２８に示したピクセルクロック周波数と、計数値ｈとの対応関係を、±０．５％の偏差を考慮して改めて示す。このように±０．５％の偏差を考慮した場合、最悪の場合、１／ｍピクセルクロックは、１サイクル毎に＋０．５％、−０．５％、＋０．５％ ・ ・ ・の揺れ幅をもった周波数となってしまう。したがって、計数値ｈは、最大で＋５、−５、＋５、−５ ・ ・ ・と遷移することになる。そこで、差分情報は、少なくともこの±５を表現できるように、符号ビットを考慮して差分情報１つあたり４ビット分の領域をフレームヘッダに確保する。

差分情報は、例えば、図３０に示すように表現でき、最大で±７まで表現でき、差分情報“１０００”を終了フラグとする。この終了フラグについては、後で説明をする。

続いて、このような計数値ｈを乗せるフレームヘッダのデータ構造について説明する。上述したように、１つの伝送フレームのフレームヘッダには、最大で５サイクル分（サイクル数ｋ＝５）の計数値ｈを乗せることになる。本実施例として示す光伝送システムが備える高速デバイス１５の入力ビット幅は、１６ビットであるため、フレームヘッダの該当領域を１６ビット単位で表現すると図３１（ａ）に示すようなデータ構造となる。図３１（ｂ）は、各データ領域の説明である。

上述した、２５３、２５４、２５２、２５３、２５４となる計数値ｈ_１〜ｈ_５をフレームヘッダに載せる場合、伝送フレームのフレームヘッダの該当領域のデータ構造は、図３２に示すようになる。なお、図３２では、オフセット情報、差分情報ともに、全て２進数表記している。

このように、ピクセルクロック情報の計数値ｈをオフセット情報と、差分情報とで表現することで、フレームヘッダに乗せる情報量を圧縮できるため、伝送効率を向上させることができる。また、オフセット情報を毎フレーム伝送しているので、フレーム同期がはずれた場合のリカバリーも容易に実行することができる。

次に、１／ｍピクセルクロックのサイクル数がｋ＝３となる伝送フレームにおいて、３つの計数値ｈ_１〜ｈ_３が１０進数表記で５０１、５０２、５００である場合について考える。この場合も、上述した手法と同様にして図３３に示すように、計数値ｈ_１＝５０１をオフセット情報として、フレームヘッダのオフセット情報領域ＯＦにそのまま乗せ、計数値ｈ_２＝５０２、ｈ_３＝５００を差分情報、＋１、−１としてフレームヘッダの差分情報領域ＳＦ１、ＳＦ２に載せる。なお、図３３では、オフセット情報、差分情報ともに、全て２進数表記している。

図３３に示す、差分情報領域ＳＦ３、ＳＦ４には、上述した図３０で示した終了フラグ“１０００”が記述されている。このように、１つの伝送フレームに乗せる１／ｍピクセルクロックが４サイクル以下、つまり、つまりｋ≦４（ｋ＝１，２，３，４）のときは、必ず差分情報領域ＳＦに空き領域ができるため、これを終了フラグで埋めることにする。これにより、特に１／ｍピクセルクロックのサイクル数ｋを、ピクセルクロック情報として乗せなくても、モニタ機器側ブロック２００で終了フラグの数を確認すればサイクル数ｋを取得することができる。このようにして、ソース機器側ブロック１００は、計数値ｈ、サイクル数ｋを、伝送フレームのフレームヘッダに乗せて、モニタ機器側ブロック２００に伝送することができる。

＜エラー対策＞
一般に、伝送路においては、ランダムエラーが発生し、本光伝送システムにおいても例外なくランダムエラーが発生することになる。本発明の第２の実施の形態として示す光伝送システムにおいて、ピクセルクロック情報が伝送路エラーにより正しく伝送されない場合、ピクセルクロックを再生できず、画像データを正常に伝送できなくなってしまう。そこで、この伝送路エラーに対する対策を施し、以下に具体的に説明をする。

上述したように、ピクセルクロック情報を、伝送フレームのフレームヘッダに乗せて伝送する場合、フレームヘッダの該当領域のデータ構造は、図３４に示すようになり、フレームヘッダの３２ビット（１６ビット×２）の領域を要することになる。

上述したように、高速デバイス１５、高速デバイス２２は、８Ｂ１０Ｂエンコード／デコード機能を有しており、この変換方式よって、パラレルデータからシリアルデータへ、シリアルデータからパラレルデータへのパラレル−シリアル変換を実行する。したがって、３２ビットのピクセルクロック情報は、１０Ｂ ４ワード分（１０ビット×４）で伝送されることになる。つまり、１伝送フレームのピクセルクロック情報（１つのピクセルクロック情報）が、ソース機器側ブロック１００からモニタ機器側ブロック２００に正常に伝送するためには、１０Ｂで４０ビット分の情報を全て確実に伝送する必要がある。

以下に、伝送路エラーレートと、ピクセルクロック情報伝送の正常性について説明をする。光伝送路のエラーレートをＰｅとすると、１つのピクセルクロック情報が正常にモニタ機器側ブロック２００に伝送される確率Ｐａは、以下に示す（２）式のようになる。

Ｐａ＝（１−Ｐｅ）^４０ ・ ・ ・ （２）
したがって、１つのピクセルクロック情報が正常にモニタ機器側ブロック２００に伝送されない確率Ｐｂは、以下に示す（３）式のようになる。

Ｐｂ＝１−Ｐａ＝１−（１−Ｐｅ）^４０ ・ ・ ・ （３）
例えば、光伝送路のエラーレートがＰｅ＝１０^−１２であるとすると、（３）式より、Ｐｂ＝１−（１−１０^−１２）^４０≒４×１０^−１１となる。

これは、１／Ｐｂ＝１／（４×１０^−１１）＝２．５×１０^１０回に一回、正常な伝送ができない、つまりエラーが生ずるということを示している。ピクセルクロック情報は、伝送フレーム毎に１つずつ乗せられている。つまり１／Ｐｂ×８．３２μｓ＝５７．８時間に１回、ピクセルクロック情報が正常に伝送されないことになる。ピクセルクロック情報が正常に伝送されない場合の動作は全く予想することができず、正常に伝送されない確率は、できるだけ低くすることが望まれる。

そこで、同一伝送フレーム内に、ピクセルクロック情報を複数回載せ、この伝送フレームを受信したモニタ機器側ブロック２００にて、多数決判定させることで、上述したようなピクセルクロック情報の伝送エラーが生ずる確率を低下させる。

本実施例では、同一伝送フレーム内に同一内容のピクセルクロック情報を３回載せることにする。このとき、モニタ機器側ブロック２００は、ピクセルクロック情報として受信した３つのデータのうち、２つ以上同一であるデータをピクセルクロック情報として選択、つまり、最も多いデータをピクセルクロック情報とする多数決判定をする。これにより、正常に伝送される確率を上げることができる。

図３５に、同一伝送フレーム内で乗せる３つのピクセルクロック情報を、それぞれＡ、Ｂ、Ｃとしたときの、起こりうる結果（○印、×印で示す。）とその確率、及び多数決判定結果を示す。図３５に示す○印は、正しく受信されたピクセルクロック情報であることを示し、×印は、正しく受信されなかったピクセルクロック情報であることを示す。

図３５に示すように、ピクセルクロック情報として受信された３つのデータのうち、少なくとも互いに一致するデータがあった場合、そのデータをピクセルクロック情報として選択するという受信動作をした際に、一致したデータが正常に受信できているパターンは、パターン１、２、３、５の４パターンである。このパターン１、２、３、５となる確率Ｐｇは、Ｐｇ＝Ｐａ^３＋３×（Ｐａ^２×Ｐｂ）であり、（２）式、（３）式を代入し、エラーレートＰｅとしてＰｅ＝１０^−１２を用いると、Ｐｇ≒１−１０^−２０となる。

また、図３５に示すように、ピクセルクロック情報として受信された３つのデータのうち、少なくとも互いに一致するデータがあった場合、そのデータをピクセルクロック情報として選択するという受信動作をした際に、一致したデータが正常に受信できていないパターンは、パターン４、６、７、８の４パターンである。このパターン４、６、７、８となる確率Ｐｎｇは、Ｐｎｇ＝３×Ｐａ×Ｐｂ^２＋Ｐｂ^３であり、（２）式、（３）式を代入し、エラーレートＰｅとしてＰｅ＝１０^−１２を用いると、Ｐｎｇ≒１０^−２０となる。

Ｐｎｇ＝１０^−２０であることから、モニタ機器側ブロック２００における受信動作として、ピクセルクロック情報として受信された３つのデータのうち、少なくとも互いに一致するデータがあった場合、そのデータをピクセルクロック情報として選択するようにした場合、１０^２０フレームに１回、正常にピクセルクロック情報を受信できず、１０^２０×８．３２［μｓ］＝８．３２×１０^１４［ｓ］＝９．６×１０^９［日］に１回、正常に受信できないという確率になる。

したがって、１伝送フレーム中にピクセルクロック情報を１つしか乗せない場合には、５７．８時間に１回、つまり、３日に１回は伝送エラーが生じてしまうが、１伝送フレーム中にピクセルクロック情報としてデータを３つ乗せ、受信側では、２つ以上のデータが一致した場合に、これをピクセルクロック情報とする多数決判決を実行することで、９．６×１０^９［日］に１回しか伝送エラーを生じないように、エラー伝送が生ずる確率を大幅に低下させることができる。

上述したピクセルクロック情報は、フレームヘッダに限らず、伝送フレーム内の後半部分に乗せてもよく、また４ワード×３回の情報を１ワードずつ散りばめて伝送フレーム内に乗せてもよい。

なお、図１、図１８、図２０、図２１Ａ、図２１Ｂに示す光伝送システムは、例えば、ソース機器側ブロック１００、モニタ機器側ブロック２００を、それぞれコネクタ端子部とし、光ケーブル３００で接続された光伝送ケーブルなどに適用される。

また、ソース機器側ブロック１００のＲＧＢインターフェース１１、制御信号インターフェース１２、ＲＧＢインターフェースブロック１３、ロジック部１４、高速デバイス１５をソース機器に搭載させ、モニタ機器側ブロック２００の高速デバイス２２、ロジック部２３、ＲＧＢインターフェースデバイス２４、ＲＧＢインターフェース２５、制御信号インターフェース２６をモニタ機器に搭載させるようにしてもよい。

このとき、図１の場合、光伝送ケーブルは、Ｅ／Ｏ変換部１６、Ｏ／Ｅ変換部１７を一方のコネクタ端子部とし、Ｏ／Ｅ変換部２１、Ｅ／Ｏ変換部２７を他方のコネクタ端子部とし、光ケーブル３００ａ、３００ｂで接続されたケーブルとなる。

図１８の場合、光伝送ケーブルは、Ｅ／Ｏ変換部１６、Ｏ／Ｅ変換部１７、Ｅ／Ｏ変換部１８を一方のコネクタ端子部とし、Ｏ／Ｅ変換部２１、Ｅ／Ｏ変換部２７、Ｏ／Ｅ変換部２８を他方のコネクタ端子部とし、光ケーブル３００ａ、３００ｂ、３００ｃで接続されたケーブルとなる。

図２０の場合、光伝送ケーブルは、Ｅ／Ｏ変換部１６、Ｏ／Ｅ・Ｅ／Ｏ変換部５１、ファイバ結合ブロック５７を一方のコネクタ端子部とし、Ｏ／Ｅ変換部２１、Ｏ／Ｅ・Ｅ／Ｏ変換部６１、ファイバ結合ブロック６７を他方のコネクタ端子部とし、光ケーブル３００ａ、３００ｄで接続されたケーブルとなる。

図２１Ａ、図２１Ｂの場合、光伝送ケーブルは、Ｅ／Ｏ変換部１６を一方のコネクタ端子部とし、Ｏ／Ｅ変換部２１を他方のコネクタ端子部とし、光ケーブル３００ａで接続されたケーブルとなる。

なお、説明のため、本発明の第１の実施の形態として示す光伝送システムと、第２の実施の形態として示す光伝送システムとは、それぞれ独立に記載しているが、本発明はこれに限定されるものではなく、それぞれが有する各機能、各構成を互いに組み合わせて、或いは独立に用いることができる。

本発明の第１の実施の形態として示す光伝送システムの構成について説明するための図である。 高速デバイスの動作クロックについて説明するための図である。 下り方向の伝送方法について説明する際に用いるソース機器側ブロックの構成を示した図である。 ソース機器側ブロックが備えるロジック部が実行する速度変換について説明するための図である。 ピクセルクロックと各ＲＧＢ信号とを示した図である。 光伝送システムにおいて伝送される伝送フレームのフレームフォーマットを示した図である。 伝送フレームに多重化された制御信号の様子を示した図である。 モニタ機器側ブロックからの制御信号について説明するために用いる当該光伝送システムの一適用例を示す図である。 マンチェスタ符号について説明するための図である。 （ａ）は、上り方向の伝送方法について説明するために用いる光伝送システムの構成であり（ｂ）は、ロジック部の構成を拡大して示した図である。 制御信号のサンプリングについて説明するための図である。 上り方向に制御信号を伝送する手法について説明するために用いる、モニタ機器側ブロックのロジック部内の構成を示した図である。 受信したマンチェスタ符号のデコード処理について説明するために用いる図である。 上り方向に制御信号を伝送する手法について説明するために用いる、ソース機器側ブロックのロジック部内の構成を示した図である。 ピクセルクロックをソース機器側ブロックのロジック部に常に供給できる構成を示した図である。 あらゆるビデオフォーマットのビデオ信号を伝送する光伝送システムについて説明するための図である。 あらゆるビデオフォーマットのビデオ信号を伝送するために高速デバイスを固定レートのリファレンスクロックで動作させることについて説明するための図である。 ピクセルクロックを伝送するために光伝送システムに光クロック伝送チャンネルを設けた構成について説明するための図である。 光クロック伝送チャンネルで伝送するピクセルクロックを１／ｍ倍に分周して伝送する構成について説明するための図である。 光クロック伝送チャンネルと、制御信号専用チャンネルとを１芯双方向の伝送チャンネルとした場合の光伝送システムの構成について説明するための図である。 ピクセルクロック情報を伝送フレームのフレームヘッダとして伝送する場合の光伝送システムの、ソース機器側ブロックの構成について説明するための図である。 ピクセルクロック情報を伝送フレームのフレームヘッダとして伝送する場合の光伝送システムの、モニタ機器側ブロックの構成について説明するための図である。 ピクセルクロック情報を伝送する際にソース機器側ブロックで処理する各信号について説明するためのタイミングチャートである。 ピクセルクロック情報を伝送する際にモニタ機器側ブロックで処理する各信号について説明するためのタイミングチャートである。 伝送フレームを構成するグループの数と、伝送可能帯域との関係を示した図である。 伝送フレームの最適なグループ数と、そのときの周期について説明するための図である。 様々なピクセルクロック周波数のビデオ信号に応じて、最適な分周値ｍを決定する際の、光伝送システムの各種条件を示した図である。 ピクセルクロック周波数の所定の周波数範囲毎に決めた最適な分周値ｍを示した図である。 代表的なピクセルクロック周波数対する分周値ｍと、分周された１／ｍピクセルクロックの計数値ｈとを示した図である。 図２８に示すピクセルクロック周波数に対して、ＶＥＳＡ（Video Electronics Standards Association）規格における偏差を考慮した計数値ｈを示した図である。 オフセット情報に対する差分値と、差分値を２進数表記した差分情報との関係を示した図である。 （ａ）オフセット情報と、差分情報とを乗せる伝送フレームのフレームヘッダのデータ構造について示した図であり、（ｂ）は、各データについて説明するための図である。 具体的なオフセット情報と、差分情報とをフレームヘッダに乗せた様子について説明するための図である。 サイクル数情報として、差分情報領域に乗せる終了フラグについて説明するための図である。 エラー対策について説明するにあたり、ピクセルクロック情報を載せるフレームヘッダのデータ構造について改めて示した図である。 １つの伝送フレームに乗せたピクセルクロック情報を３つ乗せた場合に想定される受信状況のパターンと、起こりうる確率を示した図である。

符号の説明

１３ ＲＧＢ インターフェース（Ｉ／Ｆ）デバイス、１４ ロジック部、１５ 高速デバイス、１６ Ｅ／Ｏ変換部、１７ Ｏ／Ｅ変換部、２１ Ｏ／Ｅ変換部、２２ 高速デバイス、２３ ロジック部、２４ ＲＧＢ インターフェース（Ｉ／Ｆ）デバイス、２７ Ｅ／Ｏ変換部、１００ ソース機器側ブロック、２００ モニタ機器側ブロック、３００，３００ａ，３００ｂ 光ファイバ

Claims (8)

1. 電気信号を光信号に変換して、ソース機器側ブロックとモニタ機器側ブロックとの間で光伝送する光伝送システムにおいて、
   上記ソース機器側ブロックより供給されるデジタルビデオ信号と、複数のソース機器側制御信号と、上記デジタルビデオ信号のピクセルクロックから取り出したピクセルクロック情報とを含む電気信号を、１本のストリームに多重化する多重化手段と、
   上記多重化手段によって多重化された上記ストリームを、パラレル信号から高速伝送レートのシリアル信号に変換する、所定の周波数のリファレンスクロックで動作するパラレル／シリアル信号変換手段と、
   上記パラレル／シリアル変換手段によって変換された高速伝送レートのシリアル信号を、電気信号から光信号に変換する電気／光信号変換手段と、
   上記光信号を上記モニタ機器側ブロックに光伝送する光伝送手段と、
   上記光伝送手段によって光伝送された上記光信号を、上記高速伝送レートのシリアル信号である電気信号に変換する光／電気信号変換手段と、
   上記光／電気信号変換手段によって変換された、上記高速伝送レートのシリアル信号を、上記パラレル信号に変換する、上記所定の周波数のリファレンスクロックで動作するシリアル／パラレル信号変換手段と、
   上記シリアル／パラレル信号変換手段によって変換された上記パラレル信号である、上記多重化されたストリームを分離して、上記デジタルビデオ信号と、上記複数のソース機器側制御信号と、上記ピクセルクロック情報とを取り出す分離手段とを備えること
   を特徴とする光伝送システム。
2. 上記多重化手段は、上記ピクセルクロックを分周値ｍで分周し、１／ｍピクセルクロックを生成する１／ｍ分周手段と、
   上記１／ｍピクセルクロックを１周期毎に上記所定の周波数のリファレンスクロックで計数した計数値と、上記シリアル信号の最小伝送単位である１伝送フレーム内の上記１／ｍピクセルクロックの数を計数したサイクル数とを上記ピクセルクロック情報として抽出するピクセルクロック情報抽出手段と、
   抽出された上記ピクセルクロック情報である上記計数値と、上記サイクル数とを、上記伝送フレーム毎に、当該伝送フレームに乗せるマルチプレクサとを有し、
   上記分離手段は、上記伝送フレームから、上記ピクセルクロック情報である上記計数値と、上記サイクル数とを取り出すデマルチプレクサと、
   上記計数値と、上記サイクル数とを用いて、上記１／ｍピクセルクロックを生成するクロックジェネレータと、
   生成された１／ｍピクセルクロックをｍ倍で逓倍するＰＬＬ（Phase Locked Loop）とを有すること
   を特徴とする請求項１記載の光伝送システム。
3. 上記分離手段が備える上記ＰＬＬへ入力する上記１／ｍピクセルクロックの周波数が、当該ＰＬＬの入力下限周波数を下回らず、且つ、上記入力下限周波数から所定の周波数範囲となるように、上記分周値ｍを、上記ピクセルクロックの所定の周波数範囲毎に決定すること
   を特徴とする請求項２記載の光伝送システム。
4. 上記ピクセルクロック情報のサイクル数が２以上である場合、上記ピクセルクロック情報の計数値を１つだけオフセット情報とし、それ以外の計数値を上記オフセット情報とした計数値の差分値である差分情報として、上記伝送フレームに乗せること
   を特徴とする請求項２記載の光伝送システム。
5. 上記ピクセルクロック情報の上記サイクル数は、上記伝送フレーム内において、上記計数値を乗せるべく予め確保されたデータ領域に、乗せるべき上記計数値が存在しない場合に記述される終了フラグの数で示されること
   を特徴とする請求項２記載の光伝送システム。
6. 上記差分情報を記述する伝送フレームのデータ領域は、ＶＥＳＡ（Video Electronics Standards Association）規格で規定されたピクセルクロック周波数の±０．５％の偏差を考慮した容量だけ確保されていること
   を特徴とする請求項２記載の光伝送システム
7. １つの伝送フレームに記述する上記ピクセルクロック情報を複数個とし、
   上記モニタ機器側ブロックにおいて、互いに一致する数が最も多くなるピクセルクロック情報を、正常なピクセルクロック情報として採用するよう多数決判定すること
   を特徴とする請求項１記載の光伝送システム。
8. 上記伝送フレームの伝送フレーム周期を、伝送すべきビデオフォーマットの水平走査周波数（Horizontal scan rate）の逆数である水平走査周期以下にすること
   を特徴とする請求項１記載の光伝送システム。
   

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