JP2006190341A - アドレス変換バッファの電力制御方法及びその装置 - Google Patents
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Abstract
【解決手段】論理アドレスから物理アドレスの変換を行う複数のエントリと、前記エントリの置き換えを行うエントリ置き換え機構を有する中央処理装置のアドレス変換バッファの電力制御装置において、
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリを選択する基準となる情報と、前記各情報の重み付け情報とに基づいて判断される判断基準に従ってエントリの選択を行うエントリ選択部502と、
前記選択されたエントリの電力を制御する電力制御部503とを有するアドレス変換バッファの電力制御装置である。
【選択図】図5
Description
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリを選択する基準となる情報と、前記各情報の重み付け情報とに基づいて判断される判断基準に従ってエントリの選択を行うエントリ選択ステップと、
前記選択されたエントリの電力を制御する電力制御ステップとを有するアドレス変換バッファの電力制御方法を提供する。
リプレースエントリ選択情報生成回路502は、リプレース候補として選択された第2候補から第n候補までの順位を出力するが、この情報に対して、実際にどの範囲まで電力制御を行うかを、電力制御設定回路503により決定する。
(1)選択条件を採用するか又は、しないか、又は、
(2)選択条件を採用する場合には、どの程度の重み付けを行うか、
を制御するために、使用する。
(条件1)PTE に保持される優先度レベル情報及び、
(条件2)アクセスインターバル情報、
の2つが入力されている場合、どちらの条件を優先するかを重み付けで決めておく。
302 TLB機能部
303、501 TLB
304 リプレース用エントリ選択回路
401、601 バリッドビット部
402、602 CAM部
403、603 RAM部
404、604 リプレース用情報格納部
502 リプレース用エントリ選択情報生成回路
503 電力制御範囲設定回路
801 メモリ
802 電力制御回路
803 1ビットのセル
901 電力制御優先度設定回路
902 電力切断制御回路
Claims (10)
- 論理アドレスから物理アドレスの変換を行う複数のエントリと、前記エントリの置き換えを行うエントリ置き換え機構を有する中央処理装置のアドレス変換バッファの電力制御方法において、
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリを選択する基準となる情報と、前記各情報の重み付け情報とに基づいて判断される判断基準に従ってエントリの選択を行うエントリ選択ステップと、
前記選択されたエントリの電力を制御する電力制御ステップとを有することを特徴とするアドレス変換バッファの電力制御方法。 - 前記エントリ選択ステップは、前記エントリを選択する判断基準となる情報と前記各情報の重み付け情報とに加えて、さらに、前記エントリを選択する判断基準となる情報を、エントリを選択する判断基準として使用するかどうかを判断する選択非選択情報に基づいて判断される判断基準に従ってエントリの選択を行うことを特徴とする請求項1記載のアドレス変換バッファの電力制御方法。
- 論理アドレスから物理アドレスの変換を行う複数のエントリと、前記エントリの置き換えを行うエントリ置き換え機構を有する中央処理装置のアドレス変換バッファの電力制御方法において、
任意のエントリに対する電力を遮断しないための情報を入力する入力ステップと、
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリ置き換え機構の出力に基づいて、予め定められた第一の判断基準に従ってエントリの選択を行うエントリ選択ステップと、
前記エントリに対する電力を遮断しないための情報に基づき、前記選択されたエントリの電力の供給を継続する電力制御ステップとを有することを特徴とするアドレス変換バッファの電力制御方法。 - 前記エントリに対する電力を遮断しないための情報は、前記中央処理装置が使用しているメモリページのサイズ情報であることを特徴とする請求項3記載のアドレス変換バッファの電力制御方法。
- 前記エントリに対する電力を遮断しないための情報は、前記中央処理装置に入力される外部信号に基づくことを特徴とする請求項3記載のアドレス変換バッファの電力制御方法。
- 論理アドレスから物理アドレスの変換を行う複数のエントリと、前記エントリの置き換えを行うエントリ置き換え機構を有する中央処理装置のアドレス変換バッファの電力制御装置において、
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリを選択する基準となる情報と、前記各情報の重み付け情報とに基づいて判断される判断基準に従ってエントリの選択を行うエントリ選択部と、
前記選択されたエントリの電力を制御する電力制御部とを有することを特徴とするアドレス変換バッファの電力制御装置。 - 前記エントリ選択部は、前記エントリを選択する判断基準となる情報と前記各情報の重み付け情報とに加えて、さらに、前記エントリを選択する判断基準となる情報を、エントリを選択する判断基準として使用するかどうかを判断する選択非選択情報に基づいて判断される判断基準に従ってエントリの選択を行うことを特徴とする請求項6記載のアドレス変換バッファの電力制御装置。
- 論理アドレスから物理アドレスの変換を行う複数のエントリと、前記エントリの置き換えを行うエントリ置き換え機構を有する中央処理装置のアドレス変換バッファの電力制御装置において、
任意のエントリに対する電力を遮断しないための情報を入力する入力部と、
前記アドレス変換バッファの有する前記複数のエントリの中から、前記エントリ置き換え機構の出力に基づいて、予め定められた第一の判断基準に従ってエントリの選択を行うエントリ選択部と、
前記エントリに対する電力を遮断しないための情報に基づき、前記選択されたエントリの電力の供給を継続する電力制御部とを有することを特徴とするアドレス変換バッファの電力制御装置。 - 前記エントリに対する電力を遮断しないための情報は、前記中央処理装置が使用しているメモリページのサイズ情報であることを特徴とする請求項8記載のアドレス変換バッファの電力制御装置。
- 前記エントリに対する電力を遮断しないための情報は、前記中央処理装置に入力される外部信号に基づくことを特徴とする請求項8記載のアドレス変換バッファの電力制御装置。
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JP5226010B2 (ja) * | 2007-12-10 | 2013-07-03 | パナソニック株式会社 | 共有キャッシュ制御装置、共有キャッシュ制御方法及び集積回路 |
JP2013250963A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
JP2014006894A (ja) * | 2012-06-01 | 2014-01-16 | Semiconductor Energy Lab Co Ltd | 中央処理装置および中央処理装置の駆動方法 |
JP2017194947A (ja) * | 2016-04-18 | 2017-10-26 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | キャッシュメモリの利用トレンドに基づく複数セットグループ内のウェイごとの動的パワー供給 |
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