JP2006186164A - Semiconductor memory device and manufacturing method thereof - Google Patents

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Masatoshi Tagaki
昌利 田垣
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Abstract

<P>PROBLEM TO BE SOLVED: To realize erasing operation in an FAMOS without increasing the number of steps. <P>SOLUTION: A p-type impurity diffused layer 5c which is arranged away from p-type impurity diffused layers 5a and 5b with an element isolation insulating film 2 in between is formed in an n-type semiconductor substrate 1, so that a PN joint diode is formed between the p-type impurity diffused layer 5c and the n-type semiconductor substrate 1. A floating gate 4 and the p-type impurity diffused layer 5c are electrically connected with each other via a wiring layer 7, and the n-type semiconductor substrate 1 is set at a negative potential, and then carriers accumulating in the floating gate 4 are drawn out to the side of the n-type semiconductor substrate 1 through the impurity diffused layer 5c, thus realizing erasing operation in the FAMOS. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体記憶装置および半導体記憶装置の製造方法に関し、特に、消去可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）に適用して好適なものである。   The present invention relates to a semiconductor memory device and a method for manufacturing the semiconductor memory device, and is particularly suitable for application to an erasable FAMOS (floating gate avalanche injection MOS device).

従来の半導体記憶装置では、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳと呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。   Some conventional semiconductor memory devices are called FAMOS, which can realize a nonvolatile memory element by providing only one MIS transistor having a floating gate structure. In this FAMOS, writing is performed by injecting hot electrons generated when an avalanche breakdown occurs in a PN junction formed between an N-type semiconductor substrate and a P-type drain layer into a floating gate. Further, in this FAMOS, reading can be performed by utilizing the fluctuation of the threshold voltage when electrons are injected into the floating gate.

また、例えば、特許文献１には、ＦＡＭＯＳにおける消去動作を可能とするために、フローティングゲート上に酸化シリコン膜を介してＰＮ＋ダイオードを形成し、このＰＮ＋ダイオードのアバランシェ降伏を利用することで、フローティングゲートに蓄積されているキャリアを電気的に消去する方法が開示されている。
特開昭５２−１０４０７８号公報 Further, for example, in Patent Document 1, in order to enable an erase operation in FAMOS, a PN + diode is formed on a floating gate through a silicon oxide film, and avalanche breakdown of the PN + diode is used. A method of electrically erasing carriers stored in a floating gate is disclosed.
JP-A-52-104078

しかしながら、従来のＦＡＭＯＳでは、フローティングゲートに一旦電子が注入されると、その電子をフローティングゲートから引き抜くことは困難であるため、ＦＡＭＯＳに書き込まれた情報の消去ができず、一回分の書き込みに限られるという問題があった。
また、特許文献１に開示された方法では、ＦＡＭＯＳにおける消去動作を実現するには、フローティングゲート上に酸化シリコン膜を介してＰＮ＋ダイオードを形成する必要があり、工程増を招くという問題があった。 However, in the conventional FAMOS, once electrons are injected into the floating gate, it is difficult to extract the electrons from the floating gate. Therefore, the information written in the FAMOS cannot be erased, and the writing is limited to one time. There was a problem of being.
Further, in the method disclosed in Patent Document 1, in order to realize an erase operation in FAMOS, it is necessary to form a PN + diode on the floating gate via a silicon oxide film, which causes an increase in the number of processes. It was.

そこで、本発明の目的は、工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現することが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor memory device and a method for manufacturing the semiconductor memory device capable of realizing erasure in FAMOS without increasing the number of processes.

上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートを挟み込むように前記半導体基板に形成されたソース／ドレイン層と、前記半導体基板に形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする。   In order to solve the above-described problem, according to a semiconductor memory device of one embodiment of the present invention, a floating gate formed on a semiconductor substrate with a gate insulating film interposed therebetween, and the semiconductor substrate sandwiching the floating gate And a source / drain layer formed on the semiconductor substrate and a diode formed on the semiconductor substrate and electrically connected to the floating gate.

これにより、フローティングゲートに電気的に接続されたダイオードを追加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置によれば、前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。 Thus, by adding a diode electrically connected to the floating gate, carriers accumulated in the floating gate can be erased, and an electrically erasable nonvolatile semiconductor memory element can be formed with a simple configuration. Can be realized.
In addition, according to the semiconductor memory device of one embodiment of the present invention, the carriers accumulated in the floating gate are erased by pulling out the carriers accumulated in the floating gate to the semiconductor substrate side through the diode. It is characterized by that.

これにより、半導体基板の電位を制御することで、フローティングゲートに電気的に接続されたダイオードをオンすることが可能となり、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
また、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成されたウェルと、前記ウェル上にゲート絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲートを挟み込むように前記ウェルに形成されたソース／ドレイン層と、前記ウェルに形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする。 Thus, by controlling the potential of the semiconductor substrate, the diode electrically connected to the floating gate can be turned on, and carriers accumulated in the floating gate can be efficiently erased.
According to the semiconductor memory device of one embodiment of the present invention, the well formed on the semiconductor substrate, the floating gate formed on the well through the gate insulating film, and the floating gate are sandwiched A source / drain layer formed in the well, and a diode formed in the well and electrically connected to the floating gate.

これにより、フローティングゲートに電気的に接続されたダイオードを追加することで、フローティングゲートに蓄積されたキャリアを各素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置によれば、前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。 Thus, by adding a diode electrically connected to the floating gate, carriers accumulated in the floating gate can be erased for each element, and an electrically erasable nonvolatile semiconductor memory element can be obtained. This can be realized with a simple configuration.
Further, according to the semiconductor memory device of one aspect of the present invention, the carriers accumulated in the floating gate are erased by pulling out the carriers accumulated in the floating gate to the well side through the diode. It is characterized by.

これにより、ウェルの電位を制御することで、フローティングゲートに電気的に接続されたダイオードをオンすることが可能となり、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記半導体基板に選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記半導体基板に形成する工程と、前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする。 Thus, by controlling the potential of the well, the diode electrically connected to the floating gate can be turned on, and carriers accumulated in the floating gate can be efficiently erased.
According to the method for manufacturing a semiconductor memory device of one embodiment of the present invention, a step of forming a floating gate over a semiconductor substrate through a gate insulating film, and ion implantation is selectively performed on the semiconductor substrate. Forming a source / drain layer disposed so as to sandwich the floating gate and a diode disposed apart from the source / drain layer on the semiconductor substrate, and electrically connecting the floating gate and the diode Forming a wiring layer to be connected.

これにより、ソース／ドレイン層を形成するための工程内においてダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板にウェルを形成する工程と、前記ウェル上にゲート絶縁膜を介してフローティングゲートを形成する工程と、前記ウェルに選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記ウェルに形成する工程と、前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする。 Thereby, a diode can be formed in the process for forming the source / drain layer. Therefore, carriers stored in the floating gate can be erased without increasing the number of processes, and a nonvolatile semiconductor memory element that can be electrically written and erased can be realized with a simple configuration.
In addition, according to the method for manufacturing a semiconductor memory device of one embodiment of the present invention, a step of forming a well in a semiconductor substrate, a step of forming a floating gate over the well via a gate insulating film, Forming a source / drain layer disposed so as to sandwich the floating gate and a diode spaced apart from the source / drain layer in the well by selectively performing ion implantation; and the floating gate And a step of forming a wiring layer for electrically connecting the diode and the diode.

これにより、ソース／ドレイン層を形成するための工程内においてダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲートに蓄積されたキャリアを素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。   Thereby, the diode can be formed in the process for forming the source / drain layer. Therefore, carriers stored in the floating gate can be erased for each element without increasing the number of processes, and an electrically writable / erasable nonvolatile semiconductor memory element can be realized with a simple configuration. it can.

以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示す断面図である。
図１において、Ｎ型半導体基板１には素子分離絶縁膜２が形成されている。なお、Ｎ型半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、素子分離絶縁膜２で素子分離されたＮ型半導体基板１上には、ゲート絶縁膜３を介してフローティングゲート４が形成されている。なお、ゲート絶縁膜３としては、シリコン酸化膜を用いることができ、フローティングゲート４としては、多結晶シリコンを用いることができる。 A semiconductor memory device and a manufacturing method thereof according to embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor memory device according to the first embodiment of the present invention.
In FIG. 1, an element isolation insulating film 2 is formed on an N-type semiconductor substrate 1. For example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe can be used as the material of the N-type semiconductor substrate 1. A floating gate 4 is formed on the N-type semiconductor substrate 1 separated by the element isolation insulating film 2 via a gate insulating film 3. Note that a silicon oxide film can be used as the gate insulating film 3, and polycrystalline silicon can be used as the floating gate 4.

また、フローティングゲート４を挟み込むように配置されたＰ型不純物拡散層５ａ、５ｂがＮ型半導体基板１に形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。
また、Ｎ型半導体基板１には、素子分離絶縁膜２を介してＰ型不純物拡散層５ａ、５ｂと離間して配置されたＰ型不純物拡散層５ｃが形成され、Ｎ型半導体基板１との間でＰＮ接合ダイオードが形成されている。さらに、Ｐ型不純物拡散層５ａ、５ｂ、５ｃ上には絶縁層６が形成され、絶縁層６上にはフローティングゲート４とＰ型不純物拡散層５ｃとを電気的に接続する配線層７が形成されている。 Further, P-type impurity diffusion layers 5a and 5b arranged so as to sandwich the floating gate 4 are formed in the N-type semiconductor substrate 1, and a source / drain layer of a MIS transistor having a floating gate structure is formed.
Further, a P-type impurity diffusion layer 5 c is formed on the N-type semiconductor substrate 1 so as to be spaced apart from the P-type impurity diffusion layers 5 a and 5 b via the element isolation insulating film 2. A PN junction diode is formed between them. Further, an insulating layer 6 is formed on the P-type impurity diffusion layers 5a, 5b, and 5c, and a wiring layer 7 that electrically connects the floating gate 4 and the P-type impurity diffusion layer 5c is formed on the insulating layer 6. Has been.

そして、図１の半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶＤとしてドレイン降伏電圧ＢＶＤよりも大きな負の電圧を与え、Ｎ型半導体基板１とＰ型不純物拡散層５ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜３を通してフローティングゲート４に注入させることにより、フローティングゲート４に電子を蓄積させる。 Then, when writing operation of the semiconductor memory device of FIG. 1 provides a drain breakdown voltage BV larger negative voltage than D as the drain voltage V D, between the N-type semiconductor substrate 1 and the P-type impurity diffusion layer 5b An avalanche breakdown occurs in the formed PN junction, and hot electrons generated at that time are injected into the floating gate 4 through the gate insulating film 3 to accumulate electrons in the floating gate 4.

例えば、基板電圧ＶＳＵＢおよびソース電圧ＶＳを０Ｖに設定し、ドレイン電圧ＶＤを−７Ｖに設定することにより、フローティングゲート４にホットエレクトロンを注入し、図１の半導体記憶装置に書き込みを行うことができる。
また、図１の半導体記憶装置の読み出し動作を行う場合、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出し、フローティングゲート４に蓄積されたキャリアの有無を判定する。 For example, by setting the substrate voltage V SUB and the source voltage V S to 0 V and setting the drain voltage V D to −7 V, hot electrons are injected into the floating gate 4 and writing is performed in the semiconductor memory device of FIG. be able to.
When the read operation of the semiconductor memory device of FIG. 1 is performed, a change in current flowing between the P-type impurity diffusion layers 5a and 5b is detected, and the presence or absence of carriers accumulated in the floating gate 4 is determined.

例えば、基板電圧ＶＳＵＢおよびソース電圧ＶＳを０Ｖに設定するとともに、ドレイン電圧ＶＤを−３Ｖに設定し、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出することにより、図１の半導体記憶装置の読み出しを行うことができる。
また、図１の半導体記憶装置の消去動作を行う場合、Ｎ型半導体基板１を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮ型半導体基板１側に引き抜く。 For example, the substrate voltage V SUB and the source voltage V S are set to 0 V, the drain voltage V D is set to −3 V, and a change in the current flowing between the P-type impurity diffusion layers 5 a and 5 b is detected. One semiconductor memory device can be read.
When the erase operation of the semiconductor memory device of FIG. 1 is performed, the N-type semiconductor substrate 1 is set to a negative potential, and the carriers accumulated in the floating gate 4 are transferred to the N-type semiconductor substrate via the P-type impurity diffusion layer 5c. Pull it out to the 1 side.

例えば、ドレイン電圧ＶＤおよびソース電圧ＶＳを０Ｖに設定するとともに、基板電圧ＶＳＵＢを−３Ｖに設定し、Ｎ型半導体基板１とＰ型不純物拡散層５ｃとの間に形成されるＰＮ接合ダイオードをオンさせることにより、図１の半導体記憶装置の消去を行うことができる。
これにより、フローティングゲー４に電気的に接続されたダイオードを追加することで、フローティングゲート４に蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。 For example, the drain voltage V D and the source voltage V S are set to 0V, the substrate voltage V SUB is set to −3V, and a PN junction formed between the N-type semiconductor substrate 1 and the P-type impurity diffusion layer 5c. The semiconductor memory device in FIG. 1 can be erased by turning on the diode.
Thus, by adding a diode electrically connected to the floating gate 4, carriers accumulated in the floating gate 4 can be erased, and an electrically writable / erasable nonvolatile semiconductor memory element can be simplified. It can be realized with a configuration.

また、Ｐ型不純物拡散層５ａ、５ｂ、５ｃはイオン注入にて一括形成することができ、ＭＩＳトランジスタのソース／ドレイン層を形成するための工程内において、フローティングゲート４に接続されるダイオードを形成することができる。このため、工程数の増加を伴うことなく、フローティングゲート４に蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。   The P-type impurity diffusion layers 5a, 5b, and 5c can be collectively formed by ion implantation, and a diode connected to the floating gate 4 is formed in the process for forming the source / drain layers of the MIS transistor. can do. Therefore, carriers stored in the floating gate 4 can be erased without increasing the number of processes, and a nonvolatile semiconductor memory element that can be electrically written and erased can be realized with a simple configuration.

なお、上述した実施形態では、Ｐ型不純物拡散層５ｃが形成され、Ｎ型半導体基板１との間でＰＮ接合ダイオードを形成するＰ型不純物拡散層５ｃにフローティングゲート４を接続する方法について説明したが、Ｎ型半導体基板１に形成されたショットキーバリアダイオードにフローティングゲート４を接続するようにしてもよい。
また、フローティングゲート４に蓄積されたキャリアを消去する方法としては、Ｎ型半導体基板１を負の電位に設定する方法の他、Ｎ型半導体基板１とＰ型不純物拡散層５ｃとの間に形成されるＮ接合ダイオードに光を照射するようにしてもよい。また、上述した半導体記憶装置は、出荷後にトリミングが可能なヒューズとしても利用することができる。 In the above-described embodiment, the method of connecting the floating gate 4 to the P-type impurity diffusion layer 5c in which the P-type impurity diffusion layer 5c is formed and forms a PN junction diode with the N-type semiconductor substrate 1 has been described. However, the floating gate 4 may be connected to the Schottky barrier diode formed on the N-type semiconductor substrate 1.
As a method for erasing the carriers accumulated in the floating gate 4, the N-type semiconductor substrate 1 is formed between the N-type semiconductor substrate 1 and the P-type impurity diffusion layer 5 c in addition to a method of setting the N-type semiconductor substrate 1 to a negative potential. The N junction diode may be irradiated with light. The semiconductor memory device described above can also be used as a fuse that can be trimmed after shipment.

図２は、本発明の第２実施形態に係る半導体記憶装置の概略構成を示す断面図である。
図２において、Ｐ型半導体基板１にはＮウェル１８が形成され、Ｎウェル１８には素子分離絶縁膜１２が形成されている。そして、素子分離絶縁膜１２で素子分離されたＮウェル１８上には、ゲート絶縁膜１３を介してフローティングゲート１４が形成されている。また、フローティングゲート１４を挟み込むように配置されたＰ型不純物拡散層１５ａ、１５ｂがＮウェル１８に形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。 FIG. 2 is a cross-sectional view showing a schematic configuration of a semiconductor memory device according to the second embodiment of the present invention.
In FIG. 2, an N well 18 is formed in a P-type semiconductor substrate 1, and an element isolation insulating film 12 is formed in the N well 18. A floating gate 14 is formed on the N well 18 separated by the element isolation insulating film 12 via a gate insulating film 13. Further, P-type impurity diffusion layers 15a and 15b arranged so as to sandwich the floating gate 14 are formed in the N well 18, and a source / drain layer of a MIS transistor having a floating gate structure is formed.

また、Ｎウェル１８には、素子分離絶縁膜１２を介してＰ型不純物拡散層１５ａ、１５ｂと離間して配置されたＰ型不純物拡散層１５ｃが形成され、Ｎウェル１８との間でＰＮ接合ダイオードが形成されている。さらに、Ｐ型不純物拡散層１５ａ、１５ｂ、１５ｃ上には絶縁層１６が形成され、絶縁層１６上にはフローティングゲート１４とＰ型不純物拡散層１５ｃとを電気的に接続する配線層１７が形成されている。さらに、Ｎウェル１８には、Ｎ型不純物拡散層１５ｄが形成されている。   The N well 18 is formed with a P type impurity diffusion layer 15c spaced apart from the P type impurity diffusion layers 15a and 15b with the element isolation insulating film 12 interposed therebetween. A diode is formed. Further, an insulating layer 16 is formed on the P-type impurity diffusion layers 15a, 15b, and 15c, and a wiring layer 17 that electrically connects the floating gate 14 and the P-type impurity diffusion layer 15c is formed on the insulating layer 16. Has been. Further, an N-type impurity diffusion layer 15 d is formed in the N well 18.

そして、図２の半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶＤとしてドレイン降伏電圧ＢＶＤよりも大きな負の電圧を与え、Ｎウェル１８とＰ型不純物拡散層５ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜３を通してフローティングゲート４に注入させることにより、フローティングゲート４に電子を蓄積させる。 When the write operation of the semiconductor memory device of FIG. 2 is performed, a negative voltage larger than the drain breakdown voltage BV D is applied as the drain voltage V D and formed between the N well 18 and the P-type impurity diffusion layer 5b. An avalanche breakdown occurs in the PN junction, and hot electrons generated at that time are injected into the floating gate 4 through the gate insulating film 3, whereby electrons are accumulated in the floating gate 4.

例えば、ウェル電圧ＶＷＬおよびソース電圧ＶＳを０Ｖに設定し、ドレイン電圧ＶＤを−７Ｖに設定することにより、フローティングゲート４にホットエレクトロンを注入し、図２の半導体記憶装置に書き込みを行うことができる。
また、図２の半導体記憶装置の読み出し動作を行う場合、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出し、フローティングゲート４に蓄積されたキャリアの有無を判定する。 For example, the well voltage V WL and the source voltage V S are set to 0 V, and the drain voltage V D is set to −7 V, thereby injecting hot electrons into the floating gate 4 and writing into the semiconductor memory device of FIG. be able to.
When the read operation of the semiconductor memory device of FIG. 2 is performed, a change in the current flowing between the P-type impurity diffusion layers 5a and 5b is detected, and the presence or absence of carriers accumulated in the floating gate 4 is determined.

例えば、ウェル電圧ＶＷＬおよびソース電圧ＶＳを０Ｖに設定するとともに、ドレイン電圧ＶＤを−３Ｖに設定し、Ｐ型不純物拡散層５ａ、５ｂ間を流れる電流の変化を検出することにより、図２の半導体記憶装置の読み出しを行うことができる。
また、図２の半導体記憶装置の消去動作を行う場合、Ｎウェル１８を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮウェル１８側に引き抜く。 For example, the well voltage V WL and the source voltage V S are set to 0 V, the drain voltage V D is set to −3 V, and changes in the current flowing between the P-type impurity diffusion layers 5 a and 5 b are detected. The second semiconductor memory device can be read.
When the erase operation of the semiconductor memory device of FIG. 2 is performed, the N well 18 is set to a negative potential, and carriers accumulated in the floating gate 4 are extracted to the N well 18 side through the P-type impurity diffusion layer 5c. .

例えば、ドレイン電圧ＶＤおよびソース電圧ＶＳを０Ｖに設定するとともに、ウェル電圧ＶＷＬを−３Ｖに設定し、Ｎウェル１８とＰ型不純物拡散層５ｃとの間に形成されるＰＮ接合ダイオードをオンさせることにより、図２の半導体記憶装置の消去を行うことができる。
これにより、フローティングゲー４に電気的に接続されたダイオードを追加することで、フローティングゲート４に蓄積されたキャリアを個々の素子ごとに消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。 For example, the drain voltage V D and the source voltage V S are set to 0 V, the well voltage V WL is set to −3 V, and a PN junction diode formed between the N well 18 and the P-type impurity diffusion layer 5 c is By turning on, the semiconductor memory device in FIG. 2 can be erased.
Thus, by adding a diode electrically connected to the floating gate 4, carriers stored in the floating gate 4 can be erased for each element, and an electrically writable / erasable nonvolatile semiconductor The memory element can be realized with a simple configuration.

本発明の第１実施形態に係る半導体記憶装置の概略構成を示す断面図。1 is a cross-sectional view showing a schematic configuration of a semiconductor memory device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体記憶装置の概略構成を示す断面図。Sectional drawing which shows schematic structure of the semiconductor memory device which concerns on 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１ Ｎ型半導体基板、２、１２ 素子分離絶縁膜、３、１３ ゲート絶縁膜、４、１４ フローティングゲート、５ａ、５ｂ、５ｃ、１５ａ、１５ｂ、１５ｃ Ｐ型不純物拡散層、６、１６ 絶縁層、７、１７ 配線層、１１ Ｐ型半導体基板、１５ｄ Ｎ型不純物拡散層、１８ Ｎウェル   1 N-type semiconductor substrate, 2, 12 element isolation insulating film, 3, 13 gate insulating film, 4, 14 floating gate, 5a, 5b, 5c, 15a, 15b, 15c P-type impurity diffusion layer, 6, 16 insulating layer, 7, 17 Wiring layer, 11 P-type semiconductor substrate, 15d N-type impurity diffusion layer, 18 N well

Claims (6)

半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記半導体基板に形成されたソース／ドレイン層と、
前記半導体基板に形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする半導体記憶装置。 A floating gate formed on a semiconductor substrate via a gate insulating film;
A source / drain layer formed on the semiconductor substrate so as to sandwich the floating gate;
A semiconductor memory device comprising: a diode formed on the semiconductor substrate and electrically connected to the floating gate. 前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項１記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the carriers accumulated in the floating gate are erased by pulling out the carriers accumulated in the floating gate to the semiconductor substrate side through the diode. 半導体基板上に形成されたウェルと、
前記ウェル上にゲート絶縁膜を介して形成されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記ウェルに形成されたソース／ドレイン層と、
前記ウェルに形成され、前記フローティングゲートに電気的に接続されたダイオードとを備えることを特徴とする半導体記憶装置。 A well formed on a semiconductor substrate;
A floating gate formed on the well via a gate insulating film;
A source / drain layer formed in the well so as to sandwich the floating gate;
A semiconductor memory device comprising: a diode formed in the well and electrically connected to the floating gate. 前記フローティングゲートに蓄積されたキャリアを前記ダイオードを介して前記ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項３記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the carriers accumulated in the floating gate are erased by drawing the carriers accumulated in the floating gate to the well side through the diode. 半導体基板上にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記半導体基板に選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記半導体基板に形成する工程と、
前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。 Forming a floating gate on a semiconductor substrate via a gate insulating film;
Forming a source / drain layer disposed so as to sandwich the floating gate and a diode disposed apart from the source / drain layer by selectively performing ion implantation on the semiconductor substrate; When,
Forming a wiring layer for electrically connecting the floating gate and the diode. A method for manufacturing a semiconductor memory device, comprising: 半導体基板にウェルを形成する工程と、
前記ウェル上にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記ウェルに選択的にイオン注入を行うことにより、前記フローティングゲートを挟み込むように配置されたソース／ドレイン層および前記ソース／ドレイン層と離間して配置されたダイオードを前記ウェルに形成する工程と、
前記フローティングゲートと前記ダイオードとを電気的に接続する配線層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。 Forming a well in a semiconductor substrate;
Forming a floating gate on the well via a gate insulating film;
Selectively implanting ions into the well to form a source / drain layer disposed so as to sandwich the floating gate and a diode disposed apart from the source / drain layer in the well;
Forming a wiring layer for electrically connecting the floating gate and the diode. A method for manufacturing a semiconductor memory device, comprising:
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* Cited by examiner, † Cited by third party
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