JP2006179949A - Semiconductor integrated circuit device - Google Patents

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Akio Nishida
彰男 西田
Noriyuki Yabuoshi
法之 薮押
Yasuko Yoshida
安子 吉田
Kazuhiro Komori
和宏 小森
Sosuke Tsuji
壮介 辻
Hideo Miwa
秀郎 三輪
Mitsuhiro Higuchi
光宏 樋口
Koichi Imato
宏一 今任
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a variation of a threshold voltage of a miniaturized MISFET. <P>SOLUTION: The gate electrode 9a of an MISFET (Q<SB>1</SB>) is formed on the substrate 1 of an active region L, whose circumference is specified by an element isolation groove 2, and extending from one end to the other across the active region L. The gate electrode 9a is composed of an H-shaped plane pattern as a whole, whose gate length in the border region of the active region L and element isolation groove 2 is larger than that in the center section of the active region L. Further, the gate electrode 9a covers the whole one side along the direction of the gate length of the border region of the active region L and element isolation groove 2 and part of two sides along the direction of the gate width. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細化されたＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のしきい値電圧のばらつきを低減する技術に関する。   The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technique for reducing variation in threshold voltage of a miniaturized MISFET (Metal Insulator Semiconductor Field Effect Transistor).

半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことによって形成される素子分離溝は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易であり、フィールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底部とで不純物を打ち分けることにより、反転防止層を素子用の拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利であるなど、従来の選択酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法によって形成されるフィールド絶縁膜に比べて優れた利点を備えている。   An element isolation trench formed by embedding an insulating film such as a silicon oxide film in a trench formed in a semiconductor substrate can reduce (a) the element isolation interval, and (b) control the element isolation film thickness. (C) Since the inversion prevention layer can be separated from the element diffusion layer and the channel region by separating impurities between the side wall and the bottom in the groove, the subfield can be easily set. It has advantages over field insulation films formed by the conventional selective oxidation (Local Oxidization of Silicon: LOCOS) method, such as ensuring threshold characteristics, reducing junction leakage, and reducing the back gate effect. ing.

半導体基板（以下、単に基板という）に素子分離溝を形成するには、例えば特開平１１−１６９９９号公報（特許文献１）などに記載されているように、まず窒化シリコン膜をマスクにして基板をエッチングすることにより、素子分離領域の基板に溝を形成する。続いて基板上に酸化シリコン膜を堆積して溝の内部に酸化シリコン膜を埋め込んだ後、化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法を用いて溝の外部の不要な酸化シリコン膜を除去する、という方法が用いられる。   In order to form element isolation trenches in a semiconductor substrate (hereinafter simply referred to as a substrate), as described in, for example, Japanese Patent Laid-Open No. 11-16999 (Patent Document 1), a substrate is first used with a silicon nitride film as a mask. Is etched to form a groove in the substrate in the element isolation region. Subsequently, after depositing a silicon oxide film on the substrate and embedding the silicon oxide film inside the groove, an unnecessary silicon oxide film outside the groove is removed using a chemical mechanical polishing (CMP) method. Is used.

しかし、上記のような方法で素子分離溝を形成した基板上にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極を形成すると、素子分離溝と接するアクティブ領域の端部でしきい値電圧（Ｖth）が局所的に低下し、低いゲート電圧（Ｖｇ）でチャネルが反転してドレイン電流が流れてしまう現象（キンク特性あるいはハンプ特性などと呼ばれる）が発生する、という問題が指摘されている。   However, if a gate electrode of a MISFET (Metal Insulator Semiconductor Field Effect Transistor) is formed on the substrate on which the element isolation trench is formed by the above method, the threshold voltage (Vth) is applied at the end of the active region in contact with the element isolation trench. ) Is locally reduced, and a problem (referred to as kink characteristics or hump characteristics) that a channel is inverted and drain current flows at a low gate voltage (Vg) has been pointed out.

上記したしきい値電圧の低下は、アクティブ領域の基板に導入されたしきい値電圧制御用の不純物の一部が製造工程中の熱処理によって素子分離溝内の酸化シリコン膜中に拡散し、アクティブ領域の端部で上記不純物の濃度が低下することや、製造工程中に生じた素子分離溝の端部における酸化シリコン膜の膜厚減少（リセス）に起因してアクティブ領域の端部に形成されるゲート絶縁膜の膜厚が薄くなり、そこに高電界が集中することなどが原因と考えられている。   As described above, the threshold voltage is reduced because a part of the threshold voltage control impurity introduced into the substrate in the active region diffuses into the silicon oxide film in the element isolation trench by the heat treatment during the manufacturing process. It is formed at the end of the active region due to a decrease in the concentration of the impurity at the end of the region or due to a reduction in the thickness (recess) of the silicon oxide film at the end of the element isolation trench that occurs during the manufacturing process. This is considered to be caused by the fact that the thickness of the gate insulating film becomes thinner and a high electric field concentrates there.

特開平８−５５９８５号公報（特許文献２）は、アクティブ領域の端部に生じるしきい値電圧の低下によって、カットオフ領域でリーク電流が増加する問題の対策として、アクティブ領域と素子分離溝との境界を横切る領域におけるゲート電極のゲート長（チャネル長）をアクティブ領域の中央部におけるゲート長よりも長くすることによって、アクティブ領域の端部のしきい値電圧をアクティブ領域の中央部のしきい値電圧とほぼ同じ値に設定する技術を開示している。   Japanese Laid-Open Patent Publication No. 8-55985 (Patent Document 2) discloses an active region, an element isolation groove, and a countermeasure against a problem that a leakage current increases in a cut-off region due to a decrease in threshold voltage generated at an end of the active region. By making the gate length (channel length) of the gate electrode in the region crossing the boundary of the active region longer than the gate length in the central portion of the active region, the threshold voltage at the end of the active region is set to the threshold of the central portion of the active region. A technique for setting a value substantially the same as a value voltage is disclosed.

"Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor"(T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(1998) 852)（非特許文献１）は、直線状のパターンを有するゲート電極（Ｉ型ゲート）と、直線状のパターンの両端にこれと直交する方向に延在する分岐パターンを設け、直線状のパターン部分がアクティブ領域と素子分離溝との境界を横切らないようにしたゲート電極（Ｈ型ゲート）とを用い、アクティブ領域端部における電界の集中がしきい値電圧のゲート長依存性に及ぼす影響について論じている。
特開平１１−１６９９９号公報 特開平８−５５９８５号公報 "Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor"(T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(1998) 852) "Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor" (T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37 (1998) 852) Document 1) provides a gate electrode (I-type gate) having a linear pattern and branch patterns extending in directions orthogonal to both ends of the linear pattern, and the linear pattern portion is defined as an active region. Using a gate electrode (H-type gate) that does not cross the boundary with the element isolation trench, the influence of the concentration of the electric field at the edge of the active region on the gate length dependency of the threshold voltage is discussed.
Japanese Patent Laid-Open No. 11-16999 Japanese Patent Laid-Open No. 8-55985 "Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor" (T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37 (1998) 852)

本発明者は、携帯用電子機器などのデータメモリとして使用される低消費電力型のＳＲＡＭ(Static Random Access Memory)を開発中である。このＳＲＡＭは、周辺回路の一部に外部電源電圧（Ｖcc）から基準電圧（Ｖdd）を発生する基準電圧発生回路を備えている。この基準電圧発生回路は、複数個のエンハンスメント型ＭＩＳＦＥＴと複数個のデプレッション型ＭＩＳＦＥＴとで構成され、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩＳＦＥＴのしきい値電圧との差分によって基準電圧（Ｖdd）発生する回路である。また、この基準電圧発生回路を構成するＭＩＳＦＥＴは、低消費電力化を推進するために、他の周辺回路、例えば入出力回路などを構成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、１０ｎＡ程度と非常に微小な電流で動作するようになっている。   The present inventor is developing a low power consumption SRAM (Static Random Access Memory) used as a data memory for portable electronic devices and the like. This SRAM includes a reference voltage generation circuit that generates a reference voltage (Vdd) from an external power supply voltage (Vcc) in a part of a peripheral circuit. This reference voltage generating circuit is composed of a plurality of enhancement type MISFETs and a plurality of depletion type MISFETs, and the reference voltage (Vdd) is determined by the difference between the threshold voltage of the enhancement type MISFET and the threshold voltage of the depletion type MISFET. ) Is a circuit that generates. The MISFET constituting this reference voltage generating circuit operates with a current of about several μA while other peripheral circuits such as an input / output circuit operate in order to promote low power consumption. It operates with a very small current of about 10 nA.

上記のような微小電流で動作するＭＩＳＦＥＴを作成するには、このＭＩＳＦＥＴのチャネルが形成される領域の基板の不純物濃度を他のＭＩＳＦＥＴが形成される領域のそれよりも高くすることによって、しきい値電圧を高くする必要がある。ところが、チャネルが形成される領域の基板の不純物濃度を高くすると、前述したアクティブ領域の端部における酸化シリコン膜中への不純物の拡散量も増加し、アクティブ領域の中央部との不純物濃度差が大きくなるために、製造工程で生じる素子分離溝の端部におけるリセス量のばらつきと相俟って、アクティブ領域の端部におけるしきい値電圧の低下によるキンクが発生し易くなる。   In order to create a MISFET that operates with such a small current as described above, the threshold is set by making the impurity concentration of the substrate in the region where the channel of this MISFET is formed higher than that in the region where other MISFETs are formed. It is necessary to increase the value voltage. However, when the impurity concentration of the substrate in the region where the channel is formed is increased, the amount of impurity diffusion into the silicon oxide film at the end of the active region described above also increases, and the impurity concentration difference from the central portion of the active region increases. Therefore, in combination with the variation in the recess amount at the end portion of the element isolation groove that occurs in the manufacturing process, a kink due to a decrease in the threshold voltage at the end portion of the active region is likely to occur.

上記基準電圧発生回路を構成するＭＩＳＦＥＴは、微小な電流で動作するように設計されているため、比較的大きい電流で動作する他の回路では問題にならない程度の小さいキンクであっても、回路の誤動作を引き起こす原因となる。特に、上記基準電圧発生回路は、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩＳＦＥＴのしきい値電圧との差分によって基準電圧を発生する回路方式を採用しているため、キンクの発生によってＭＩＳＦＥＴのしきい値電圧がばらつくと基準電圧もばらついてしまい、所望の基準電圧を得ることができなくなってしまう。上記基準電圧発生回路では、動作電流とキンクによるリーフ電流がほぼ同程度であるため、キンクの発生により基準電圧がばらつくという問題が発生する。   Since the MISFET constituting the reference voltage generating circuit is designed to operate with a very small current, even if the kink is small enough not to cause a problem with other circuits operating with a relatively large current, It may cause malfunction. In particular, the reference voltage generation circuit employs a circuit system that generates a reference voltage based on the difference between the threshold voltage of the enhancement type MISFET and the threshold voltage of the depletion type MISFET. If the threshold voltage varies, the reference voltage also varies, and a desired reference voltage cannot be obtained. In the above reference voltage generation circuit, the operating current and the leaf current due to the kink are approximately the same, so that there arises a problem that the reference voltage varies due to the generation of the kink.

本発明の目的は、微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減することのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing variations in threshold voltage of miniaturized MISFETs.

本発明の他の目的は、微小な電流で動作するＭＩＳＦＥＴによって構成された回路の誤動作を防止することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of preventing malfunction of a circuit constituted by a MISFET that operates with a minute current.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きい。
（２）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っている。
（３）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っている。
（４）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されている。
（５）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しい。
（６）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在している。
（７）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っている。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
(1) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is larger than the length in the gate length direction of the first gate electrode. The length in the gate length direction of the first gate electrode in the first boundary region is the length in the gate length direction of the second gate electrode in the second boundary region between the second active region and the element isolation region. Bigger than that.
(2) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the distance between the second active region and the element isolation region. The first gate electrode in the first boundary region is larger than the length in the gate length direction of the second gate electrode in two boundary regions, and the gate width is at least one side along the boundary region in the gate length direction. And covers a part of two sides along the first boundary region in the direction.
(3) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the first length in the central portion of the first active region. The length in the gate length direction of the first gate electrode in the first boundary region between the first active region and the element isolation region is larger than the length in the gate length direction of the gate electrode. The first gate electrode in the first boundary region between the first active region and the element isolation region is larger than the length in the gate length direction of the second gate electrode in the second boundary region with the element isolation region. The whole of one side along the first boundary region in the longitudinal direction, the whole of the other side along the first boundary region in the gate length direction, and a part of the two sides along the boundary region in the gate width direction And covering.
(4) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A first MISFET is formed on the substrate of the first active region, and a first gate electrode of the second MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the first length in the central portion of the first active region. The length in the gate length direction of the first gate electrode in the first boundary region is larger than the length in the gate length direction of the gate electrode, and the length in the second boundary region between the second active region and the element isolation region is The first gate electrode in the first boundary region between the first active region and the element isolation region is formed so as to cover the entire first boundary region, which is larger than the length of the second gate electrode in the gate length direction. ing.
(5) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the first length in the central portion of the first active region. The length in the gate length direction of the first gate electrode in the first boundary region is larger than the length in the gate length direction of the gate electrode, and the length in the second boundary region between the second active region and the element isolation region is The first gate electrode in the first boundary region is formed along the first boundary region so as to extend in the gate length direction and the gate width direction, and is longer than the length of the second gate electrode in the gate length direction. The length in the gate width direction of the first gate electrode extending in the gate width direction in the first boundary region is substantially equal to the length in the gate width direction of the first gate electrode crossing the first active region. .
(6) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the distance between the second active region and the element isolation region. Larger than the gate length direction of the length of the in second boundary region the second gate electrode, the first gate electrode in the first boundary area extends in the gate length direction and the gate width direction.
(7) In the semiconductor integrated circuit device of the present invention, the first MISFET is formed on the substrate of the first active region whose periphery is defined by the element isolation region, and the substrate of the second active region whose periphery is defined by the element isolation region A second MISFET is formed on the substrate of the first active region, and a first gate electrode of the first MISFET extending from one end to the other across the first active region is formed; A second gate electrode of the second MISFET is formed on the substrate of the second active region so as to extend from one end to the other end across the second active region, and the first active region and the element isolation are formed. The length in the gate length direction of the first gate electrode in the first boundary region with the region is the distance between the second active region and the element isolation region. The first gate electrode in the boundary region between the first active region and the element isolation region is formed along the first boundary region, which is larger than the length in the gate length direction of the second gate electrode in two boundary regions. In addition, the first boundary region is covered in the gate length direction and the gate width direction.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができるので、特に微小な電流で動作するＭＩＳＦＥＴによって構成された回路の誤動作を防止することができる。   Since variations in the threshold voltage of the miniaturized MISFET can be reduced, it is possible to prevent a malfunction of a circuit constituted by a MISFET that operates with a very small current.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

図１は、本実施形態のＳＲＡＭが形成された半導体チップのブロック図である。このＳＲＡＭが形成された半導体チップ１Ａは、携帯用電子機器などに内蔵されて使用されるものであり、その主面には複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などからなる周辺回路とが形成されている。   FIG. 1 is a block diagram of a semiconductor chip on which the SRAM of this embodiment is formed. The semiconductor chip 1A on which the SRAM is formed is used by being incorporated in a portable electronic device or the like. The main surface of the semiconductor chip 1A includes a storage unit divided into a plurality of memory mats and an input / output circuit (input buffer). A peripheral circuit including a decoder, an output circuit), a control circuit, a reference voltage generation circuit (step-down power supply circuit), and the like is formed.

図２は、上記のＳＲＡＭの基準電圧発生回路を示す図である。この基準電圧発生回路は、例えば４段に接続されたｎチャネル型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）と、同じく４段に接続されたデプレッション型のｎチャネル型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）とによって構成され、エンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のしきい値電圧（Ｖthe）とデプレッション型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）のしきい値電圧（Ｖthd）との差分によって外部電源電圧（Ｖcc）から、基準電圧（Ｖdd）を発生する方式を採用している。例えば外部電源電圧（Ｖcc）を５Ｖ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のそれぞれのしきい値電圧（Ｖthe）を０．４Ｖ、デプレッション型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）のしきい値電圧（Ｖthd）を−０．５Ｖとした場合、しきい値電圧（Ｖthe）としきい値電圧（Ｖthd）との差分（４×（０．４−（−０．５））によって３．６Ｖの基準電圧（Ｖdd）が発生する。また、この基準電圧発生回路を構成するＭＩＳＦＥＴ（Ｑ１〜Ｑ４およびＤＱ１〜ＤＱ４）は、低消費電力化を推進するために、他の周辺回路を構成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、１０ｎＡ程度と非常に微小な電流で動作するようになっている。 FIG. 2 is a diagram showing a reference voltage generating circuit of the SRAM. This reference voltage generation circuit includes, for example, n-channel MISFETs (Q 1 to Q 4 ) connected in four stages and depletion type n-channel MISFETs (DQ 1 to DQ 4 ) connected in four stages. The external power supply voltage (Vcc) is determined by the difference between the threshold voltage (Vthe) of the enhancement type MISFET (Q 1 to Q 4 ) and the threshold voltage (Vthd) of the depletion type MISFET (DQ 1 to DQ 4 ). Therefore, a method of generating a reference voltage (Vdd) is adopted. For example, the external power supply voltage (Vcc) is 5 V, the threshold voltages (Vthe) of the enhancement type MISFETs (Q 1 to Q 4 ) are 0.4 V, and the threshold voltages of the depletion type MISFETs (DQ 1 to DQ 4 ). When (Vthd) is set to −0.5V, a reference of 3.6V is obtained by a difference (4 × (0.4 − (− 0.5)) between the threshold voltage (Vthe) and the threshold voltage (Vthd). In addition, the MISFETs (Q 1 to Q 4 and DQ 1 to DQ 4 ) constituting this reference voltage generation circuit constitute other peripheral circuits in order to promote low power consumption. The MISFET to be operated operates with a current of about several μA, whereas it operates with a very small current of about 10 nA.

図３（ａ）は、上記基準電圧発生回路の一部を構成するエンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のゲート電極パターンを示す平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ線に沿った断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ１）のゲート電極のみを示すが、他のＭＩＳＦＥＴ（Ｑ２〜Ｑ４）のゲート電極も同一の平面および断面形状を有している。また、ゲート電極９ａの左側のアクティブ領域をソース（Ｓ）、右側のアクティブ領域をドレイン（Ｄ）と仮定する。 FIG. 3A is a plan view showing a gate electrode pattern of an enhancement type MISFET (Q 1 to Q 4 ) constituting a part of the reference voltage generation circuit, and FIG. 3B is a plan view of FIG. It is sectional drawing along the BB line. Although only the gate electrode of the MISFET (Q 1 ) is shown here, the gate electrodes of the other MISFETs (Q 2 to Q 4 ) have the same plane and cross-sectional shape. Further, it is assumed that the active region on the left side of the gate electrode 9a is the source (S) and the active region on the right side is the drain (D).

図示のように、ＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、ＭＩＳＦＥＴ（Ｑ１）のゲート幅に沿った方向において、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域に沿うゲート長（Ｌｇ２）がアクティブ領域Ｌの中央部におけるゲート長（Ｌｇ１）よりも大きく、全体としてＨ形の平面パターンで構成されている。アクティブ領域Ｌの中央部におけるゲート電極９ａのゲート長（Ｌｇ１）は、例えば０．４μｍ、ゲート幅は、例えば１０μｍである。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。ゲート電極９ａは、例えば多結晶シリコン膜の上部にＣｏ（コバルト）シリサイド層を形成したポリサイド構造で構成されている。 As shown, the gate electrode 9a of the MISFET (Q 1) is formed on the substrate 1 in the active region L defined around the element isolation groove 2, in the direction along the gate width of the MISFET (Q 1) , Extending from one end to the other across the active region L. The gate electrode 9a has a gate length (Lg 2 ) along the boundary region between the active region L and the element isolation trench 2 that is larger than the gate length (Lg 1 ) in the central portion of the active region L, and is an H-shaped plane as a whole. It consists of patterns. The gate length (Lg 1 ) of the gate electrode 9a in the central portion of the active region L is, for example, 0.4 μm, and the gate width is, for example, 10 μm. The gate electrode 9a covers the entire side of the boundary region between the active region L and the element isolation trench 2 along the gate length direction and part of the two sides along the gate width direction. The gate electrode 9a has, for example, a polycide structure in which a Co (cobalt) silicide layer is formed on the polycrystalline silicon film.

上記のように構成されたゲート電極９ａは、上記境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っているゲート長（Ｌｇ２）はしきい値電圧が高くなるので、アクティブ領域Ｌの中央部のゲート長の小さい部分のしきい値電圧がＭＩＳＦＥＴ（Ｑ１）のしきい値電圧となる。つまり、ＭＩＳＦＥＴ（Ｑ１）のしきい値電圧は、アクティブ領域Ｌの中央部のゲート長（Ｌｇ１）の部分で決まっている。そのため、このゲート電極９ａを有するＭＩＳＦＥＴ（Ｑ１）は、後述する製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域にしきい値電圧の低い寄生のトランジスタが形成されることがない。これにより、ＭＩＳＦＥＴ（Ｑ１）のしきい値電圧のばらつきが低減されるので、安定した基準電圧（Ｖdd）を発生する基準電圧発生回路を実現することができる。 The gate electrode 9a configured as described above has a gate length (Lg 2 ) covering the entire side of the boundary region along the gate length direction and a part of the two sides along the gate width direction. Since the threshold voltage becomes high, the threshold voltage of the portion having a small gate length at the center of the active region L becomes the threshold voltage of the MISFET (Q 1 ). That is, the threshold voltage of the MISFET (Q 1 ) is determined by the gate length (Lg 1 ) at the center of the active region L. Therefore, the MISFET (Q 1 ) having the gate electrode 9a has a threshold value in the boundary region due to the diffusion of impurities generated during the manufacturing process, which will be described later, into the element isolation trench and the recess at the end of the element isolation trench. A parasitic transistor having a low voltage is not formed. As a result, variations in the threshold voltage of the MISFET (Q 1 ) are reduced, and a reference voltage generation circuit that generates a stable reference voltage (Vdd) can be realized.

一方、図４（ａ）は、上記基準電圧発生回路以外の周辺回路、例えばＮＡＮＤ、ＮＯＲといった論理回路で構成された周辺回路や入出力回路の一部を構成するＭＩＳＦＥＴ（Ｑ５）のゲート電極パターンを示す平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ線に沿った断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ５）のゲート電極のみを示すが、入出力回路や周辺回路を構成する他のＭＩＳＦＥＴのゲート電極も同一の平面および断面形状を有している。 On the other hand, FIG. 4A shows a peripheral circuit other than the reference voltage generating circuit, for example, a peripheral circuit composed of a logic circuit such as NAND and NOR, and a gate electrode of a MISFET (Q 5 ) constituting a part of the input / output circuit. FIG. 4B is a plan view showing the pattern, and is a cross-sectional view taken along the line BB in FIG. Although only the gate electrode of the MISFET (Q 5 ) is shown here, the gate electrodes of other MISFETs constituting the input / output circuit and the peripheral circuit have the same plane and cross-sectional shape.

図示のように、このＭＩＳＦＥＴ（Ｑ５）のゲート電極９ｂは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ｂは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長（Ｌｇ４）がアクティブ領域Ｌの中央部におけるゲート長（Ｌｇ３）とほぼ等しく、全体としてＩ形の平面パターンで構成されている。ゲート電極９ｂは、例えば多結晶シリコン膜の上部にＣｏシリサイド層を形成したポリサイド構造で構成されている。また、ゲート電極９ｂの左側をソース（Ｓ）、右側をドレイン（Ｄ）と仮定する。 As shown in the figure, the gate electrode 9b of the MISFET (Q 5 ) is formed on the substrate 1 of the active region L defined by the element isolation trench 2 and crosses the active region L from one end to the other end. It is extended. The gate electrode 9b has a gate length (Lg 4 ) in the boundary region between the active region L and the element isolation trench 2 that is substantially equal to the gate length (Lg 3 ) in the central portion of the active region L. It consists of The gate electrode 9b has, for example, a polycide structure in which a Co silicide layer is formed on the polycrystalline silicon film. Further, it is assumed that the left side of the gate electrode 9b is a source (S) and the right side is a drain (D).

上記のように構成されたゲート電極９ｂは、実質的にゲート電極として機能する部分がアクティブ領域Ｌと素子分離溝２との境界領域に接しているため、製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域に寄生のトランジスタが形成され易い。つまり、ゲート電極下のアクティブ領域Ｌと素子分離溝２との境界領域に沿ってソース、ドレイン間に微小のリーク電流が流れてしまう。しかし、ＮＡＮＤ、ＮＯＲといった論理回路に使用されるＭＩＳＦＥＴ（Ｑ５）は、前述した基準電圧発生回路に使用されるＭＩＳＦＥＴ（Ｑ１〜Ｑ４およびＤＱ１〜ＤＱ４）に比べて比較的大きい電流で動作するため、微小なリーク電流があっても、論理回路が誤動作するといった問題とはならない。 In the gate electrode 9b configured as described above, since the portion that substantially functions as the gate electrode is in contact with the boundary region between the active region L and the element isolation trench 2, element isolation of impurities generated during the manufacturing process is performed. A parasitic transistor is likely to be formed in the boundary region due to the diffusion into the groove and the influence of the recess at the end of the element isolation groove. That is, a minute leak current flows between the source and drain along the boundary region between the active region L under the gate electrode and the element isolation trench 2. However, the MISFET (Q 5 ) used in the logic circuit such as NAND and NOR has a relatively large current compared to the MISFETs (Q 1 to Q 4 and DQ 1 to DQ 4 ) used in the reference voltage generation circuit described above. Therefore, even if there is a minute leak current, there is no problem that the logic circuit malfunctions.

図５は、上記ＳＲＡＭのメモリセルの等価回路図である。このメモリセルは、一対の相補性データ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。すなわち、メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて待機時のリーク電流が少ないため、消費電力が低いという特徴を備えている。 FIG. 5 is an equivalent circuit diagram of the SRAM memory cell. This memory cell includes a pair of drive MISFETs (Qd 1 , Qd 2 ) and a pair of load MISFETs (at the intersections between a pair of complementary data lines (DL, / DL) and a word line (WL)). Qp 1 , Qp 2 ) and a pair of transfer MISFETs (Qt 1 , Qt 2 ). The driving MISFETs (Qd 1 , Qd 2 ) and the transfer MISFETs (Qt 1 , Qt 2 ) are composed of n-channel type MISFETs, and the load MISFETs (Qp 1 , Qp 2 ) are composed of p-channel type MISFETs. . That is, the memory cell is configured as a complete CMOS type using four n-channel MISFETs and two p-channel MISFETs. The complete CMOS memory cell has a feature of low power consumption because it has less standby leakage current than a load resistance memory cell using four n-channel MISFETs and two high resistance load elements. I have.

メモリセルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は第１のインバータ（ＩＮＶ１）を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は第２のインバータ（ＩＮＶ２）を構成している。これら一対のインバータ（ＩＮＶ１、ＩＮＶ２）はメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。 Of the six MISFETs constituting the memory cell, the drive MISFET Qd 1 and the load MISFET Qp 1 constitute a first inverter (INV 1 ), and the drive MISFET Qd 2 and the load MISFET Qp 2 constitute a second inverter ( INV 2 ). The pair of inverters (INV 1 , INV 2 ) are cross-coupled in the memory cell to form a flip-flop circuit as an information storage unit that stores 1-bit information.

上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に接続されている。転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの他方は、データ線／ＤＬに接続されている。また、フリップフロップ回路の一端（２個の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のそれぞれのソース、ドレインの一方）は、例えば５Ｖの電源電圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のそれぞれのソース、ドレインの一方）は、例えば０ＶのＧＮＤ電圧に接続されている。 One output terminal of the flip-flop circuit, the source of the transfer MISFET Qt 1, is connected to one of the drain, the other input terminal, the source of the transfer MISFET Qt 2, is connected to one of the drain. The other of the source and drain of the transfer MISFET Qt 1 is connected to the data line DL, and the other of the source and drain of the transfer MISFET Qt 2 is connected to the data line / DL. Also, one end of the flip-flop circuit (one of the sources and drains of the two load MISFETs Qp 1 and Qp 2 ) is connected to, for example, a power supply voltage (Vcc) of 5 V, and the other end (two drive MISFETs Qd). 1 and Qd 2 are connected to a GND voltage of 0 V, for example.

図６は、メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平面図である。なお、図に示す４個の＋印を直線で結んだ矩形の領域は、メモリセル１個分の領域を示している。   FIG. 6 is a plan view showing a gate electrode pattern of each of the six MISFETs constituting the memory cell. In addition, the rectangular area | region which connected the 4 + mark shown in the figure with the straight line has shown the area | region for one memory cell.

メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２）は、基板１の主面の素子分離溝２によって周囲を囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｐ型ウエルが形成されたアクティブ領域Ｌｐに形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２は、ｎ型ウエルが形成されたアクティブ領域Ｌｎに形成されている。 Six MISFETs (driving MISFETs Qd 1 and Qd 2 , load MISFETs Qp 1 and Qp 2, and transfer MISFETs Qt 1 and Qt 2 ) constituting the memory cell are surrounded by element isolation grooves 2 on the main surface of the substrate 1. In the active region (Ln, Lp) formed. The driving MISFETs Qd 1 , Qd 2 and the transfer MISFETs Qt 1 , Qt 2 configured by the n-channel type are formed in the active region Lp in which the p-type well is formed, and the load MISFETs Qp 1 , configured by the p-channel type, qp 2 is formed in an active area Ln which n-type well is formed.

転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ワード線ＷＬと一体に構成されたゲート電極９ｄを有している。また、フリップフロップ回路の第１のインバータ（ＩＮＶ１）を構成する駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、共通のゲート電極９ｅを有し、第２のインバータ（ＩＮＶ２）を構成する駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、共通のゲート電極９ｆを有している。 The transfer MISFETs Qt 1 and Qt 2 have a gate electrode 9d configured integrally with the word line WL. Further, the driving MISFET Qd 1 and the load MISFET Qp 1 constituting the first inverter (INV 1 ) of the flip-flop circuit have a common gate electrode 9e, and the driving MISFET Qp 1 constituting the second inverter (INV 2 ). The MISFET Qd 2 and the load MISFET Qp 2 have a common gate electrode 9f.

上記駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１に共通のゲート電極９ｅのうち、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として使用される部分は、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として使用される部分に比べてゲート長は小さく、ゲート幅は大きい。また、このゲート電極９ｅのうち、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として使用される部分は、アクティブ領域Ｌｐと素子分離溝２との境界領域（図の○印で示す領域）におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。 Of the gate electrode 9e common to the drive MISFET Qd 1 and the load MISFET Qp 1 , the portion used as the gate electrode of the drive MISFET Qd 1 has a gate length larger than the portion used as the gate electrode of the load MISFET Qp 1. Is small and the gate width is large. Further, among the gate electrode 9e, portions to be used as a gate electrode of the driving MISFET Qd 1 has a gate length in the boundary region between the active region Lp and the element isolation trench 2 (region indicated by ○ marks in the figure), an active It is larger than the gate length at the center of the region Lp.

同様に、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２に共通のゲート電極９ｆのうち、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として使用される部分は、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として使用される部分に比べてゲート長は小さく、ゲート幅は大きい。また、このゲート電極９ｆのうち、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として使用される部分は、アクティブ領域Ｌｐと素子分離溝２との境界領域（図の○印で示す領域）におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。 Similarly, of the common gate electrode 9f to the driving MISFET Qd 2 and load MISFET Qp 2, portions to be used as a gate electrode of the driving MISFET Qd 2, as compared to the portion that is used as a gate electrode of the load MISFET Qp 2 The gate length is small and the gate width is large. Further, among the gate electrode 9f, portion used as a gate electrode of the driving MISFET Qd 2 has a gate length in the boundary region between the active region Lp and the element isolation trench 2 (region indicated by ○ marks in the figure), an active It is larger than the gate length at the center of the region Lp.

メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極９ｄ〜９ｆは、例えば多結晶シリコン膜の上部にＣｏシリサイド層を形成したポリサイド構造で構成されている。   Each of the gate electrodes 9d to 9f of the six MISFETs constituting the memory cell has, for example, a polycide structure in which a Co silicide layer is formed on a polycrystalline silicon film.

上記一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のゲート電極９ｅ、９ｆは、アクティブ領域Ｌｐと素子分離溝２との境界領域におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。そのため、製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域に寄生のトランジスタが形成されたとしても、この境界領域におけるゲート長をアクティブ領域Ｌｐの中央部におけるゲート長とほぼ同じにした場合に比べて、境界部のチャネルを流れるドレイン電流が少ない。すなわち、駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のゲート電極９ｅ、９ｆを上記のような形状とすることにより、しきい値電圧のばらつきによるメモリセルの動作不良が少なくなり、チップの取得率が向上するので、ＳＲＡＭの製造歩留まりを向上させることができる。また、駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のリーク電流を低減できるので、メモリセルの消費電力を低減することができる。 The gate electrodes 9e and 9f of the pair of driving MISFETs (Qd 1 and Qd 2 ) have a gate length in the boundary region between the active region Lp and the element isolation trench 2 larger than the gate length in the central portion of the active region Lp. . Therefore, even if a parasitic transistor is formed in the boundary region due to the diffusion of impurities generated during the manufacturing process into the element isolation trench and the effect of the recess at the end of the element isolation trench, the gate length in the boundary region is reduced. Compared to the case where the gate length is substantially the same as the gate length in the central portion of the active region Lp, the drain current flowing through the channel at the boundary is small. That is, by making the gate electrodes 9e, 9f of the driving MISFETs (Qd 1 , Qd 2 ) as described above, memory cell malfunction due to variations in threshold voltage is reduced, and the chip acquisition rate is increased. As a result, the manufacturing yield of SRAM can be improved. In addition, since the leakage current of the driving MISFET (Qd 1 , Qd 2 ) can be reduced, the power consumption of the memory cell can be reduced.

次に、上記ＳＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの製造方法を図７〜図２１を用いて説明する。なお、これらの図において、左側から基準電圧発生回路の一部を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ１）、入出力回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱ５およびｐチャネル型ＭＩＳＦＥＴＱ６、転送用ＭＩＳＦＥＴＱｔ１、負荷用ＭＩＳＦＥＴＱｐ１、駆動用ＭＩＳＦＥＴＱｄ２、の順に並んでいる。 Next, a manufacturing method of the MISFET constituting the SRAM memory cell and the peripheral circuit will be described with reference to FIGS. In these figures, from the left side, an n-channel MISFET (Q 1 ) constituting a part of the reference voltage generating circuit, an n-channel MISFET Q 5 and a p-channel MISFET Q 6 constituting a part of the input / output circuit, transfer MISFET Qt 1 for load, MISFET Qp 1 for load, and MISFET Qd 2 for drive are arranged in this order.

まず、図７に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜３０を形成した後、酸化シリコン膜３０の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜３０は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。   First, as shown in FIG. 7, a substrate 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm is thermally oxidized at about 850 ° C., and a thin silicon oxide film having a thickness of about 10 nm is formed on the surface. After forming 30, a silicon nitride film (oxidation resistant film) 3 having a thickness of about 120 nm is deposited on the silicon oxide film 30 by a CVD method. The silicon nitride film 3 is used as a mask when the substrate 1 in the element isolation region is etched to form a groove. Further, since the silicon nitride film 3 has the property of being hardly oxidized, it is also used as a mask for preventing the surface of the underlying substrate 1 from being oxidized. The silicon oxide film 30 below the silicon nitride film 3 relieves stress generated at the interface between the substrate 1 and the silicon nitride film 3 and causes defects such as dislocations on the surface of the substrate 1 due to the stress. Form to prevent.

次に、図８に示すように、フォトレジスト膜３１をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜３０とを選択的に除去することによって、基板１の表面を露出させる。   Next, as shown in FIG. 8, by selectively removing the silicon nitride film 3 in the element isolation region and the silicon oxide film 30 therebelow by dry etching using the photoresist film 31 as a mask, the substrate 1 Expose the surface.

次に、フォトレジスト膜３１をアッシングで除去した後、図９に示すように、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。   Next, after removing the photoresist film 31 by ashing, as shown in FIG. 9, a trench 2a having a depth of about 350 to 400 nm is formed in the substrate 1 in the element isolation region by dry etching using the silicon nitride film 3 as a mask. To do.

次に、希フッ酸などを使った洗浄によって、溝２ａの内壁に付着したエッチング残渣を除去した後、図１０に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜３２を形成する。この酸化シリコン膜３２は、溝２ａの内壁に生じたドライエッチングのダメージを回復すると共に、後の工程で溝２ａの内部に埋め込まれる酸化シリコン膜と基板１との界面に生じるストレスを緩和するために形成する。   Next, after removing etching residues adhering to the inner wall of the groove 2a by cleaning with dilute hydrofluoric acid or the like, the substrate 1 is thermally oxidized at about 800 to 1000 ° C. as shown in FIG. A thin silicon oxide film 32 having a thickness of about 10 nm is formed on the inner wall of 2a. The silicon oxide film 32 recovers damage caused by dry etching that has occurred on the inner wall of the groove 2a, and relieves stress generated at the interface between the silicon oxide film embedded in the groove 2a and the substrate 1 in a later step. To form.

次に、図１１に示すように、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積する。この酸化シリコン膜４は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２ａの内部が酸化シリコン膜４で完全に埋め込まれるようにする。酸化シリコン膜４は、例えば酸素とテトラエトキシシラン((Ｃ２Ｈ５)４Ｓｉ)とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。 Next, as shown in FIG. 11, a silicon oxide film 4 is deposited by CVD on the substrate 1 including the inside of the groove 2a. The silicon oxide film 4 is deposited with a film thickness (for example, about 450 to 500 nm) thicker than the depth of the groove 2 a so that the inside of the groove 2 a is completely filled with the silicon oxide film 4. The silicon oxide film 4 is formed by a film formation method with good step coverage, such as a silicon oxide film formed using, for example, oxygen and tetraethoxysilane ((C 2 H 5 ) 4 Si).

次に、基板１を約１０００℃で熱酸化し、溝２ａに埋め込んだ酸化シリコン膜４の膜質を改善するためのデンシファイ（焼き締め）を行った後、図１２に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで窒化シリコン膜３の上部の酸化シリコン膜４を除去する。フォトレジスト膜３３のパターンは、素子分離領域の窒化シリコン膜３をドライエッチングするときに使用したフォトレジスト膜３１の反転パターンとする。   Next, after the substrate 1 is thermally oxidized at about 1000 ° C. and densification (baking) for improving the film quality of the silicon oxide film 4 embedded in the groove 2a is performed, as shown in FIG. The silicon oxide film 4 on the silicon nitride film 3 is removed by dry etching using 33 as a mask. The pattern of the photoresist film 33 is an inverted pattern of the photoresist film 31 used when dry etching the silicon nitride film 3 in the element isolation region.

次に、フォトレジスト膜３３を除去した後、図１３に示すように、化学機械研磨（ＣＭＰ）法を用いて溝２ａの上部の酸化シリコン膜４を研磨し、その表面を平坦化することによって素子分離溝２を形成する。この研磨は、アクティブ領域の基板１表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜４の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。   Next, after removing the photoresist film 33, as shown in FIG. 13, the silicon oxide film 4 on the upper portion of the groove 2a is polished by using a chemical mechanical polishing (CMP) method, and the surface thereof is flattened. Element isolation trenches 2 are formed. This polishing is performed using the silicon nitride film 3 covering the surface of the substrate 1 in the active region as a stopper, and the end point is when the height of the surface of the silicon oxide film 4 is the same as that of the silicon nitride film 3. .

次に、アクティブ領域の基板１表面を覆っている窒化シリコン膜３を熱リン酸で除去し、その下部の酸化シリコン膜３０を露出させる。窒化シリコン膜３を除去すると、図１４に拡大して示すように、アクティブ領域の基板１の表面に形成された酸化シリコン膜３０の表面と素子分離溝２に埋め込まれた酸化シリコン膜４の表面との間に窒化シリコン膜３の膜厚に相当する段差が発生する。   Next, the silicon nitride film 3 covering the surface of the substrate 1 in the active region is removed with hot phosphoric acid to expose the underlying silicon oxide film 30. When the silicon nitride film 3 is removed, as shown in an enlarged view in FIG. 14, the surface of the silicon oxide film 30 formed on the surface of the substrate 1 in the active region and the surface of the silicon oxide film 4 embedded in the element isolation trench 2. A step corresponding to the film thickness of the silicon nitride film 3 occurs between the two.

次に、素子分離溝２に埋め込まれた酸化シリコン膜４の表面をフッ酸でウェットエッチングし、アクティブ領域の基板１の表面との間に生じた段差を低減する。このとき、アクティブ領域の基板１に形成されていた薄い酸化シリコン膜３０もエッチングされ、基板１の表面が露出する。また、前記窒化シリコン膜３と接していた箇所の酸化シリコン膜４は、その上面だけでなく側面もフッ酸に晒されるので、アクティブ領域から離れた領域の酸化シリコン膜４に比べて被エッチング量が多くなる。これにより、図１５に拡大して示すように、素子分離溝２の端部近傍の酸化シリコン膜４の表面（矢印で示す箇所）が下方に後退（リセス）する。   Next, the surface of the silicon oxide film 4 embedded in the element isolation trench 2 is wet-etched with hydrofluoric acid to reduce the level difference between the surface of the substrate 1 in the active region. At this time, the thin silicon oxide film 30 formed on the substrate 1 in the active region is also etched, and the surface of the substrate 1 is exposed. Further, since the silicon oxide film 4 in contact with the silicon nitride film 3 is exposed not only to the upper surface but also to the side surfaces thereof with hydrofluoric acid, the amount of etching is smaller than that of the silicon oxide film 4 in the region away from the active region. Will increase. As a result, as shown in an enlarged view in FIG. 15, the surface of the silicon oxide film 4 in the vicinity of the end portion of the element isolation trench 2 (a portion indicated by an arrow) retreats (recesses) downward.

次に、図１６に示すように、基板１を約８５０℃で熱酸化し、アクティブ領域の基板１の表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜３４を形成する。この酸化シリコン膜３４は、次に行なう不純物のイオン打ち込みによる基板１のダメージを低減するために形成する。   Next, as shown in FIG. 16, the substrate 1 is thermally oxidized at about 850 ° C. to form a thin silicon oxide film 34 having a thickness of about 10 nm on the surface of the substrate 1 in the active region. This silicon oxide film 34 is formed in order to reduce damage to the substrate 1 due to ion implantation of impurities to be performed next.

続いて、基板１にウエル（ｐ型ウエルおよびｎ型ウエル）を形成するために、上記酸化シリコン膜３４を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。また、ＭＩＳＦＥＴのしきい値電圧を制御するために、上記酸化シリコン膜３４を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエルを形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、しきい値電圧を制御するための不純物は、低いエネルギーで基板１の浅い領域に導入する。   Subsequently, in order to form a well (p-type well and n-type well) in the substrate 1, an n-type impurity (for example, phosphorus) is implanted into a part of the substrate 1 through the silicon oxide film 34, and p is formed in the other part. Implant type impurities (boron). Further, p-type impurities (boron) are implanted into the substrate 1 through the silicon oxide film 34 in order to control the threshold voltage of the MISFET. Impurities for forming the well are introduced into a deep region of the substrate 1 with high energy, and impurities for controlling the threshold voltage are introduced into a shallow region of the substrate 1 with low energy.

次に、図１７に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、基準電圧発生回路領域の基板１の深い領域にｎ型ウエル５を形成し、浅い領域にｐ型ウエル６を形成する。また、メモリセル領域の基板１にｐ型ウエル６およびｎ型ウエル７を形成し、入出力回路領域の基板１にｐ型ウエル６およびｎ型ウエル７を形成する。   Next, as shown in FIG. 17, the substrate 1 is heat-treated at about 950 ° C. to extend and diffuse the impurities, thereby forming an n-type well 5 in a deep region of the substrate 1 in the reference voltage generating circuit region. A p-type well 6 is formed in the region. A p-type well 6 and an n-type well 7 are formed on the substrate 1 in the memory cell region, and a p-type well 6 and an n-type well 7 are formed on the substrate 1 in the input / output circuit region.

次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜３４を除去した後、図１８に示すように、基板１を約８００〜８５０℃で熱酸化することによって、ｐ型ウエル６およびｎ型ウエル７のそれぞれの表面に清浄なゲート酸化膜８を形成した後、上記ゲート酸化膜８の上部にゲート電極９ａ〜９ｆを形成する。このゲート電極９ａ〜９ｆは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることによって形成する。   Next, after removing the silicon oxide film 34 on the surface of the substrate 1 by wet etching using hydrofluoric acid, the substrate 1 is thermally oxidized at about 800 to 850 ° C. as shown in FIG. After the clean gate oxide film 8 is formed on the surface of each of the 6 and n-type wells 7, gate electrodes 9 a to 9 f are formed on the gate oxide film 8. The gate electrodes 9a to 9f are obtained by depositing a polycrystalline silicon film having a film thickness of about 200 nm to 250 nm on the gate oxide film 8 by CVD and then dry etching the polycrystalline silicon film using the photoresist film as a mask. Formed by.

基準電圧発生回路の一部を構成するＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａは、前記図３に示すパターンで形成し、入出力回路の一部を構成するＭＩＳＦＥＴ（Ｑ５）のゲート電極９ｂは、前記図４に示すパターンで形成する。また、メモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ１および転送用ＭＩＳＦＥＴＱｔ１のそれぞれのゲート電極９ｄ〜９ｆは、前記図６に示すパターンで形成する。 The gate electrode 9a of the MISFET (Q 1 ) constituting part of the reference voltage generating circuit is formed in the pattern shown in FIG. 3, and the gate electrode 9b of the MISFET (Q 5 ) constituting part of the input / output circuit is The pattern shown in FIG. 4 is formed. Further, the gate electrodes 9d to 9f of the driving MISFET Qd 2 , the load MISFET Qp 1 and the transfer MISFET Qt 1 constituting the memory cell are formed in the pattern shown in FIG.

基準電圧発生回路の一部を構成するＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａのゲート長は、例えば０．４μｍ、ゲート幅は、例えば１０μｍである。このような細長いパターンのゲート電極９ａは、ゲート加工後の洗浄工程などで振動を受けると倒れ易い。ところが、本実施形態ではゲート電極９ａの両端部のゲート長を中央部のゲート長に比べて大きくしているので、中央部のゲート長の小さい部分が倒れにくいという特徴がある。 The gate length of the gate electrode 9a of the MISFET (Q 1 ) constituting a part of the reference voltage generation circuit is, for example, 0.4 μm, and the gate width is, for example, 10 μm. The gate electrode 9a having such an elongated pattern is likely to fall down when subjected to vibration in a cleaning process after the gate processing. However, the present embodiment is characterized in that the gate length at both ends of the gate electrode 9a is made larger than the gate length at the central portion, so that the portion with a small gate length at the central portion is difficult to collapse.

次に、図１９に示すように、ｐ型ウエル６にリン（Ｐ）イオンを打ち込んで低不純物濃度のｎ-型半導体領域１０を形成し、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで低不純物濃度のｐ−型半導体領域１１を形成する。続いて、ｐ型ウエル６にホウ素（Ｂ）イオンを打ち込んでパンチスルーストッパとして機能するｐ型半導体領域からなるポケット領域１２を形成し、ｎ型ウエル６にリン（Ｐ）イオンを打ち込んでパンチスルーストッパとして機能するｎ型半導体領域からなるポケット領域１３を形成する。 Next, as shown in FIG. 19, phosphorus (P) ions are implanted into the p-type well 6 to form the low impurity concentration n − -type semiconductor region 10, and boron (B) ions are implanted into the n-type well 7. A p − type semiconductor region 11 having a low impurity concentration is formed. Subsequently, boron (B) ions are implanted into the p-type well 6 to form a pocket region 12 made of a p-type semiconductor region functioning as a punch-through stopper, and phosphorus (P) ions are implanted into the n-type well 6 to perform punch-through. A pocket region 13 made of an n-type semiconductor region functioning as a stopper is formed.

次に、図２０に示すように、ゲート電極９ｄ〜９ｆの側壁にサイドウォールスペーサ１４を形成した後、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）１５を形成し、ｐ型ウエル６にヒ素（Ａｓ）イオンを打ち込んで高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１６を形成した後、図２１に示すように、ゲート電極９ｄ〜９ｆ、ｐ＋型半導体領域（ソース、ドレイン）１５およびｎ＋型半導体領域（ソース、ドレイン）１６の表面にＣｏシリサイド層１７を形成することによってＭＩＳＦＥＴが完成する。 Next, as shown in FIG. 20, after the sidewall spacers 14 are formed on the side walls of the gate electrodes 9d to 9f, boron (B) ions are implanted into the n-type well 7 to form a high impurity concentration p + -type semiconductor region ( After forming an n + type semiconductor region (source, drain) 16 having a high impurity concentration by implanting arsenic (As) ions into the p-type well 6, a gate is formed as shown in FIG. A MISFET is completed by forming a Co silicide layer 17 on the surfaces of the electrodes 9d to 9f, the p + type semiconductor region (source, drain) 15 and the n + type semiconductor region (source, drain) 16.

ここで、前記図２１に示した基準電圧発生回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ１）について説明する。図２１に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）のソースとｎチャネル型ＭＩＳＦＥＴ（Ｑ１）が形成されているｐ型ウエル６は電気的に接続されている。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）が形成されているｐ型ウエル６とｐ型半導体基板１とは、ｎ型ウエル５によって電気的に分離されている。このような構成とすることにより、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）の基板効果によるしきい値電圧の変動を防止することができる。 Here, the n-channel MISFET (Q 1 ) constituting the reference voltage generating circuit shown in FIG. 21 will be described. As shown in FIG. 21, p-type well 6 in which the source and the n-channel type MISFET of the n-channel type MISFET (Q 1) (Q 1 ) is formed it is electrically connected. Further, the p-type well 6 in which the n-channel MISFET (Q 1 ) is formed and the p-type semiconductor substrate 1 are electrically separated by the n-type well 5. With such a configuration, it is possible to prevent fluctuations in the threshold voltage due to the substrate effect of the n-channel type MISFET (Q 1 ).

上記ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）についての説明は、ｎチャネル型ＭＩＳＦＥＴ（Ｑ２、Ｑ３、Ｑ４）についても同様である。つまり、図２のｎチャネル型ＭＩＳＦＥＴ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）は、各々がｎ型ウエル５によって完全にｐ型半導体基板とは電気的に分離されている。また、各々のｐ型ウエル６も電気的に独立している。 The description of the n channel MISFET (Q 1 ) is the same for the n channel MISFETs (Q 2 , Q 3 , Q 4 ). In other words, each of the n-channel MISFETs (Q 1 , Q 2 , Q 3 , Q 4 ) in FIG. 2 is completely electrically separated from the p-type semiconductor substrate by the n-type well 5. Each p-type well 6 is also electrically independent.

このように、直列接続された複数のＭＩＳＦＥＴの基板（ｐ型ウエル６）電位を独立にできる構造であるため、各々のＭＩＳＦＥＴの所望のしきい値電圧を出力することができるという効果がある。   As described above, since the substrate (p-type well 6) potential of a plurality of MISFETs connected in series can be made independent, there is an effect that a desired threshold voltage of each MISFET can be output.

上記説明は、デプレッション型のｎチャネル型ＭＩＳＦＥＴ（ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４）についても同様であり、それにより同様な効果が得られる。 The above description is the same for the depletion type n-channel MISFETs (DQ 1 , DQ 2 , DQ 3 , DQ 4 ), and the same effect can be obtained.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

基準電圧発生回路を構成するＭＩＳＦＥＴのゲート電極は、前記図３に示すような平面形状の他、例えば図２２に示すように、アクティブ領域Ｌと素子分離溝２との境界領域の全体を覆うような平面形状とすることもできる。   The gate electrode of the MISFET constituting the reference voltage generating circuit covers the entire boundary region between the active region L and the element isolation trench 2 as shown in FIG. 22, for example, in addition to the planar shape as shown in FIG. It can also be a flat shape.

本発明のゲート電極構造は、基準電圧発生回路を構成するＭＩＳＦＥＴのみならず、例えば待機用差動増幅器を構成するＭＩＳＦＥＴなどに適用することもできる。   The gate electrode structure of the present invention can be applied not only to the MISFET constituting the reference voltage generating circuit but also to the MISFET constituting the standby differential amplifier, for example.

また、前記実施の形態では、ＳＲＡＭに適用した場合について説明したが、これに限定されるものではなく、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形成する各種ＬＳＩに広く適用することができる。   In the above-described embodiment, the case where the present invention is applied to the SRAM has been described. However, the present invention is not limited to this, and the present invention can be widely applied to various LSIs in which a fine MISFET is formed on a substrate having an element isolation trench.

本発明は、ＭＩＳＦＥＴを有する半導体集積回路装置に利用されるものである。   The present invention is used for a semiconductor integrated circuit device having a MISFET.

本発明の一実施の形態であるＳＲＡＭが形成された半導体チップのブロック図である。It is a block diagram of the semiconductor chip in which SRAM which is one embodiment of this invention was formed. 本発明の一実施の形態であるＳＲＡＭの基準電圧発生回路を示す回路図である。1 is a circuit diagram showing a reference voltage generating circuit of an SRAM according to an embodiment of the present invention. FIG. （ａ）は、図２に示す基準電圧回路の一部を構成するエンハンスメント型ＭＩＳＦＥＴのゲート電極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。(A) is a top view which shows the gate electrode pattern of the enhancement type MISFET which comprises a part of reference voltage circuit shown in FIG. 2, (b) is sectional drawing along the BB line of (a). . （ａ）は、本発明の一実施の形態であるＳＲＡＭの入出力回路または論理回路を構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。(A) is a top view which shows the gate electrode pattern of MISFET which comprises the input-output circuit or logic circuit of SRAM which is one embodiment of this invention, (b) is along the BB line of (a). FIG. 本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。1 is an equivalent circuit diagram of an SRAM memory cell according to an embodiment of the present invention. FIG. 本発明の一実施の形態であるＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。It is a top view which shows the gate electrode pattern of MISFET which comprises the memory cell of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。It is principal part sectional drawing of the board | substrate which shows the manufacturing method of SRAM which is one embodiment of this invention. 本発明の他の実施の形態であるＳＲＡＭの基準電圧回路の一部を構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。It is a top view which shows the gate electrode pattern of MISFET which comprises a part of reference voltage circuit of SRAM which is other embodiment of this invention.

符号の説明Explanation of symbols

１ 基板
２ 素子分離溝
２ａ 溝
３ 窒化シリコン膜
４ 酸化シリコン膜
５ ｎ型ウエル
６ ｐ型ウエル
７ ｎ型ウエル
８ ゲート酸化膜
９ａ〜９ｆ ゲート電極
１０ ｎ-型半導体領域
１１ ｐ-型半導体領域
１２、１３ ポケット領域
１４ サイドウォールスペーサ
１５ ｐ＋型半導体領域（ソース、ドレイン）
１６ ｎ＋型半導体領域（ソース、ドレイン）
１７ Ｃｏシリサイド層
ＤＬ、／ＤＬ データ線
ＩＮＶ１、ＩＮＶ２ インバータ
ＤＱ１〜ＤＱ４ デプレッション型ＭＩＳＦＥＴ
Ｑ１〜Ｑ６ ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＷＬ ワード線 1 substrate 2 element isolation trench 2a trench 3 silicon nitride film 4 silicon oxide film 5 n-type well 6 p-type well 7 n-type well 8 gate oxide films 9a to 9f gate electrode 10 n − type semiconductor region 11 p − type semiconductor region 12 , 13 Pocket region 14 Side wall spacer 15 p + type semiconductor region (source, drain)
16 n + type semiconductor region (source, drain)
17 Co silicide layer DL, / DL data line INV 1 , INV 2 inverters DQ 1 to DQ 4 depletion type MISFET
Q 1 ~Q 6 MISFET
MISFET for driving Qd 1 and Qd 2
MISFET for Qp 1 and Qp 2 loads
Qt 1 , Qt 2 transfer MISFET
WL Word line

Claims (16)

素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きいことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length in the gate length direction of the first gate electrode in the first boundary region between the first active region and the element isolation region is larger than the length in the gate length direction of the first gate electrode,
The length in the gate length direction of the first gate electrode in the first boundary region is longer than the length in the gate length direction of the second gate electrode in the second boundary region between the second active region and the element isolation region. A semiconductor integrated circuit device characterized by being large. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length of the first gate electrode in the first boundary region between the first active region and the element isolation region in the gate length direction is the second boundary region between the second active region and the element isolation region. Larger than the length of the two gate electrodes in the gate length direction,
The first gate electrode in the first boundary region covers at least one entire side along the boundary region in the gate length direction and a part of two sides along the first boundary region in the gate width direction. A semiconductor integrated circuit device. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length in the gate length direction of the first gate electrode in the first boundary region between the first active region and the element isolation region is the length in the gate length direction of the first gate electrode in the center of the first active region. Larger than the length,
The length of the first gate electrode in the first boundary region between the first active region and the element isolation region in the gate length direction is the second boundary region between the second active region and the element isolation region. Larger than the length of the two gate electrodes in the gate length direction,
The first gate electrode in the first boundary region between the first active region and the element isolation region is the whole of one side along the first boundary region in the gate length direction, and the first boundary in the gate length direction. A semiconductor integrated circuit device which covers the whole of the other side along the region and part of the two sides along the boundary region in the gate width direction. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate of a first active region defined by an element isolation region, and a first MISFET is formed on a substrate of a second active region defined by the element isolation region. There,
A first gate electrode of the second MISFET is formed on the substrate of the first active region and extends from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length in the gate length direction of the first gate electrode in the first boundary region between the first active region and the element isolation region is the length in the gate length direction of the first gate electrode in the center of the first active region. Larger than the length,
The length in the gate length direction of the first gate electrode in the first boundary region is longer than the length in the gate length direction of the second gate electrode in the second boundary region between the second active region and the element isolation region. big,
The semiconductor integrated circuit device according to claim 1, wherein the first gate electrode in a first boundary region between the first active region and the element isolation region is formed to cover the first boundary region. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、
前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length in the gate length direction of the first gate electrode in the first boundary region between the first active region and the element isolation region is the length in the gate length direction of the first gate electrode in the center of the first active region. Larger than the length,
The length in the gate length direction of the first gate electrode in the first boundary region is longer than the length in the gate length direction of the second gate electrode in the second boundary region between the second active region and the element isolation region. big,
The first gate electrode in the first boundary region is formed along the first boundary region so as to extend in a gate length direction and a gate width direction,
A length in the gate width direction of the first gate electrode extending in the gate width direction in the first boundary region is substantially equal to a length in the gate width direction of the first gate electrode crossing the first active region. A semiconductor integrated circuit device. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length of the first gate electrode in the first boundary region between the first active region and the element isolation region in the gate length direction is the second boundary region between the second active region and the element isolation region. Larger than the length of the two gate electrodes in the gate length direction,
The semiconductor integrated circuit device according to claim 1, wherein the first gate electrode in the first boundary region extends in a gate length direction and a gate width direction. 素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device in which a first MISFET is formed on a substrate in a first active region defined by an element isolation region, and a second MISFET is formed on a substrate in a second active region defined by the element isolation region. There,
A first gate electrode of the first MISFET is formed on the substrate of the first active region, extending from one end to the other end across the first active region,
A second gate electrode of the second MISFET is formed on the substrate of the second active region and extends from one end to the other end across the second active region.
The length of the first gate electrode in the first boundary region between the first active region and the element isolation region in the gate length direction is the second boundary region between the second active region and the element isolation region. Larger than the length of the two gate electrodes in the gate length direction,
The first gate electrode in the boundary region between the first active region and the element isolation region is formed along the first boundary region, and covers the first boundary region in the gate length direction and the gate width direction. A semiconductor integrated circuit device. 請求項１〜７のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは基準電圧発生回路の一部を構成し、
前記第２ＭＩＳＦＥＴは入出力回路の一部を構成することを特徴とする半導体集積回路装置。 In the semiconductor integrated circuit device according to any one of claims 1 to 7,
The first MISFET constitutes a part of a reference voltage generation circuit,
The semiconductor integrated circuit device, wherein the second MISFET forms part of an input / output circuit. 請求項１〜７のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴによって構成されるメモリセルを有し、
前記第１ＭＩＳＦＥＴは前記駆動用ＭＩＳＦＥＴを構成し、
前記第２ＭＩＳＦＥＴは前記負荷用ＭＩＳＦＥＴを構成し、
前記第１境界領域における前記ゲート電極のゲート長は、前記第１アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 7, further comprising:
A memory cell including a pair of drive MISFETs, a pair of load MISFETs, and a pair of transfer MISFETs;
The first MISFET constitutes the driving MISFET,
The second MISFET constitutes the load MISFET,
The semiconductor integrated circuit device according to claim 1, wherein a gate length of the gate electrode in the first boundary region is larger than a gate length in a central portion of the first active region. 請求項９記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート幅は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 9.
A semiconductor integrated circuit device, wherein a gate width of the gate electrode of the driving M1SFET is larger than a gate width of the gate electrode of the load MISFET. 請求項９または１０記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート長は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 9 or 10,
The semiconductor integrated circuit device, wherein a gate length of the gate electrode of the driving M1SFET is smaller than a gate length of the gate electrode of the load MISFET. 請求項１〜１１のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 11,
The semiconductor integrated circuit device, wherein the first gate electrode includes a polycrystalline silicon film and a silicide layer formed on the polycrystalline silicon film. 請求項１２記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 12, wherein
The semiconductor integrated circuit device, wherein the silicide layer is made of cobalt silicide. 請求項１〜１３のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴのソース、ドレインは、低不純物濃度の第１導電型半導体領域と高不純物濃度の第１半導体領域とを有するＬＤＤ構造で構成され、
前記第１ＭＩＳＦＥＴが形成された前記基板には、前記低不純物濃度の第１導電型半導体領域を囲む第２導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 13,
The source and drain of the first MISFET have an LDD structure having a first conductivity type semiconductor region having a low impurity concentration and a first semiconductor region having a high impurity concentration,
2. A semiconductor integrated circuit device according to claim 1, wherein a pocket region made of a second conductivity type semiconductor region surrounding the first conductivity type semiconductor region having the low impurity concentration is formed on the substrate on which the first MISFET is formed. 請求項１〜１４のいずれか一項に記載の半導体集積回路装置において、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長は、前記第２アクティブ領域の中央部におけるゲート長とほぼ等しいことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 14,
The semiconductor integrated circuit device, wherein a gate length of the second gate electrode in a second boundary region between the second active region and the element isolation region is substantially equal to a gate length in a central portion of the second active region. . 請求項１〜１５のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 15,
The device isolation region is formed by including a groove formed in the substrate and an insulating film embedded in the groove.
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KR100917819B1 (en) 2007-12-27 2009-09-18 주식회사 동부하이텍 Method for manufacturing of high voltage semiconductor device
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