JP2006179861A - Semiconductor epitaxial wafer and field effect transistor - Google Patents
Semiconductor epitaxial wafer and field effect transistor Download PDFInfo
- Publication number
- JP2006179861A JP2006179861A JP2005269870A JP2005269870A JP2006179861A JP 2006179861 A JP2006179861 A JP 2006179861A JP 2005269870 A JP2005269870 A JP 2005269870A JP 2005269870 A JP2005269870 A JP 2005269870A JP 2006179861 A JP2006179861 A JP 2006179861A
- Authority
- JP
- Japan
- Prior art keywords
- buffer layer
- epitaxial wafer
- semiconductor epitaxial
- thickness
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、半導体エピタキシャルウェハ、及びそれを用いた高電子移動度トランジスタ等を含む電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor including a semiconductor epitaxial wafer and a high electron mobility transistor using the same.
高電子移動度トランジスタ(以下HEMTと記す)などを含む電界効果トランジスタ(以下FETと記す)においては、ソース電極とドレイン電極との間に流れる電流をゲート電極からの空乏層の広がりによって制御する。 In a field effect transistor (hereinafter referred to as FET) including a high electron mobility transistor (hereinafter referred to as HEMT), a current flowing between a source electrode and a drain electrode is controlled by spreading of a depletion layer from the gate electrode.
このようなFETのうち、サファイア基板又は炭化珪素(SiC)基板の上にGaNバッファ層やGaNとAlGaNからなる二重構造のバッファ層を形成し、該バッファ層の上に窒化ガリウム(GaN)系のエピタキシャル層を成長させて形成したものが、例えば特許文献1、2において報告されている。
しかし、GaNからなるエピタキシャル層を成長させたエピタキシャルウェハを製造する際には、エピタキシャル層と基板との界面を清浄するための技術が十分に確立されていないことや、GaNの原料ガスの一つであるアンモニア(NH3)ガスの高純度なものが得られないことなどにより、エピタキシャル層への導電性不純物の混入が生じ易い。 However, when manufacturing an epitaxial wafer in which an epitaxial layer made of GaN is grown, the technology for cleaning the interface between the epitaxial layer and the substrate is not well established, and one of the source gases of GaN As a result, the high purity of ammonia (NH 3 ) gas, which is, cannot be obtained, the conductive impurities are easily mixed into the epitaxial layer.
このため、基板上にGaNバッファ層を形成した場合においても、該バッファ層に導電性不純物の混入が生じ、バッファ層においては他の層と比較してより高い絶縁性が求められているのにもかかわらず、バッファ層が特に基板に近い部分においてチャネル層とほぼ同等の高い導電性を有してしまい、ゲート電極から空乏層が広がりにくくなる原因となる。 For this reason, even when a GaN buffer layer is formed on a substrate, conductive impurities are mixed in the buffer layer, and the buffer layer is required to have higher insulation than other layers. Nevertheless, the buffer layer has high conductivity substantially equal to that of the channel layer particularly in the portion close to the substrate, which causes the depletion layer to hardly spread from the gate electrode.
また、上記の高い導電性を有する部分(以下導電層と記す)に電流が流れてしまうことも良好な特性を有するFET等の電子デバイスを得ることを難しくしていた。 In addition, it is difficult to obtain an electronic device such as an FET having good characteristics because a current flows through the portion having high conductivity (hereinafter referred to as a conductive layer).
特許文献1、2に記載のFETにおいても上記の理由により、十分な特性は得られていないものと考えられる。
Even in the FETs described in
従って、本発明の目的は、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、導電性不純物の混入によりバッファ層の中に導電層が形成されるのを防止し、高い特性を有する半導体エピタキシャルウェハ及びそれを用いたHEMTを含むFETを提供することにある。 Accordingly, it is an object of the present invention to prevent a semiconductor epitaxial wafer having a buffer layer on a substrate from forming a conductive layer in the buffer layer due to mixing of conductive impurities and to have a high characteristic. And it is providing the FET containing HEMT using the same.
本発明は、上記目的を達成するため、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層は、第1のGaNバッファ層、AlNバッファ層、窒化ガリウム系バッファ層が順に前記基板上に形成された構造からなることを特徴とする半導体エピタキシャルウェハを提供する。 In order to achieve the above object, the present invention provides a semiconductor epitaxial wafer having a buffer layer on a substrate, wherein the buffer layer includes a first GaN buffer layer, an AlN buffer layer, and a gallium nitride buffer layer in order on the substrate. A semiconductor epitaxial wafer characterized by comprising the structure formed in (1) above is provided.
本発明は、上記目的を達成するため、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層は、第1のAlNバッファ層、第1のGaNバッファ層、第2のAlNバッファ層、窒化ガリウム系バッファ層が順に前記基板上に形成された構造からなることを特徴とする半導体エピタキシャルウェハを提供する。 In order to achieve the above object, the present invention provides a semiconductor epitaxial wafer having a buffer layer on a substrate, wherein the buffer layer includes a first AlN buffer layer, a first GaN buffer layer, a second AlN buffer layer, Provided is a semiconductor epitaxial wafer comprising a structure in which a gallium nitride buffer layer is sequentially formed on the substrate.
また、本発明は、上記目的を達成するため、上記の本発明の半導体エピタキシャルウェハの上にチャネル層、電子供給層、ソース電極、ゲート電極、ドレイン電極を具備することを特徴とする電界効果トランジスタを提供する。 In order to achieve the above object, the present invention includes a field effect transistor comprising a channel layer, an electron supply layer, a source electrode, a gate electrode, and a drain electrode on the semiconductor epitaxial wafer of the present invention. I will provide a.
本発明によれば、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、導電性不純物の混入によりバッファ層の中に導電層が形成されるのを防止し、高い特性を有する半導体エピタキシャルウェハ及びそれを用いたHEMTを含むFETを提供することが可能となる。 According to the present invention, in a semiconductor epitaxial wafer having a buffer layer on a substrate, it is possible to prevent a conductive layer from being formed in the buffer layer due to mixing of conductive impurities, and to provide a semiconductor epitaxial wafer having high characteristics and the same. It is possible to provide an FET including a HEMT using the above.
〔第1の実施の形態〕
本発明の第1の実施の形態に係るトランジスタの構造を半導体エピタキシャルウェハの構造とトランジスタの構造とに分けて説明する。
[First Embodiment]
The structure of the transistor according to the first embodiment of the present invention will be described separately for a semiconductor epitaxial wafer structure and a transistor structure.
(半導体エピタキシャルウェハの構造)
図1は、第1の実施の形態に係る半導体エピタキシャルウェハの断面図である。
(Structure of semiconductor epitaxial wafer)
FIG. 1 is a cross-sectional view of a semiconductor epitaxial wafer according to the first embodiment.
半導体エピタキシャルウェハ100は、サファイア又はSiCからなる基板110の上に、下から順に厚さ50nmのアンドープGaNからなる第1のGaNバッファ層121、厚さ300nmのアンドープAlNからなるAlNバッファ層122、厚さ1500nmのアンドープGaNからなる第2のGaNバッファ層123(窒化ガリウム系バッファ層)により構成されるバッファ層120が形成された構造を有する。
A semiconductor
ここで、この半導体エピタキシャルウェハ100のエピタキシャル成長は、有機金属気相成長(MOVPE)法により行う。また、このMOVPE法において、例えば、ガリウム原料としてトリメチルガリウム(TMG)を、アルミニウム原料としてトリメチルアルミニウム(TMA)を、窒素原料としてアンモニアガスを、キャリアガスとして水素をそれぞれ用いる。
Here, the epitaxial growth of the semiconductor
また、この半導体エピタキシャルウェハ100のエピタキシャル成長は、例えば、半導体エピタキシャルウェハ100をその表面を天井に向けたフェイスアップ状態でヒーター加熱減圧炉内に配置し、炉内の圧力を13332Pa(100Torr)に設定して行う。
The epitaxial growth of the semiconductor
なお、第1のGaNバッファ層121の成長温度は300〜800℃であり、その厚さは10〜100nmの範囲で変更実施が可能である。これは、この範囲外の条件では表面状態の良好な結晶が得られないからである。 The growth temperature of the first GaN buffer layer 121 is 300 to 800 ° C., and the thickness can be changed within the range of 10 to 100 nm. This is because crystals having a good surface state cannot be obtained under conditions outside this range.
また、第2のGaNバッファ層123の成長温度は300〜800℃であり、その厚さは500〜2000nmの範囲で変更実施が可能である。これは、500nm未満の場合は、例えばHEMTにおいて、十分な2次元電子ガス特性(シートキャリア濃度及び電子移動度)が得られなくなり、2000nmを超える場合にはバッファ層中の残留不純物によりフリーキャリアが生じてしまい、バッファ層の抵抗を低下させてしまうためである。 The growth temperature of the second GaN buffer layer 123 is 300 to 800 ° C., and the thickness can be changed in the range of 500 to 2000 nm. For example, when the thickness is less than 500 nm, sufficient two-dimensional electron gas characteristics (sheet carrier concentration and electron mobility) cannot be obtained in HEMT. When the thickness exceeds 2000 nm, free carriers are generated due to residual impurities in the buffer layer. This is because the resistance of the buffer layer is lowered.
なお、この第1の実施の形態において、窒化ガリウム系バッファ層はGaNバッファ層(第2のGaNバッファ層123)であるとして説明しているが、この材料はGaNに限られるものではなく、AlxInyGa1−x−yN(0≦x<0.1、0≦y<0.3)の組成範囲であれば、HEMTの2次元電子ガス特性へ悪影響を与えないため、どの組成比の材料であってもよい。 In the first embodiment, the gallium nitride buffer layer is described as being a GaN buffer layer (second GaN buffer layer 123). However, this material is not limited to GaN, and Al if x in y composition range of Ga 1-x-y N ( 0 ≦ x <0.1,0 ≦ y <0.3), since it does not adversely affect the 2-dimensional electron gas characteristics of the HEMT, which composition Ratio material may also be used.
また、AlNバッファ層122の成長温度は950℃〜1300℃であり、その厚さは200nm以上である。これは、950℃未満の場合はAlNがラテラル(横方向)成長しにくくなり、表面が荒れてしまい、1300℃を超える場合は下に位置する第1のGaNバッファ層121が蒸発して、GaNバッファ層の効果が無くなってしまうためである。950℃〜1200℃であることがより望ましい。 The growth temperature of the AlN buffer layer 122 is 950 ° C. to 1300 ° C., and the thickness is 200 nm or more. This is because when the temperature is lower than 950 ° C., it becomes difficult for AlN to grow laterally (lateral direction), the surface becomes rough, and when the temperature exceeds 1300 ° C., the underlying first GaN buffer layer 121 evaporates and GaN This is because the effect of the buffer layer is lost. It is more desirable that the temperature is 950 ° C to 1200 ° C.
GaNバッファ層の効果とは、基板110上にAlNバッファ層122層を直に厚く成長させるよりも、基板110上に第1のGaNバッファ層121を形成し、その上にAlNバッファ層122層を形成することで、表面状態がより良好な結晶を得ることができることである。GaNバッファ層121には、AlNバッファ層122層の転位密度を低下させる働きもあり、これが1×108cm-2未満になると、高抵抗化しにくくなる(抵抗が下がる)という問題点が生じる。そのため、AlNバッファ層122の厚さを200nm以上にして、転位密度が1×108cm-2以上になるようにする。 The effect of the GaN buffer layer is that the first GaN buffer layer 121 is formed on the substrate 110 and the AlN buffer layer 122 layer is formed on the substrate 110 rather than directly growing the AlN buffer layer 122 layer on the substrate 110 to be thick. By forming the crystal, a crystal having a better surface state can be obtained. The GaN buffer layer 121 also has a function of lowering the dislocation density of the AlN buffer layer 122 layer. When this is less than 1 × 10 8 cm −2 , there is a problem that it is difficult to increase the resistance (the resistance decreases). Therefore, the thickness of the AlN buffer layer 122 is set to 200 nm or more so that the dislocation density is 1 × 10 8 cm −2 or more.
(トランジスタの構造)
図2は、第1の実施の形態に係るトランジスタであるHEMTの断面図である。
(Transistor structure)
FIG. 2 is a cross-sectional view of a HEMT that is a transistor according to the first embodiment.
HEMT200は、サファイア又はSiCからなる基板110の上に、下から順に厚さ50nmのアンドープGaNからなる第1のGaNバッファ層121、厚さ300nmのアンドープAlNからなるAlNバッファ層122、厚さ2000nmのアンドープGaNからなる第2のGaNバッファ層123により構成されるバッファ層120が形成されてなるエピタキシャルウェハ100の上に、下から順に厚さ100nmのアンドープGaNからなるチャネル層201、厚さが25nmのn型AlGaNからなるキャリア供給層202が形成され、キャリア供給層202の上に厚さ2nmのn型GaNからなるキャップ層203及びゲート電極204、キャップ層203の上にソース電極205及びドレイン電極206が形成された構造を有する。
The HEMT 200 includes a first GaN buffer layer 121 made of undoped GaN having a thickness of 50 nm, an AlN buffer layer 122 made of undoped AlN having a thickness of 300 nm, and a 2000 nm thick material on a substrate 110 made of sapphire or SiC. On the
ここで、このHEMT200のエピタキシャル成長は、半導体エピタキシャルウェハ100の場合と同様の条件で、MOVPE法により行う。また、このMOVPE法において、例えば、ガリウム原料としてTMGを、アルミニウム原料としてTMAを、窒素原料としてアンモニアガスを、キャリアガスとして水素を、n型ドーパントとしてモノシランをそれぞれ用いる。
Here, the epitaxial growth of the HEMT 200 is performed by the MOVPE method under the same conditions as in the case of the semiconductor
(第1の実施の形態の効果)
この第1の実施の形態によれば、半導体エピタキシャルウェハ100及びHEMT200において、バッファ層の転位密度の低下を引き起こすGaNバッファ層を備えながらも、AlNバッファ層122の厚さを200nm以上とすることで転位密度を1×108cm-2以上にし、導電層が形成されることを防止することができる。
(Effects of the first embodiment)
According to the first embodiment, in the semiconductor
〔第2の実施の形態〕
本発明の第2の実施の形態に係るトランジスタの構造を半導体エピタキシャルウェハの構造とトランジスタの構造とに分けて説明する。
[Second Embodiment]
The structure of the transistor according to the second embodiment of the present invention will be described separately for a semiconductor epitaxial wafer structure and a transistor structure.
(半導体エピタキシャルウェハの構造)
図3は、第2の実施の形態に係る半導体エピタキシャルウェハの断面図である。
(Structure of semiconductor epitaxial wafer)
FIG. 3 is a cross-sectional view of a semiconductor epitaxial wafer according to the second embodiment.
半導体エピタキシャルウェハ300は、サファイアからなる基板310の上に、下から順に厚さ25nmのアンドープAlNからなる第1のAlNバッファ層321、厚さ50nmのアンドープGaNからなる第1のGaNバッファ層322、厚さが300nmのアンドープAlNからなる第2のAlNバッファ層323、厚さ1500nmのアンドープGaNからなる第2のGaNバッファ層324(窒化ガリウム系バッファ層)により構成されるバッファ層320が形成された構造を有する。第1の実施の形態に係る半導体エピタキシャルウェハ100との構成上の違いは、基板と第1のGaN層の間にAlN層(第1のAlNバッファ層321)が形成されていることである。
The semiconductor
この半導体エピタキシャルウェハ300のエピタキシャル成長の方法及びその条件は、第1の実施の形態に係る半導体エピタキシャルウェハ100のものと同様であるので説明を省略する。
Since the epitaxial growth method and conditions of this
また、第1のGaNバッファ層322、第2のGaNバッファ層324、及び第2のAlNバッファ層323の成長温度及びその厚さは、それぞれ第1の実施の形態に係る第1のGaNバッファ層121、第2のGaNバッファ層123、及びAlNバッファ層122のものと同様であるので説明を省略する。 The growth temperature and the thickness of the first GaN buffer layer 322, the second GaN buffer layer 324, and the second AlN buffer layer 323 are the same as those of the first GaN buffer layer according to the first embodiment. 121, the second GaN buffer layer 123, and the AlN buffer layer 122.
ここで、第1のAlNバッファ層321の成長温度は950℃〜1300℃であり、その厚さは10〜50nmで変更実施が可能である。第1のAlNバッファ層321は、基板表面に付着した不純物によりバッファ層320中に導電層が形成されることを防ぐ役割を持つが、厚さがありすぎると、その上に第1のGaNバッファ層322を積んでも良い表面状態が得られなくなるため、厚さを10〜50nmとしたものである。950℃〜1200℃であることがより望ましい。 Here, the growth temperature of the first AlN buffer layer 321 is 950 ° C. to 1300 ° C., and its thickness can be changed between 10 and 50 nm. The first AlN buffer layer 321 serves to prevent a conductive layer from being formed in the buffer layer 320 due to impurities attached to the substrate surface, but if the thickness is too large, the first GaN buffer layer 321 is formed thereon. Since a surface state that may be stacked with the layer 322 cannot be obtained, the thickness is set to 10 to 50 nm. It is more desirable that the temperature is 950 ° C to 1200 ° C.
(トランジスタの構造)
図4は、第2の実施の形態に係るトランジスタであるHEMTの断面図である。
(Transistor structure)
FIG. 4 is a cross-sectional view of a HEMT that is a transistor according to the second embodiment.
HEMT400は、サファイア又はSiCからなる基板310の上に、下から順に厚さ25nmのアンドープAlNからなる第1のAlNバッファ層321、厚さ50nmのアンドープGaNからなる第1のGaNバッファ層322、厚さが300nmのアンドープAlNからなる第2のAlNバッファ層323、厚さ1500nmのアンドープGaNからなる第2のGaNバッファ層324により構成されるバッファ層320が形成されてなるエピタキシャルウェハ300の上に、下から順に厚さ100nmのアンドープGaNからなるチャネル層401、厚さが25nmのn型AlGaNからなるキャリア供給層402が形成され、キャリア供給層402の上に厚さ2nmのn型GaNからなるキャップ層403及びゲート電極404、キャップ層403の上にソース電極405及びドレイン電極406が形成された構造を有する。
The
ここで、このHEMT400のエピタキシャル成長の方法及びその条件は、第1の実施の形態に係るHEMT200のものと同様であるので説明を省略する。
Here, the epitaxial growth method and conditions of the
(第2の実施の形態の効果)
この第2の実施の形態によれば、半導体エピタキシャルウェハ300及びHEMT400が、第1のAlNバッファ層321を備えることにより、第1の実施の形態に係る半導体エピタキシャルウェハ100及びHEMT200と比較して、バッファ層320中に導電層が形成されることをより確実に防止することができる。
(Effect of the second embodiment)
According to the second embodiment, the
以下に実施例を挙げて本発明を具体的に説明するが、本発明はそれらによって限定されるものではない。 EXAMPLES The present invention will be specifically described below with reference to examples, but the present invention is not limited thereto.
この本発明の実施例1において、第1の実施の形態に係る半導体エピタキシャルウェハ100におけるAlNバッファ層122の厚さを100nm、200nm、300nmと変化させたものを作製し、これらの導電性(電流値で示し、単位はA/mm)、及び転位密度(単位はcm−2)の測定を行った。
In Example 1 of the present invention, the thickness of the AlN buffer layer 122 in the
ここで、この半導体エピタキシャルウェハ100のエピタキシャル成長は、有機金属気相成長(MOVPE)法により行った。また、このMOVPE法において、ガリウム原料としてトリメチルガリウム(TMG)を、アルミニウム原料としてトリメチルアルミニウム(TMA)を、窒素原料としてアンモニアガスを、キャリアガスとして水素をそれぞれ用いた。
Here, the epitaxial growth of the
また、この半導体エピタキシャルウェハ100のエピタキシャル成長は、半導体エピタキシャルウェハ100をその表面を天井に向けたフェイスアップ状態でヒーター加熱減圧炉内に配置し、炉内の圧力を13332Pa(100Torr)に設定して行った。
The epitaxial growth of the
図5は、実施例1に係る測定用素子の断面図を示す。測定用素子500は、半導体エピタキシャルウェハ100の第2のGaNバッファ層123の上に測定用電極501、502を設けたものである。この測定用電極501、502に10Vの電圧を印加し、その時に流れる電流の大きさを測定した。
FIG. 5 is a cross-sectional view of the measuring element according to the first embodiment. The measurement element 500 is obtained by providing measurement electrodes 501 and 502 on the second GaN buffer layer 123 of the
図6は、測定結果を表すグラフである。AlNバッファ層122の厚さが100nm、200nm、300nmの場合、電流値はそれぞれ約5×10−7A/mm、5×10−8A/mm、1×10−8A/mmであり、転位密度はそれぞれ約5×107cm−2、1×108cm−2、5×108cm−2であった。 FIG. 6 is a graph showing the measurement results. When the thickness of the AlN buffer layer 122 is 100 nm, 200 nm, and 300 nm, the current values are about 5 × 10 −7 A / mm, 5 × 10 −8 A / mm, and 1 × 10 −8 A / mm, respectively. The dislocation densities were about 5 × 10 7 cm −2 , 1 × 10 8 cm −2 , and 5 × 10 8 cm −2 , respectively.
以上の結果より、AlNバッファ層122の厚さが300nmの場合に最も良い値を示すことがわかった。また、AlNバッファ層122の厚さが200nm以上である場合に、バッファ層122の転位密度がおよそ1×108cm−2以上になり、バッファ層120内に導電層が形成されることを防止するという本発明の目的を達することがわかった。 From the above results, it was found that the best value was obtained when the thickness of the AlN buffer layer 122 was 300 nm. Further, when the thickness of the AlN buffer layer 122 is 200 nm or more, the dislocation density of the buffer layer 122 is about 1 × 10 8 cm −2 or more, and the formation of a conductive layer in the buffer layer 120 is prevented. It has been found that the object of the present invention is achieved.
(比較例)
図9は、従来の半導体エピタキシャルウェハの測定素子の断面図である。測定素子700は、サファイアからなる基板720の上に、下から順に成長温度500℃で成長させた厚さ50nmの第1のGaNバッファ層731、成長温度1050℃で成長させた厚さ2000nmの第2のGaNバッファ層732から構成されるバッファ層730が形成された構造を持つ半導体エピタキシャルウェハ710の上に測定用電極701、702を設けたものである。バッファ層のエピタキシャル成長方法及び用いる原料は実施例1と同様である。
(Comparative example)
FIG. 9 is a cross-sectional view of a conventional measuring element of a semiconductor epitaxial wafer. The measurement element 700 includes a first GaN buffer layer 731 having a thickness of 50 nm grown on a
測定用電極701、702に10Vの電圧を印加し、その時に流れる電流の大きさを測定した結果、1×10−1A/mmという実施例1と比較して非常に大きな値が得られた。 As a result of applying a voltage of 10 V to the measurement electrodes 701 and 702 and measuring the magnitude of the current flowing at that time, a very large value of 1 × 10 −1 A / mm was obtained compared to Example 1. .
この本発明の実施例2において、第2の実施の形態に係る半導体エピタキシャルウェハ300における第1のAlNバッファ層321の厚さを0、25nm、50nm、75nmと変化させたものを作製し、これらの導電性(電流値で示し、単位はA/mm)の測定を行った。
In Example 2 of the present invention, the thickness of the first AlN buffer layer 321 in the
ここで、この半導体エピタキシャルウェハ300のエピタキシャル成長は、有機金属気相成長(MOVPE)法により行った。また、このMOVPE法において、ガリウム原料としてトリメチルガリウム(TMG)を、アルミニウム原料としてトリメチルアルミニウム(TMA)を、窒素原料としてアンモニアガスを、キャリアガスとして水素をそれぞれ用いた。
Here, the epitaxial growth of the
また、この半導体エピタキシャルウェハ300のエピタキシャル成長は、半導体エピタキシャルウェハ100をその表面を天井に向けたフェイスアップ状態でヒーター加熱減圧炉内に配置し、炉内の圧力を13332Pa(100Torr)に設定して行った。
The epitaxial growth of the
図7は、実施例2に係る測定用素子の断面図を示す。測定用素子800は、半導体エピタキシャルウェハ300の第2のGaNバッファ層324の上に測定用電極801、802を設けたものである。この測定用電極801、802に10Vの電圧を印加し、その時に流れる電流の大きさを測定した。
FIG. 7 is a sectional view of the measuring element according to the second embodiment. The measurement element 800 is obtained by providing measurement electrodes 801 and 802 on the second GaN buffer layer 324 of the
図8は、測定結果を表すグラフである。第1のAlNバッファ層321の厚さが0nm、25nm、50nm、75nmの場合、電流値はそれぞれ約2×10−8A/mm、1×10−9A/mm、2×10−9A/mm、1×10−7A/mmであった。 FIG. 8 is a graph showing the measurement results. When the thickness of the first AlN buffer layer 321 is 0 nm, 25 nm, 50 nm, and 75 nm, the current values are about 2 × 10 −8 A / mm, 1 × 10 −9 A / mm, and 2 × 10 −9 A, respectively. / Mm, 1 × 10 −7 A / mm.
以上の結果より、第1のAlNバッファ層321の厚さが25nmの場合に最も良い値を示すことがわかった。また、第1のAlNバッファ層321の厚さが15〜55nm、特に20〜50nmである場合に、第1のAlNバッファ層321が存在しない場合よりも電流値が下がることがわかった。 From the above results, it was found that the best value was obtained when the thickness of the first AlN buffer layer 321 was 25 nm. It was also found that when the thickness of the first AlN buffer layer 321 is 15 to 55 nm, particularly 20 to 50 nm, the current value is lower than when the first AlN buffer layer 321 is not present.
100、300 半導体エピタキシャルウェハ
110、310 基板
120、320 バッファ層
121、322 第1のGaNバッファ層
122 AlNバッファ層
123、324 第2のGaNバッファ層
200、400 HEMT
201、401 チャネル層
202、402 キャリア供給層
203、403 キャップ層
204、404 ゲート電極
205、405 ソース電極
206、406 ドレイン電極
321 第1のAlNバッファ層
323 第2のAlNバッファ層
500 測定用素子
501、502、801、802 測定用電極
100, 300 Semiconductor
201, 401 Channel layer 202, 402
Claims (8)
前記バッファ層は、第1のGaNバッファ層、AlNバッファ層、窒化ガリウム系バッファ層が順に前記基板上に形成された構造からなることを特徴とする半導体エピタキシャルウェハ。 In a semiconductor epitaxial wafer having a buffer layer on a substrate,
The buffer layer has a structure in which a first GaN buffer layer, an AlN buffer layer, and a gallium nitride-based buffer layer are sequentially formed on the substrate.
前記バッファ層は、第1のAlNバッファ層、第1のGaNバッファ層、第2のAlNバッファ層、窒化ガリウム系バッファ層が順に前記基板上に形成された構造からなることを特徴とする半導体エピタキシャルウェハ。 In a semiconductor epitaxial wafer having a buffer layer on a substrate,
The buffer layer has a structure in which a first AlN buffer layer, a first GaN buffer layer, a second AlN buffer layer, and a gallium nitride buffer layer are sequentially formed on the substrate. Wafer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005269870A JP2006179861A (en) | 2004-11-26 | 2005-09-16 | Semiconductor epitaxial wafer and field effect transistor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004341684 | 2004-11-26 | ||
JP2005269870A JP2006179861A (en) | 2004-11-26 | 2005-09-16 | Semiconductor epitaxial wafer and field effect transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006179861A true JP2006179861A (en) | 2006-07-06 |
Family
ID=36733634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005269870A Pending JP2006179861A (en) | 2004-11-26 | 2005-09-16 | Semiconductor epitaxial wafer and field effect transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006179861A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205221A (en) * | 2007-02-20 | 2008-09-04 | Furukawa Electric Co Ltd:The | Semiconductor device |
JP2009188252A (en) * | 2008-02-07 | 2009-08-20 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2009289956A (en) * | 2008-05-29 | 2009-12-10 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2010087192A (en) * | 2008-09-30 | 2010-04-15 | Furukawa Electric Co Ltd:The | Semiconductor electronic device and method for manufacturing the same |
WO2010058561A1 (en) * | 2008-11-21 | 2010-05-27 | パナソニック株式会社 | Field effect transistor |
WO2010119666A1 (en) * | 2009-04-15 | 2010-10-21 | 住友化学株式会社 | Method for measuring electrical characteristics of semiconductor substrate |
US20170092806A1 (en) * | 2004-03-11 | 2017-03-30 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133601A (en) * | 1998-10-28 | 2000-05-12 | Hewlett Packard Co <Hp> | Nitride semiconductor multilayer deposited substrate and formation thereof |
JP2003059948A (en) * | 2001-08-20 | 2003-02-28 | Sanken Electric Co Ltd | Semiconductor device and production method therefor |
JP2003257999A (en) * | 2002-03-01 | 2003-09-12 | National Institute Of Advanced Industrial & Technology | Hetero-junction field effect transistor using nitride semiconductor material |
JP2004296717A (en) * | 2003-03-26 | 2004-10-21 | Toshimasa Suzuki | Laminated body comprising nitride-based semiconductor, and electronic element using the same |
JP2004319552A (en) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | Flip-chip counter-electrode hemt |
-
2005
- 2005-09-16 JP JP2005269870A patent/JP2006179861A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000133601A (en) * | 1998-10-28 | 2000-05-12 | Hewlett Packard Co <Hp> | Nitride semiconductor multilayer deposited substrate and formation thereof |
JP2003059948A (en) * | 2001-08-20 | 2003-02-28 | Sanken Electric Co Ltd | Semiconductor device and production method therefor |
JP2003257999A (en) * | 2002-03-01 | 2003-09-12 | National Institute Of Advanced Industrial & Technology | Hetero-junction field effect transistor using nitride semiconductor material |
JP2004296717A (en) * | 2003-03-26 | 2004-10-21 | Toshimasa Suzuki | Laminated body comprising nitride-based semiconductor, and electronic element using the same |
JP2004319552A (en) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | Flip-chip counter-electrode hemt |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170092806A1 (en) * | 2004-03-11 | 2017-03-30 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
US10553749B2 (en) * | 2004-03-11 | 2020-02-04 | Epistar Corporation | Nitride-based semiconductor light-emitting device |
JP2008205221A (en) * | 2007-02-20 | 2008-09-04 | Furukawa Electric Co Ltd:The | Semiconductor device |
WO2008114336A1 (en) * | 2007-02-20 | 2008-09-25 | The Furukawa Electric Co., Ltd. | Semiconductor element |
US8134181B2 (en) | 2007-02-20 | 2012-03-13 | Furukawa Electric Co., Ltd. | Semiconductor device |
JP2009188252A (en) * | 2008-02-07 | 2009-08-20 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2009289956A (en) * | 2008-05-29 | 2009-12-10 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
JP2010087192A (en) * | 2008-09-30 | 2010-04-15 | Furukawa Electric Co Ltd:The | Semiconductor electronic device and method for manufacturing the same |
WO2010058561A1 (en) * | 2008-11-21 | 2010-05-27 | パナソニック株式会社 | Field effect transistor |
WO2010119666A1 (en) * | 2009-04-15 | 2010-10-21 | 住友化学株式会社 | Method for measuring electrical characteristics of semiconductor substrate |
CN102396059A (en) * | 2009-04-15 | 2012-03-28 | 住友化学株式会社 | Method for measuring electrical characteristics of semiconductor substrate |
US8610450B2 (en) | 2009-04-15 | 2013-12-17 | Sumitomo Chemical Company, Limited | Method of measuring electrical characteristics of semiconductor wafer |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9355843B2 (en) | Semiconductor device and method of manufacturing the same | |
KR101854021B1 (en) | P-doping of group-iii-nitride buffer layer structure on a heterosubstrate | |
EP1777737A1 (en) | High-electron-mobility transistor, field-effect transistor, epitaxial substrate, method for manufacturing epitaxial substrate, and method for manufacturing group iii nitride transistor | |
US10186421B2 (en) | Composite semiconductor substrate | |
US8791504B2 (en) | Substrate breakdown voltage improvement for group III-nitride on a silicon substrate | |
US20100207124A1 (en) | Compound semiconductor device including ain layer of controlled skewness | |
US20060081877A1 (en) | Semiconductor epitaxial wafer and field effect rtansistor | |
JP2023081467A (en) | Group iii nitride material lamination body | |
JP2013197357A (en) | Nitride semiconductor device and manufacturing method of the same | |
JP6731584B2 (en) | Nitride semiconductor device and nitride semiconductor substrate | |
US11444172B2 (en) | Method for producing semiconductor device and semiconductor device | |
JP2006179861A (en) | Semiconductor epitaxial wafer and field effect transistor | |
JP2009021279A (en) | Semiconductor epitaxial wafer | |
US20110049573A1 (en) | Group iii nitride semiconductor wafer and group iii nitride semiconductor device | |
US7554132B2 (en) | Electronic device containing group-III element based nitride semiconductors | |
US11538909B2 (en) | Semiconductor device | |
JP2006114655A (en) | Semiconductor epitaxial wafer and field effect transistor | |
US7135347B2 (en) | Method for manufacturing nitride film including high-resistivity GaN layer and epitaxial substrate manufactured by the method | |
WO2018098952A1 (en) | Gan-based epitaxial structure, semiconductor device and formation method therefor | |
JP2012060110A (en) | Semiconductor substrate, semiconductor device and manufacturing method of semiconductor substrate | |
JP2006196557A (en) | Semiconductor epitaxial wafer and field effect transistor | |
CN108155224A (en) | Gallium nitride epitaxial slice, epitaxy method and gallium nitride based transistor | |
JP2008103546A (en) | Group iii-v compound semiconductor element, and group iii-v compound semiconductor epitaxial wafer | |
JP6416705B2 (en) | Field effect transistor and manufacturing method thereof | |
JP2005191477A (en) | Epitaxial wafer for high electron mobility transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20080418 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
A02 | Decision of refusal |
Effective date: 20120703 Free format text: JAPANESE INTERMEDIATE CODE: A02 |