JP2006179730A - Apparatus and method of designing circuit - Google Patents

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JP2006179730A JP2004372449A JP2004372449A JP2006179730A JP 2006179730 A JP2006179730 A JP 2006179730A JP 2004372449 A JP2004372449 A JP 2004372449A JP 2004372449 A JP2004372449 A JP 2004372449A JP 2006179730 A JP2006179730 A JP 2006179730A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an apparatus and method of designing a circuit which can design a circuit in which it can be determined that is not faulted if an inspection by a used test pattern is passed even if it does not raise a fault coverage. <P>SOLUTION: A failure simulator 1 executes a failure simulation by a test pattern to an IC entered as IC circuit information, and outputs information on non-detected node and the number of toggles for every node to a circuit designing part 2. The circuit designing part 2 performs the arrangement and the interconnection line treatment of the circuit using the IC circuit information which defined the structure and the specification of the circuit, adds the non-detected node and doubling of via as opposed to the node below fixed numbers in the number of toggles, adds the treatment of interconnect line width of face scalability, etc., and forms layout data based on the information from the failure simulation part 1. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計装置及び回路設計方法に関する。   The present invention relates to a circuit design apparatus and a circuit design method for creating layout data for designating arrangement, wiring, and the like of elements in a circuit based on circuit information.

集積回路（以下、ＩＣという）の製造工程では、製造されたＩＣについて断線、ショート等の製造上の不良を検出するためにＩＣテスタによってファンクションテストを行っている。このファンクションテストは、ＩＣを実際に動作させ、予め期待される出力とＩＣの出力を比較し、一致していればＩＣは良品とみなし、一致していなければ不良品として製品の選別を行うものである。   In the manufacturing process of an integrated circuit (hereinafter referred to as an IC), a function test is performed by an IC tester in order to detect manufacturing defects such as disconnection and short circuit in the manufactured IC. In this function test, the IC is actually operated, the expected output is compared with the output of the IC, and if they match, the IC is regarded as a non-defective product, and if they do not match, the product is selected as a defective product. It is.

このときテスタでＩＣをどのように動作させるか、またそのとき期待されるＩＣの出力値（期待値）等を含んだ信号パターンをテストパターンと呼んでいるが、ファンクションテストは使用するパターンによりＩＣの不良発見率（故障検出率）が異なり、ファンクションテストを行うテストパターンの故障検出率は高ければ高いほど良い。
なお、上記の故障検出率の「故障」とは、図１０に示すように、内部セルの入出力端子が‘０’あるいは‘１’に固定された状態をいい、「故障検出率」とは、ＩＣ内のこのような故障全ての中で、ファンクションテスト等で検出が可能である箇所の個数を率で表したものを指す。 At this time, the signal pattern including how the IC operates with the tester and the output value (expected value) of the IC expected at that time is called a test pattern. The defect detection rate (failure detection rate) is different, and the higher the failure detection rate of the test pattern for performing the function test, the better.
The “failure” in the above failure detection rate means a state in which the input / output terminals of the internal cells are fixed to “0” or “1”, as shown in FIG. Among all such failures in the IC, it indicates the number of locations that can be detected by a function test or the like, expressed as a percentage.

故障シミュレーションは、上記のテストパターンの故障検出率を調べるためのものであり、回路内の一つの信号（ノード）が論理値“１”に固定されてしまった場合を仮定し（１縮退故障）、故障を仮定した回路に対してシミュレーションを行って期待値比較を行い、シミュレーションの結果が期待値と異なれば仮定した故障はそのパターンによって発見できることになる。一般に仮定される故障は、上記のように、信号が論理値“１”に固定される１縮退故障と論理値“０”に固定される０縮退故障との二つが仮定され、故障シミュレーションは回路内の全てのノードに対し、１、０の縮退故障についてシミュレーションを行わなければならないため、回路規模が大きくなるほどシミュレーション時間が膨大となる。また、回路規模が大きくなるに従い、高い検出率を得るためにパターンは膨大になり、さらに故障検出率を上げるためにはパターンを追加して行くという方法が取られている。   The failure simulation is for examining the failure detection rate of the above test pattern, and assumes that one signal (node) in the circuit is fixed to the logical value “1” (1 stuck-at failure). Then, a simulation is performed on a circuit that assumes a failure and an expected value is compared. If the result of the simulation is different from the expected value, the assumed failure can be found by the pattern. As described above, two generally assumed faults are assumed: a 1 stuck-at fault where the signal is fixed to a logical value “1” and a 0 stuck-at fault where the signal is fixed to a logical value “0”. Since it is necessary to perform simulation for stuck faults of 1 and 0 for all the nodes, the simulation time increases as the circuit scale increases. Further, as the circuit scale increases, the pattern becomes enormous in order to obtain a high detection rate, and in order to further increase the failure detection rate, a pattern is added.

また、上記の故障検出率を効率的に高めるため、テスト回路挿入方法、スキャンテスト方法、ＩＤＤＱテスト方法等の手法も採用されている。
テスト回路挿入方法は、故障検出率向上のためにＩＣテスト用のテスト回路を回路内に組み込んで検出率向上を図るものであり、例えば、データバスや同期回路の同期用ラッチ等にセレクタ機能やシフトレジスタ機能を持たせ外部からのテスト用信号により指定した部分の信号を直接外部に出力し、内部信号が観察できるようにすることによって回路の故障検出率を向上させるものであり、スキャンテスト方法は、専用ツールにより上記のようにテスト回路を挿入したり、配線を切り替えるものである。 In order to efficiently increase the above-described failure detection rate, methods such as a test circuit insertion method, a scan test method, and an IDDQ test method are also employed.
The test circuit insertion method is to improve the detection rate by incorporating a test circuit for IC testing in the circuit in order to improve the failure detection rate. For example, a selector function or a synchronization latch for a data bus or a synchronization circuit, etc. A scan test method that improves the circuit fault detection rate by providing a shift register function and directly outputting the signal of the part specified by the test signal from the outside so that the internal signal can be observed. Is to insert a test circuit or switch wiring as described above using a dedicated tool.

さらに、ＩＤＤＱテスト方法は、ファンクションテストと同様に、検査対象のＩＣの入力側端子にテストパターンを印加し、ＩＣの電源端子に流れる電源電流をチェックして、規定値を超えるような異常電流が流れていないかどうかをチェックするものである。
一般に、ＩＣは論理回路等の内部回路の状態遷移や、ノードの状態遷移時にのみ大きな電流が流れ、静止時には殆ど電流が流れないという性質を有しているので、このＩＤＤＱテストは、ＩＣのこのような性質を利用して不良を検出するものである。 Furthermore, in the IDDQ test method, as in the function test, a test pattern is applied to the input terminal of the IC to be inspected, the power supply current flowing through the power supply terminal of the IC is checked, and an abnormal current exceeding the specified value is detected. It is to check whether it is not flowing.
In general, an IC has a property that a large current flows only at the time of a state transition of an internal circuit such as a logic circuit or a node state transition and hardly flows at a stationary time. A defect is detected using such properties.

また、上記のテストパターンの検査方法の他の方法としてトグルチェック方法があり、このトグルチェックは、検査対象となるテストパターンにより故障検出対象である論理回路をシミュレーションしていくとき、論理回路内部の各ノードの論理状態の変化を検出し、各ノード毎に論理状態の変化の回数、すなわちトグル数をカウントとしていくものであり、検査結果として得られる各ノードのトグル数により、検査対象となるテストパターンの故障検出能力の評価を行うことができる。   In addition, there is a toggle check method as another method for inspecting the test pattern described above. This toggle check is performed when a logic circuit that is a failure detection target is simulated by a test pattern to be inspected. Changes in the logical state of each node are detected, and the number of changes in the logical state for each node, that is, the number of toggles is counted, and the test to be inspected based on the number of toggles in each node obtained as the inspection result It is possible to evaluate the failure detection capability of the pattern.

一方、ＩＣの故障モードとしては、縮退故障、配線用ビア欠損によるオープン、配線断線によるオープン、異物による配線間ショート等があり、このような故障を少なくするために様々な手法が用いられているが、例えば、配線用ビア欠損を防止するためには、ビアを複数集合して形成することが行われている（例えば、特許文献１参照。）。
特開平９−２９８３６５号公報 On the other hand, IC failure modes include stuck-at failure, open due to missing wiring via, open due to broken wire, short circuit between wires due to foreign matter, and various methods are used to reduce such failure. However, for example, in order to prevent a wiring via defect, a plurality of vias are formed and formed (see, for example, Patent Document 1).
JP 9-298365 A

すなわち、図１１に示すように、多層プリント配線板においては、絶縁層ｈにより絶縁された１層のアルミ配線層ａと２層のアルミ配線層ｂとの間をビアｃを介して接続することにより多層接続構造を実現しており、層間絶縁層ｈにビアを形成するに際して、複数のビアを集合して形成することにより、複数のビアのいずれかに接続不良が発生した場合においても、１層のアルミ配線層ａと２層のアルミ配線層ｂとの接続信頼性を確実にすることが行われている。   That is, as shown in FIG. 11, in the multilayer printed wiring board, the first aluminum wiring layer a and the second aluminum wiring layer b insulated by the insulating layer h are connected via the via c. Even when a connection failure occurs in any of the plurality of vias by forming a plurality of vias when forming the vias in the interlayer insulating layer h, the multilayer connection structure is realized by 1 The connection reliability between the two aluminum wiring layers a and the two aluminum wiring layers b is ensured.

故障検出率は高ければ高いほど望ましく、上記のように、故障検出率を高めるため種々の方法が採用されているが、テスト回路挿入方法は、テスト回路のテストが必要になり、手間がかかるとともに、この方法であるレベルまでは達成できるが、故障検出率を１００％にすることは困難である。
また、スキャンテスト方法は専用ツールがあるので、簡単だが、テスト回路挿入が必要であることは同じであり、同様に、テスト回路のテストが必要になる。 The higher the failure detection rate, the better. As described above, various methods have been adopted to increase the failure detection rate. However, the test circuit insertion method requires testing of the test circuit and is troublesome. Although this method can be achieved up to a certain level, it is difficult to achieve a failure detection rate of 100%.
The scan test method is simple because there is a dedicated tool, but it is the same that the test circuit needs to be inserted. Similarly, the test circuit must be tested.

さらに、ＩＤＤＱテスト方法は、上記の２つの方法と比べると、テスト回路が不必要で確実性はあるが、ファンクションテストの場合、テスト速度は数十ＭＨｚであるのに対し、ＩＤＤＱテストの場合、各テストステップ毎に電源電流が安定するまでの待ち時間を必要とするため、数十ＫＨＺと遅くなる。その結果、ＩＤＤＱテストにおいてテストステップ毎に必要な時間が高々数μ秒〜数百μ秒に過ぎないとしても、回路規模の増大とともにテストステップ数も非常に大きくなるので、それに応じて待ち時間の合計も飛躍的に増大し、測定時間がかかり、テストコストが跳ね上がるため、全ての故障検出にＩＤＤＱを採用することは困難である。
このように、いずれの方法にしてもＩＣ内部の故障をテストで１００％検出するのは容易ではなく、回路規模が非常に大きくなっている昨今ではより困難になってきている。 Furthermore, the IDDQ test method is unnecessary and reliable compared to the above two methods, but the test speed is several tens of MHz in the case of the function test, whereas in the case of the IDDQ test, Since a waiting time until the power supply current is stabilized is required for each test step, the delay time is several tens of KHZ. As a result, even if the time required for each test step in the IDDQ test is only a few microseconds to several hundred microseconds, the number of test steps increases as the circuit scale increases. It is difficult to employ IDDQ for all fault detections because the total increases dramatically, takes a long measurement time, and increases the test cost.
As described above, in any method, it is not easy to detect a failure in the IC 100% by a test, and it has become more difficult nowadays because the circuit scale is very large.

また、故障の発生を少なくするために、上記のように、多層プリント配線板の層間絶縁層にビアを形成するに際して、複数のビアを集合して形成することにより、故障発生を少なくすることが提案されているが、全てのビアを複数の集合体にするには、製造工程が複雑になるとともに、ＩＣの製造コストが上昇するという問題が生じる。   Also, in order to reduce the occurrence of failures, as described above, when forming vias in the interlayer insulating layer of a multilayer printed wiring board, the occurrence of failures may be reduced by forming a plurality of vias collectively. Although it has been proposed, in order to make all vias into a plurality of aggregates, there are problems that the manufacturing process becomes complicated and the manufacturing cost of the IC increases.

本発明は、上記の問題に鑑みてなされたもので、故障検出率をあげなくとも、使用されるテストパターンでの検査に合格すれば、故障していないと判断することができる回路を設計することが可能な回路設計装置及び回路設計方法を提供することを目的とする。   The present invention has been made in view of the above problems, and designs a circuit that can be determined not to have a failure if it passes the inspection with the test pattern used without increasing the failure detection rate. It is an object of the present invention to provide a circuit design apparatus and a circuit design method capable of performing the above.

上述の目的を達成するため、本発明に係る回路設計装置（１）は、
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成するレイアウト設計手段と、
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うシミュレーション手段とを備え、
前記シミュレーション手段による故障検出シミュレーション結果が前記レイアウト設計手段による設計に反映されることを特徴とする。 In order to achieve the above object, a circuit design device (1) according to the present invention includes:
Layout design means for creating layout data for designating the arrangement and wiring of elements in the circuit based on the circuit information;
A simulation means for performing a failure detection simulation of the circuit according to circuit information and a test pattern;
The failure detection simulation result by the simulation means is reflected in the design by the layout design means.

また、本発明に係る回路設計装置（２）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードに対してビアを複数いれることを特徴とし、
本発明に係る回路設計装置（３）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くすることを特徴とする。 Further, the circuit design device (2) according to the present invention is the circuit design device (1),
The layout design means includes a plurality of vias for undetected nodes detected by the simulation means or nodes whose number of toggles is a predetermined number or less,
A circuit design device (3) according to the present invention includes a circuit design device (1),
The layout design means widens the width of wirings in undetected nodes detected by the simulation means or nodes whose toggle number is a certain number or less.

さらに、本発明に係る回路設計装置（４）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することを特徴とし、
本発明に係る回路設計装置（５）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することを特徴とする。 Furthermore, the circuit design device (4) according to the present invention is a circuit design device (1),
The layout design means designates a wiring in an undetected node detected by the simulation means or a node whose toggle number is a predetermined number or less as a lower wiring layer,
A circuit design device (5) according to the present invention includes a circuit design device (1),
The layout design means designates a wiring in an undetected node detected by the simulation means or a node having a predetermined number of toggles or less as the uppermost wiring layer.

また、本発明に係る回路設計装置（６）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層をさけることを特徴とし、
本発明に係る回路設計装置（７）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線することを特徴とする。 In addition, a circuit design device (6) according to the present invention includes a circuit design device (1),
The layout design means is characterized in that the wiring in the undetected node detected by the simulation means or the node whose toggle number is a certain number or less avoids the uppermost wiring layer,
A circuit design device (7) according to the present invention includes a circuit design device (1),
The layout design means routes the wirings in the undetected nodes detected by the simulation means or the nodes having a predetermined number of toggles or less to two or more different wiring layers.

さらに、本発明に係る回路設計装置（８）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることを特徴とし、
本発明に係る回路設計装置（９）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないことを特徴とする。 Furthermore, the circuit design device (8) according to the present invention includes a circuit design device (1),
The layout design unit is configured to make a plurality of wirings in an undetected node detected by the simulation unit or a node whose toggle number is a predetermined number or less,
A circuit design device (9) according to the present invention includes a circuit design device (1),
The layout design unit does not arrange a wiring in an undetected node detected by the simulation unit or a node having a predetermined number of toggles or less in a peripheral portion of the chip layout.

また、本発明に係る回路設計装置（１０）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップ上の発熱部位から遠ざけることを特徴とし、
本発明に係る回路設計装置（１１）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードにある配線をＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードすることを特徴とする。 Further, a circuit design device (10) according to the present invention includes a circuit design device (1),
The layout design unit is configured to move away from the heat generation part on the chip, the undetected node detected by the simulation unit or a node having a toggle number of a certain number or less,
A circuit design device (11) according to the present invention includes a circuit design device (1),
The layout design means guards a wiring in an undetected node detected by the simulation means with any of a GND wiring, a VCC wiring, or a low impedance.

さらに、本発明に係る回路設計装置（１２）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を過去に発生したダストの大きさを考慮した配線間隔とすることを特徴とする。 Furthermore, the circuit design device (12) according to the present invention is a circuit design device (1),
The layout design means sets the wiring interval in the undetected node detected by the simulation means or the node whose toggle number is a certain number or less as a wiring interval in consideration of the size of dust generated in the past. .

また、本発明に係る回路設計方法（１）は、
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計方法であって、以下のステップを含む：
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うステップ；及び
故障検出シミュレーション結果をレイアウト作成に反映するステップ。 The circuit design method (1) according to the present invention includes:
A circuit design method for creating layout data for designating the arrangement, wiring and the like of elements in a circuit based on circuit information, including the following steps:
Performing failure detection simulation of the circuit based on circuit information and test patterns; and reflecting failure detection simulation results in layout creation.

本発明に係る回路設計装置（１）、回路設計方法（１）によれば、テストパターンで故障シミュレーションを行った結果に基づいて、レイアウト設計手段により未検出ノード及びトグル数が一定数以下のノードに対してビアのダブル化、配線幅拡張等の処理が行われるので、未検出ノード及びトグル数が一定数以下のノードでの故障発生確率を低下させることができ、故障検出率の低いテストパターンでファンクションテストを行っても、そのファンクションテストで合格すれば、ほぼ故障のないＩＣと判断することができる。   According to the circuit design device (1) and the circuit design method (1) according to the present invention, based on the result of performing the failure simulation with the test pattern, the undetected nodes and the nodes whose number of toggles is a predetermined number or less by the layout design means. For example, a test pattern with a low failure detection rate can be achieved by reducing the probability of failure at undetected nodes and nodes with a fixed number of toggles. Even if the function test is performed, if the function test passes, it can be determined that the IC is almost free of failure.

また、本発明に係る回路設計装置（２）によれば、未検出ノード及びトグル数が一定数以下のノードにあるビアが複数設けられるので、複数のビアのいずれかに接続不良が発生した場合においても、配線板全体として配線の接続信頼性を確実にすることができる。
さらに、本発明に係る回路設計装置（３）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線の幅が広くなるので、断線が少なくなり、故障の発生を防止することができる。 In addition, according to the circuit design device (2) according to the present invention, a plurality of vias are provided in an undetected node and a node whose toggle number is equal to or less than a certain number, so that a connection failure occurs in any of the plurality of vias. In this case, it is possible to ensure the connection reliability of the wiring as a whole wiring board.
Furthermore, according to the circuit design device (3) according to the present invention, since the width of the wiring in the undetected node or the node having the toggle number equal to or smaller than the predetermined number is widened, the disconnection is reduced and the occurrence of the failure is prevented. Can do.

また、平坦化プロセスを使用していない場合、下層の配線層の方が平坦性が高くなるので、本発明に係る回路設計装置（４）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定すれば、配線の段差を小さくでき、断線が少なくなるので、故障の発生を防止することができる。   Further, when the flattening process is not used, the lower wiring layer has higher flatness. Therefore, as in the circuit design apparatus (4) according to the present invention, the number of undetected nodes or toggles is a certain number or less. If the wiring at the node is designated as the lower wiring layer, the level difference of the wiring can be reduced and the disconnection can be reduced, so that the occurrence of failure can be prevented.

さらに、本発明に係る回路設計装置（５）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が最上層の配線層に指定されるので、故障解析の際に解析が容易となり、製造工程にフィードバックしやすくなる。
また、製造工程でのゴミ、キズの影響を受けやすい場合、本発明に係る回路設計装置（６）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避ければ、製造工程でのゴミ、キズの影響を受けないようにすることができる。 Furthermore, according to the circuit design device (5) according to the present invention, the wiring in the undetected node or the node having the toggle number equal to or less than a certain number is designated as the uppermost wiring layer, so that the analysis can be performed at the time of failure analysis. It becomes easy and it becomes easy to feed back to the manufacturing process.
Further, when it is easy to be affected by dust and scratches in the manufacturing process, as in the circuit design apparatus (6) according to the present invention, the wiring in the undetected node or the node whose toggle number is a certain number or less is the uppermost wiring. By avoiding the layer, it is possible to avoid the influence of dust and scratches in the manufacturing process.

さらに、本発明に係る回路設計装置（７）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が二つ以上の異なる配線層に配線されるので、いずれかの配線に断線が生じても他の配線により導通を維持することができ、故障の発生を少なくすることができる。
また、本発明に係る回路設計装置（８）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が複数にされるので、上記と同様に、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。 Furthermore, according to the circuit design apparatus (7) according to the present invention, the wiring in the undetected node or the node having the toggle number equal to or smaller than the predetermined number is wired in two or more different wiring layers. Even if disconnection occurs, continuity can be maintained by other wiring, and the occurrence of failure can be reduced.
In addition, according to the circuit design device (8) according to the present invention, since there are a plurality of wirings in an undetected node or a node having a number of toggles equal to or smaller than a certain number, a disconnection is caused in any of the wirings as described above. Even if it occurs, the continuity can be maintained by other wiring, so that the occurrence of failure can be reduced.

さらに、チップの周辺部は応力が大きく、断線が発生しやすいが、本発明に係る回路設計装置（９）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線がチップレイアウトの周辺部に配置されないように設計すれば、断線を少なくし、故障の発生を防止することができる。
また、高発熱部位、すなわち、大電流を流すような設計となっている部位は熱による応力が大きく、断線が発生しやすいが、本発明に係る回路設計装置（１０）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線を発熱部位から遠ざける設計とすれば、断線を少なくし、故障の発生を防止することができる。 Further, although stress is large in the peripheral portion of the chip and disconnection is likely to occur, wiring in an undetected node or a node whose toggle number is a certain number or less is provided in the chip layout as in the circuit design apparatus (9) according to the present invention. If it is designed so as not to be arranged in the peripheral part, the disconnection can be reduced and the occurrence of a failure can be prevented.
In addition, a high heat generation part, that is, a part designed to flow a large current has a large stress due to heat, and disconnection is likely to occur. However, as in the circuit design apparatus (10) according to the present invention, it is not detected. If a wiring in a node or a node having a number of toggles of a certain number or less is designed to be away from the heat generating portion, disconnection can be reduced and occurrence of failure can be prevented.

さらに、本発明に係る回路設計装置（１１）によれば、未検出ノードにある配線がＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードされ、ＩＤＤＱ試験が可能となるので、ゴミで配線ショートした場合でもＩＤＤＱ試験により容易に検出することができる。
また、本発明に係る回路設計装置（１２）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔が製造工程で過去に発生したダストの大きさよりも広く設計されるので、ダストによる配線間のショートが少なくなり、故障の発生を防止することができる。 Furthermore, according to the circuit design apparatus (11) according to the present invention, the wiring at the undetected node is guarded by any of the GND wiring, the VCC wiring, or the low impedance, and the IDDQ test can be performed. Even in this case, it can be easily detected by the IDDQ test.
Further, according to the circuit design device (12) according to the present invention, the interval between the wirings in the undetected node or the node having the toggle number equal to or smaller than a certain number is designed wider than the size of dust generated in the past in the manufacturing process. Therefore, the short circuit between the wirings due to dust is reduced, and the occurrence of failure can be prevented.

以下、本発明の回路設計装置の実施例について、図面を用いて説明する。
図１は本発明の回路設計装置の実施例を示すブロック図であり、図に示すように、この回路設計装置は、ＩＣ回路情報とテストパターンが入力される故障シミュレーション部１と、ＩＣ回路情報と故障シミュレーション部１からの未検出ノード、各ノード毎のトグル数の情報が入力される、レイアウトツールとしての回路設計部２により構成されている。 Embodiments of a circuit design apparatus according to the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of a circuit design apparatus according to the present invention. As shown in FIG. 1, this circuit design apparatus includes a failure simulation unit 1 to which IC circuit information and a test pattern are input, and IC circuit information. And a non-detected node from the fault simulation unit 1 and a circuit design unit 2 as a layout tool to which information on the number of toggles for each node is input.

故障シミュレーション部１はＩＣを構成する素子等の接続状態の情報（以下、ＩＣ回路情報という）と、ＩＣに対する入出力動作確認用のテストパターンとが入力され、全パターンで故障シミュレーションを行った後、検出することができなかった未検出ノードの情報を出力するとともに、各ノード毎のトグル数、すなわち、テストパターンを入力したときの、各ノード毎のハイ・ローの変化回数、つまり、動作回数を情報として回路設計部２に出力する。
また、回路設計部２は、回路の構造及び仕様を定義したＩＣ回路情報を用いて回路の配置・配線処理を行ってレイアウトデータを生成するものである。 The failure simulation unit 1 receives information on the connection state of the elements constituting the IC (hereinafter referred to as IC circuit information) and a test pattern for confirming the input / output operation for the IC, and performs a failure simulation on all patterns. In addition to outputting information on undetected nodes that could not be detected, the number of toggles for each node, that is, the number of high / low changes for each node when a test pattern was input, that is, the number of operations Is output to the circuit design unit 2 as information.
The circuit design unit 2 generates layout data by performing circuit arrangement / wiring processing using IC circuit information that defines the structure and specifications of the circuit.

次に、図１の回路設計装置の動作を図２のフローチャートにより説明する。
まず、故障シミュレーション部１にＩＣ回路情報が入力される（ステップ１０１）。次に、テストパターンが故障シミュレーション部１に入力され、故障シミュレーション部１が故障シミュレーションを実施する（ステップ１０２）。 Next, the operation of the circuit design apparatus of FIG. 1 will be described with reference to the flowchart of FIG.
First, IC circuit information is input to the failure simulation unit 1 (step 101). Next, the test pattern is input to the failure simulation unit 1, and the failure simulation unit 1 performs the failure simulation (step 102).

すなわち、故障シミュレーション部１は、テストパターンの１ステップ実行のシミュレーションによりＩＣ回路内部の各ノードの論理状態の変化の検出を行い、論理状態の変化が検出されたノードについて、この変化の回数をカウントして、それぞれのノードの総トグル数とするとともに、論理状態の変化が検出されたノードに関して、この論理状態の変化が論理回路の出力端子で観測可能か否かの判定を行う。
そして、１ステップずつ行われた一つのテストパターンの実行が全て終了すると、次のテストパターンの実行が行われ、全てのテストパターンの実行が終了すると、故障シミュレーション部１は、未検出ノード及び各ノード毎のトグル数の情報を回路設計部２に出力する（ステップ１０３）。 That is, the failure simulation unit 1 detects a change in the logic state of each node in the IC circuit by a one-step execution simulation of the test pattern, and counts the number of changes for the node in which the change in the logic state is detected. Then, the total number of toggles of each node is determined, and it is determined whether or not the change in the logic state is observable at the output terminal of the logic circuit for the node in which the change in the logic state is detected.
Then, when the execution of one test pattern performed step by step is completed, the next test pattern is executed. When the execution of all test patterns is completed, the failure simulation unit 1 Information on the number of toggles for each node is output to the circuit design unit 2 (step 103).

次に、回路設計部２は、回路の構造及び仕様を定義したＩＣ回路情報を用いて回路の配置・配線処理を行うとともに、故障シミュレーション部１からの未検出ノード及び各ノード毎のトグル数の情報により、未検出ノード及びトグル数が一定数以下のノードに対するビアのダブル化、配線幅拡張等の処理を追加してレイアウトデータを生成した（ステップ１０４）後、レイアウトデータを出力する（ステップ１０５）。   Next, the circuit design unit 2 performs circuit placement / wiring processing using the IC circuit information that defines the circuit structure and specifications, and the undetected nodes from the failure simulation unit 1 and the number of toggles for each node. Based on the information, layout data is generated by adding processing such as doubled vias and wiring width expansion to undetected nodes and nodes whose toggle number is a certain number or less (step 104), and then outputs layout data (step 105). ).

以上のように、テストパターンで故障シミュレーションを行った結果に基づいて、未検出ノード及びトグル数が一定数以下のノードに対してビアのダブル化、配線幅拡張等の処理が行われるので、未検出ノード及びトグル数が一定数以下のノードでの故障発生確率を低下させることができ、製造されたＩＣに対して故障シミュレーションで使用したテストパターンでファンクションテストを行った場合に、そのＩＣが合格すれば、ほぼ故障がないＩＣと判断することができる。   As described above, based on the result of the failure simulation with the test pattern, processing such as doubled vias and expansion of the wiring width is performed for undetected nodes and nodes with a fixed number of toggles. The failure occurrence probability at the detection node and the node with the number of toggles below a certain number can be reduced, and when a function test is performed on the manufactured IC with the test pattern used in the failure simulation, the IC passes. Then, it can be determined that the IC has almost no failure.

次に、未検出ノードまたはトグル数が一定数以下のノードに対するビアのダブル化、配線幅拡張等の追加設計の具体例について説明する。
図３は未検出ノードまたはトグル数が一定数以下のノードにあるビアを複数個にした回路の断面を示す図であり、１層アルミ配線ａと２層アルミ配線ｂとの間に設けられるビアｃを複数個としたものであり、このようにビアを複数設けることにより、複数のビアのいずれかに接続不良が発生した場合においても、配線板全体として１層アルミ配線ａと２層アルミ配線ｂとの接続を維持することができるので、故障の発生を少なくすることができる。 Next, a specific example of additional design such as doubled vias and expansion of wiring width for undetected nodes or nodes having a predetermined number of toggles or less will be described.
FIG. 3 is a diagram showing a cross section of a circuit in which a plurality of vias are present in an undetected node or a node having a predetermined number of toggles. The via provided between the first-layer aluminum wiring a and the second-layer aluminum wiring b c is a plurality, and by providing a plurality of vias in this way, even if a connection failure occurs in any of the plurality of vias, the wiring board as a whole has a single-layer aluminum wiring a and a two-layer aluminum wiring. Since the connection with b can be maintained, the occurrence of failures can be reduced.

また、図４は未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くした回路の上面図であり、未検出ノードまたはトグル数が一定数以下のノードにあるアルミ配線ｅを他のアルミ配線ｆ、ｇよりも幅を広くしたものであり、このように配線の幅を広くすることにより断線が少なくなるので、故障の発生を防止することができる。   FIG. 4 is a top view of a circuit in which the width of a wiring in an undetected node or a node having a toggle number of a certain number or less is widened. An aluminum wiring e in an undetected node or a node having a toggle number of a certain number or less is shown. Since the width is wider than the other aluminum wirings f and g, and disconnection is reduced by widening the wiring width in this way, the occurrence of a failure can be prevented.

さらに、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することもでき、このように、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定すれば、平坦化プロセスを使用していない場合、下層の配線層の方が平坦性が高く、配線の段差を小さくできるので、断線が少なくなり、故障の発生を少なくすることができる。   Furthermore, it is also possible to specify a wiring in an undetected node or a node with a toggle number below a certain number as a lower wiring layer. In this way, a wiring at an undetected node or a node with a toggle number below a certain number can be designated as a lower layer. If the flattening process is not used, the lower wiring layer has a higher level of flatness and can reduce the level difference of the wiring, thereby reducing disconnection and reducing the occurrence of failures. Can do.

また、未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することもでき、このように、未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定すれば、故障解析の際に解析が容易となるので、製造工程にフィードバックしやすくなる。   In addition, it is possible to designate a wiring in an undetected node or a node with a toggle number below a certain number as the uppermost wiring layer. Thus, a wiring at an undetected node or a node with a toggle number below a certain number can be designated. If it is designated as the uppermost wiring layer, the analysis becomes easy at the time of failure analysis, and it is easy to feed back to the manufacturing process.

一方、ＩＣの製造工程でゴミ、キズの影響を受ける可能性がある場合には、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避けるように設計することもできる。このように、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避ければ、製造工程でのゴミ、キズの影響を受けないようにすることができる。   On the other hand, when there is a possibility of being affected by dust and scratches in the IC manufacturing process, the wiring in the undetected node or the node whose toggle number is a certain number or less should be designed to avoid the uppermost wiring layer. You can also. As described above, the wiring in the undetected node or the node having the toggle number of a certain number or less can be prevented from being affected by dust and scratches in the manufacturing process by avoiding the uppermost wiring layer.

また、図５は未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線した回路の断面図であり、未検出ノードまたはトグル数が一定数以下のノードにある配線を１層アルミ配線ａと２層アルミ配線ｂとの２層に配線したものであり、素子３と１層アルミ配線ａ、２層アルミ配線ｂとの間はそれぞれビアｃにより接続されている。このように配線を二つ以上の異なる配線層に配線することにより、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。   FIG. 5 is a cross-sectional view of a circuit in which wiring in an undetected node or a node having a toggle number of a certain number or less is wired to two or more different wiring layers, and an undetected node or a node having a toggle number of a certain number or less. Are wired in two layers, a first-layer aluminum wiring a and a second-layer aluminum wiring b, and the element 3 and the first-layer aluminum wiring a and the second-layer aluminum wiring b are connected by vias c, respectively. ing. By wiring the wirings in two or more different wiring layers in this way, even if any of the wirings is disconnected, the continuity can be maintained by the other wirings, so that the occurrence of failure can be reduced. .

さらに、図６は未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にした回路の上面図であり、未検出ノードまたはトグル数が一定数以下のノードにあるアルミ配線をアルミ配線ｅ、ｆの二つにしそれぞれをビアで素子に接続したものである。このように未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることにより、上記と同様に、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。   Further, FIG. 6 is a top view of a circuit in which a plurality of wirings are present in an undetected node or a node having a predetermined number of toggles, and an aluminum wiring in an undetected node or a node having a specified number of toggles is less than an aluminum wiring. e and f are connected to the element by vias. In this way, by using a plurality of wirings in an undetected node or a node whose number of toggles is a certain number or less, it is possible to maintain continuity by other wirings even if one of the wirings is disconnected as described above. Therefore, the occurrence of failure can be reduced.

また、図７に示すように、チップの周辺部ｐ〜ｓは応力が大きく、断線が発生しやすいので、未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないように設計することにより、断線を少なくし、故障の発生を防止することができる。
さらに、図８に示す高発熱部ｔ、すなわち、大電流を流すような設計となっている部位は熱による応力が大きく、断線が発生しやすいので、未検出ノードまたはトグル数が一定数以下のノードにある配線を発熱部位から遠ざける設計とすることにより、断線を少なくし、故障の発生を防止することができる。 Further, as shown in FIG. 7, since the peripheral portions p to s of the chip have a large stress and disconnection is likely to occur, wirings at undetected nodes or nodes having a predetermined number of toggles or less are connected to the peripheral portion of the chip layout. By designing so as not to dispose, it is possible to reduce disconnection and prevent occurrence of failure.
Further, the high heat generating portion t shown in FIG. 8, that is, the portion designed to flow a large current has a large stress due to heat, and disconnection is likely to occur. Therefore, the number of undetected nodes or the number of toggles is a certain number or less. By designing the wiring in the node to be away from the heat generating part, disconnection can be reduced and occurrence of failure can be prevented.

さらに、未検出ノードにある配線をＧＮＤ配線でガードするように設計することもでき、図９の回路上面図に示すように、未検出ノードにあるアルミ配線ｅをＧＮＤのアルミ配線ｆ、ｇでガードする。このように未検出ノードにある配線をＧＮＤ配線でガードすることにより、ＩＤＤＱ試験が可能となるので、ゴミで配線ショートした場合でもＩＤＤＱ試験により容易に検出することができる。
また、同様に未検出ノードにある配線をＶＣＣ配線または未検出ノードに対して低インピーダンスでガードするように設計すれば、同様に、ＩＤＤＱ試験が可能となる。 Furthermore, the wiring at the undetected node can also be designed to be guarded by the GND wiring. As shown in the circuit top view of FIG. 9, the aluminum wiring e at the undetected node is replaced by the GND aluminum wirings f and g. Guard. Since the wiring in the undetected node is guarded with the GND wiring in this way, the IDDQ test can be performed. Therefore, even when the wiring is short-circuited with dust, it can be easily detected by the IDDQ test.
Similarly, if the wiring at the undetected node is designed to guard the VCC wiring or the undetected node with a low impedance, the IDDQ test can be similarly performed.

さらに、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を製造工程で過去に発生したダストの大きさを考慮した配線間隔に広げるように設計することもできる。このように、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を製造工程で過去に発生したダストの大きさよりも広くすることにより、ダストによる配線間のショートが少なくなるので、故障の発生を防止することができる。   Furthermore, it is possible to design such that the interval between wirings in an undetected node or a node with a toggle number equal to or less than a certain number is extended to a wiring interval considering the size of dust generated in the past in the manufacturing process. In this way, by making the interval between wirings in undetected nodes or nodes whose toggle number is a certain number or less than the size of dust generated in the past in the manufacturing process, shorts between wirings due to dust can be reduced, The occurrence of a failure can be prevented.

本発明の回路設計装置の実施例を示すブロック図である。It is a block diagram which shows the Example of the circuit design apparatus of this invention. 図１の回路設計装置の動作を示すフローチャートである。2 is a flowchart showing an operation of the circuit design device of FIG. 1. ビアを複数個にした回路の一例を示す断面図である。It is sectional drawing which shows an example of the circuit which made multiple via | veer. 配線幅を広くした回路の一例を示す上面図である。It is a top view which shows an example of the circuit which widened wiring width. 配線を二つ以上の異なる配線層に配線した回路の一例を示す断面図である。It is sectional drawing which shows an example of the circuit which wired the wiring to two or more different wiring layers. 配線を複数にした回路の一例を示す上面図である。It is a top view which shows an example of the circuit which made wiring several. チップの周辺部の応力が大きい部位を説明するための図である。It is a figure for demonstrating the site | part with a large stress of the peripheral part of a chip | tip. チップの高発熱部位を説明するための図である。It is a figure for demonstrating the high heat_generation | fever part of a chip | tip. 未検出ノードにある配線をＧＮＤ配線でガードした回路の一例を示す上面図である。It is a top view which shows an example of the circuit which guarded the wiring in an undetected node with GND wiring. 内部セルの故障状態を示す図である。It is a figure which shows the failure state of an internal cell. 従来のビアを形成した多層プリント配線板の一例を示す図である。It is a figure which shows an example of the multilayer printed wiring board in which the conventional via | veer was formed.

符号の説明Explanation of symbols

１ 故障シミュレーション部
２ 回路設計部
３ 素子
ａ、ｂ、ｅ、ｆ、ｇ アルミ配線
ｃ ビア
ｐ、ｑ、ｒ、ｓ 高応力部
ｔ 高発熱部 DESCRIPTION OF SYMBOLS 1 Failure simulation part 2 Circuit design part 3 Element a, b, e, f, g Aluminum wiring c Via p, q, r, s High stress part t High heat generation part

Claims (13)

回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成するレイアウト設計手段と、
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うシミュレーション手段とを備え、
前記シミュレーション手段による故障検出シミュレーション結果が前記レイアウト設計手段による設計に反映されることを特徴とする回路設計装置。 Layout design means for creating layout data for designating the arrangement and wiring of elements in the circuit based on the circuit information;
A simulation means for performing a failure detection simulation of the circuit according to circuit information and a test pattern;
A circuit design apparatus, wherein a failure detection simulation result by the simulation means is reflected in a design by the layout design means. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードに対してビアを複数いれることを特徴とする回路設計装置。 The circuit design device according to claim 1,
A circuit design apparatus, wherein the layout design means includes a plurality of vias for undetected nodes detected by the simulation means or nodes having a predetermined number of toggles or less. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くすることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus, wherein the layout design means widens the width of the wiring in the undetected node detected by the simulation means or a node having a predetermined number of toggles or less. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus, wherein the layout design means designates a wiring in an undetected node detected by the simulation means or a node having a predetermined number of toggles or less as a lower wiring layer. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus, wherein the layout design means designates a wiring in an undetected node detected by the simulation means or a node having a predetermined number of toggles or less as the uppermost wiring layer. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層をさけることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus characterized in that the layout design unit avoids the uppermost wiring layer in the undetected node detected by the simulation unit or the wiring in the node whose toggle number is a predetermined number or less. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線することを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus, wherein the layout design unit routes a wiring in an undetected node detected by the simulation unit or a node having a predetermined number of toggles to two or more different wiring layers. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus according to claim 1, wherein the layout design means sets a plurality of wirings in undetected nodes detected by the simulation means or nodes having a predetermined number of toggles or less. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないことを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus characterized in that the layout design means does not arrange a wiring in an undetected node detected by the simulation means or a node having a predetermined number of toggles or less in a peripheral portion of the chip layout. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップ上の発熱部位から遠ざけることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus characterized in that the layout design means moves away the wiring in an undetected node detected by the simulation means or a node whose toggle number is a predetermined number or less from a heat generating part on a chip. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードにある配線をＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードすることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The circuit design apparatus, wherein the layout design means guards a wiring in an undetected node detected by the simulation means with any of a GND wiring, a VCC wiring, or a low impedance. 請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を過去に発生したダストの大きさを考慮した配線間隔とすることを特徴とする回路設計装置。 The circuit design device according to claim 1,
The layout design unit sets a wiring interval in consideration of the size of dust generated in the past as a wiring interval in an undetected node detected by the simulation unit or a node whose toggle number is a predetermined number or less. Circuit design equipment. 回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計方法であって、以下のステップを含む：
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うステップ；及び
故障検出シミュレーション結果をレイアウト作成に反映するステップ。 A circuit design method for creating layout data for designating the arrangement, wiring and the like of elements in a circuit based on circuit information, including the following steps:
Performing failure detection simulation of the circuit based on circuit information and test patterns; and reflecting failure detection simulation results in layout creation.
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