JP2008116332A

JP2008116332A - Method for diagnosing failure of a plurality of logic circuit

Info

Publication number: JP2008116332A
Application number: JP2006300044A
Authority: JP
Inventors: Masato Nikaido; 正人二階堂; Tomomi Ukai; 友視鵜飼
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-11-06
Filing date: 2006-11-06
Publication date: 2008-05-22

Abstract

<P>PROBLEM TO BE SOLVED: To extract common failures of a plurality of logic circuits, display results, and accurately verify physical defects acquired in visual inspection and failure defects acquired in logic diagnosis with each other without having to use distance parameters of matching determination. <P>SOLUTION: Failure locations of logic circuits are estimated on the basis of fail information acquired on the basis of test results of the logic circuits. An input processing step; a data extraction processing step; a diagnosis processing step; and an output processing step are provided. In the input processing step, failure candidate data of a plurality of logic circuits is inputted in failure candidate data of every logic circuit acquired in a failure diagnosis tool. In the data extraction processing step, items within the failure candidate data are extracted from failure candidate data of each logic circuit. In the output processing step, results of tabulation of diagnosis processing are output. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体論理回路の故障診断方法またはプログラムに係り、特に複数の半導体論理回路において故障箇所を推定する故障診断方法またはプログラムに関する。 The present invention relates to a fault diagnosis method or program for a semiconductor logic circuit, and more particularly to a fault diagnosis method or program for estimating a fault location in a plurality of semiconductor logic circuits.

従来の論理回路の故障診断においては、論理回路の故障箇所を推定するために、一般的な構成のコンピュータに論理回路の故障診断プログラムがインストールされて、そのコンピュータの入力部から所望の診断に必要なコマンド入力が行われることにより故障診断が実施されていた。
図１は、従来の論理回路の故障箇所推定方法またはプログラムにおける処理フローチャートである。従来の論理回路の故障診断においては、故障シミュレータが用いられる。まず、ステップＳ１０１において、論理回路内部に故障が仮定されることにより、その論理回路の機能シミュレーションもしくは論理シミュレーションが行われる。次に、そのシミュレーション結果と、予め用意されていた期待値とが照合される。仮定された故障箇所と、その故障が検出されたテストベクタとが対応付けられて、故障辞書が作成される。次に、ステップＳ１０２において、論理回路の実際のテスト結果から、フェイル情報が取得される。ステップＳ１０３において、取得されたフェイル情報のフェイルピンおよびフェイルベクタに対応する故障辞書がそれぞれ検索されて、仮定の故障箇所が求められる。そして、ステップＳ１０４において、複数得られた仮定の故障候補の中から、優先順位付けが行われて故障箇所の推定が行われる。 In the conventional logic circuit fault diagnosis, a logic circuit fault diagnosis program is installed in a computer having a general configuration in order to estimate the fault location of the logic circuit, and is necessary for a desired diagnosis from the input unit of the computer. Fault diagnosis has been carried out by inputting various commands.
FIG. 1 is a process flowchart of a conventional logic circuit fault location estimation method or program. In a conventional logic circuit fault diagnosis, a fault simulator is used. First, in step S101, when a failure is assumed in the logic circuit, a function simulation or a logic simulation of the logic circuit is performed. Next, the simulation result is collated with an expected value prepared in advance. A fault dictionary is created by associating the assumed fault location with the test vector in which the fault is detected. Next, in step S102, fail information is acquired from the actual test result of the logic circuit. In step S103, fault dictionaries corresponding to the fail pin and the fail vector of the acquired fail information are respectively searched to obtain a hypothetical fault location. In step S104, priority ranking is performed from a plurality of hypothetical failure candidates obtained, and the failure location is estimated.

この他、従来の論理回路の故障箇所特定方法として、例えば、電子ビームテスタが用いられて論理回路の上位階層から故障箇所が推定され、階層境界の内部信号が観察され、故障箇所が論理回路の下位階層へ順に絞り込まれていく方法がある。
上述した技術に関連して、以下に示す提案がなされている。
特許文献１発明の順序回路の故障推定方法は、半導体集積回路内の、全ラッチの全ベクタに対する全期待値情報と、テスタのパス／フェイル情報と、全回路の接続情報とを用い、半導体集積回路をラッチと組合わせ回路とに分割して故障推定する順序回路の故障箇所推定方法において、第１の処理手順と、第２の処理手順と、第３の処理手順と、第４の処理手順と、第５の処理手順と、第６の処理手順とを少なくともフェイルベクタごとに、組合わせ回路の入力境界における故障伝搬推定値を求める処理手順として有しており、最終的に故障推定リストを作成することを特徴とする。ここで、第１の処理手順は、実際のフェイル出力ピンもしくはフェイルと推定されるラッチ入力線から、半導体集積回路の入力ピンまたはラッチ出力に到達するまでの入力方向に向って組合わせ回路を抽出するとともに、更に抽出された当該組合わせ回路の入力から、半導体集積回路の出力ピンまたはラッチ入力に到達するまでの出力方向に向って組合わせ回路を抽出する。第２の処理手順は、前記組合わせ回路の出力部に接続されているラッチの出力が、他の何れのラッチに影響を及ぼしているか否かをチェックしてデータフローを作成する。第３の処理手順は、組合わせ回路の入力境界における故障伝搬値を、単一故障伝搬確認、の組合わせ回路内の同一信号線分岐確認および分岐信号活性化確認、および入力境界部ラッチのクロックイネーブル確認によって、同時故障伝搬可能信号線組合わせを選択するシミュレーションにより推定確認する第４の処理手順は、組合わせ回路より、実際の半導体集積回路の出力までの後段の回路の抽出が確認されていない場合に、後段の回路を抽出する。第５の処理手順は、組合わせ回路の入力境界における故障推定結果を用いた故障伝搬シミュレーションと実際のフェイル出力とが一致しているか否かを判定する。第６の処理手順は、第５の処理手順において一致していると判定された場合に、ラッチ状態の推定値テーブルを作成するとともに、得られたラッチ状態の推定値テーブルを用いた組合わせ回路内の各信号線のシミュレーション結果により縮退故障の有無を判定し、組合わせ回路内の故障箇所を推定する。 In addition, as a conventional method for identifying a failure location of a logic circuit, for example, an electron beam tester is used to estimate a failure location from an upper layer of the logic circuit, an internal signal at the layer boundary is observed, and the failure location is determined from the logic circuit. There is a method of narrowing down to the lower hierarchy in order.
In relation to the above-described technology, the following proposals have been made.
The sequential circuit failure estimation method of the invention of Patent Document 1 uses all expected value information for all vectors of all latches in a semiconductor integrated circuit, pass / fail information of a tester, and connection information of all circuits, and is integrated in a semiconductor integrated circuit. In a failure location estimation method for a sequential circuit that estimates a failure by dividing a circuit into a latch and a combination circuit, a first processing procedure, a second processing procedure, a third processing procedure, and a fourth processing procedure And a fifth processing procedure and a sixth processing procedure as a processing procedure for obtaining a fault propagation estimated value at the input boundary of the combinational circuit at least for each fail vector. It is characterized by creating. Here, in the first processing procedure, a combinational circuit is extracted from an actual fail output pin or a latch input line estimated to be a fail toward an input pin or latch output of the semiconductor integrated circuit. In addition, the combinational circuit is extracted from the extracted input of the combinational circuit in the output direction until reaching the output pin or the latch input of the semiconductor integrated circuit. The second processing procedure creates a data flow by checking whether the output of the latch connected to the output unit of the combinational circuit affects any other latch. In the third processing procedure, the failure propagation value at the input boundary of the combinational circuit is determined as a single failure propagation confirmation, the same signal line branch confirmation and the branch signal activation confirmation within the combinational circuit, and the input boundary latch clock. In the fourth processing procedure for estimating and confirming by the simulation for selecting the signal line combination capable of simultaneous fault propagation by enabling confirmation, the extraction of the subsequent circuit from the combinational circuit to the actual output of the semiconductor integrated circuit is confirmed. If not, extract the subsequent circuit. The fifth processing procedure determines whether or not the failure propagation simulation using the failure estimation result at the input boundary of the combinational circuit matches the actual fail output. When it is determined that the sixth processing procedure is the same in the fifth processing procedure, a latch state estimation value table is created and a combination circuit using the obtained latch state estimation value table The presence / absence of a stuck-at fault is determined from the simulation result of each signal line, and the fault location in the combinational circuit is estimated.

また、論理回路の製造ラインにおいては、製造される論理回路の歩留まりの向上を目的として、製造される論理回路の外観検査などの物理的検査およびＬＳＩテスターによる電気的試験が実施されている。物理的検査では論理回路の物理的な異常が発見可能だが、物理的な異常が必ずしも論理動作の異常を示しているとは限らない。また、論理回路を単に電気試験しただけでは、論理回路のどの部分に故障があるのかを識別することは出来ない。
そこで、物理異常と論理異常とを関係付けるために、特開平１１−２１４４６５号公報および特表２００２−５３０６５９号公報が提案されている。
特開平１１−２１４４６５号公報に開示されている「半導体装置の製造プロセス診断システム、方法及び記録媒体」では、論理ＬＳＩの製造ラインにおいて論理ＬＳＩをラインモニタ用に使用して故障箇所を識別する診断プログラムが提案されている。論理回路の電気特性を測定し、また論理回路を外観検査して得られた外観異常の中心座標から同心円もしくは矩形の領域が、電気試験結果から得られた異常箇所と一致した場合に、故障原因を外観異常によるものとされている。
特表２００２−５３０６５９号公報の開示されている「論理集積回路の論理機能試験データを物理的にマッピングするためのＩＣ試験ソフトウェア・システム」では、ＡＴＰＧ（自動テストパターン生成）ツールの診断機能を利用して論理回路の故障候補を抽出し、故障候補とインライン検査で得られた物理異常箇所とを照合する方法が提案されている。ユーザが欠陥からの距離を指定し、指定された近接半径内に故障候補がある場合に、故障原因を外観異常によるものとされている。 In the logic circuit manufacturing line, physical inspection such as appearance inspection of the manufactured logic circuit and electrical test by an LSI tester are performed for the purpose of improving the yield of the manufactured logic circuit. Physical inspection can detect a physical abnormality of a logic circuit, but a physical abnormality does not necessarily indicate an abnormality of a logical operation. Further, it is not possible to identify which part of the logic circuit has a failure simply by performing an electrical test on the logic circuit.
Therefore, Japanese Patent Application Laid-Open No. 11-214465 and Japanese Translation of PCT International Publication No. 2002-530659 have been proposed in order to relate physical abnormality and logical abnormality.
In “Semiconductor Device Manufacturing Process Diagnosis System, Method and Recording Medium” disclosed in Japanese Patent Application Laid-Open No. 11-214465, diagnosis is performed in a logic LSI manufacturing line using a logic LSI for line monitoring. A program has been proposed. Measure the electrical characteristics of the logic circuit, and if the concentric or rectangular area from the center coordinates of the appearance abnormality obtained by visual inspection of the logic circuit matches the abnormality location obtained from the electrical test results, the cause of the failure Is caused by abnormal appearance.
The "IC test software system for physically mapping logic function test data of a logic integrated circuit" disclosed in JP-T-2002-530659 uses the diagnosis function of an ATPG (automatic test pattern generation) tool. Thus, a method has been proposed in which failure candidates of logic circuits are extracted and the failure candidates and physical anomalies obtained by in-line inspection are collated. When the user designates the distance from the defect and there is a failure candidate within the designated proximity radius, the cause of the failure is attributed to the appearance abnormality.

特開平８−１４６０９３号公報JP-A-8-146093 特開平１１−２１４４６５号公報Japanese Patent Laid-Open No. 11-214465 特表２００２−５３０６５９号公報Japanese translation of PCT publication No. 2002-530659

論理回路の生産歩留まりを向上させるためには、論理回路の設計や製造で起きる故障を発見することが必要である。従来の論理回路の故障診断方法またはプログラムは、１つの論理回路に対して、回路ブロックまたはネットのレベルで論理異常の可能性の高い箇所を絞り込むことが出来る。さらに、補助情報として、故障時の故障候補の論理値やフェイルとなったパターンを得ることが出来る。しかし論理およびレイアウトを使ってシミュレーションしただけでは、故障候補を単一のネットまたはインスタンスに特定出来るとは限らず、故障候補が複数個になることが多い。また、個々のＬＳＩの診断結果からだけでは、設計や製造で起きる不具合、すなわち故障を、システマチックに解析するのは困難である。
また、製造時の検査工程において外観検査によって得られるウェハ内の欠陥分布から、技術者が工程の異常を推測して、故障解析するチップを選別する。しかし技術者の判断で選別されたチップを解析しても、製造品質に最も影響を与える故障原因を特定出来るとは限らず、数多くのチップを故障解析する必要がある。
本発明の目的は、同一の生産ロットあるいは異なるロット間のウェハ内の同一箇所などの複数の論理回路に対して、共通する故障を抽出し、故障の傾向を掴み、システマチックな故障の早期発見を可能とすることである。 In order to improve the production yield of logic circuits, it is necessary to discover failures that occur in the design and manufacture of logic circuits. A conventional failure diagnosis method or program for a logic circuit can narrow down a portion having a high possibility of logic abnormality at a circuit block or net level for one logic circuit. Furthermore, as auxiliary information, a logical value of a failure candidate at the time of failure or a pattern that has failed can be obtained. However, just by simulation using logic and layout, failure candidates cannot always be specified as a single net or instance, and there are many failure candidates. In addition, it is difficult to systematically analyze a failure that occurs in design or manufacturing, that is, a failure only from the diagnosis result of each LSI.
In addition, from the defect distribution in the wafer obtained by visual inspection in the inspection process at the time of manufacture, an engineer estimates the process abnormality and selects a chip for failure analysis. However, even if analyzing the chips selected by the engineer's judgment, it is not always possible to identify the cause of the failure that most affects the manufacturing quality, and it is necessary to analyze the failure of many chips.
The object of the present invention is to extract common faults for a plurality of logic circuits such as the same production lot or the same location in a wafer between different lots, grasp the tendency of faults, and detect systematic faults at an early stage. Is to make it possible.

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers used in (Best Mode for Carrying Out the Invention). These numbers are added to clarify the correspondence between the description of (Claims) and (Best Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

本発明の論理回路故障診断方法は、（ａ）複数の論理回路について故障診断ツールで得られた故障候補データに基づき、前記複数の論理回路のそれぞれの故障箇所を推定することと、（ｂ）前記複数の論理回路のそれぞれの前記故障候補データが取得される入力処理ステップと、（ｃ）前記複数の論理回路のそれぞれの前記故障候補データから所定のデータが抽出されるデータ抽出処理ステップと、（ｄ）前記抽出された所定のデータから故障候補データ名および故障候補データ数が集計される診断処理ステップと、（ｆ）前記ステップ（ｄ）で集計された結果が出力される出力処理ステップとを具備する。 According to the logic circuit fault diagnosis method of the present invention, (a) estimating a fault location of each of the plurality of logic circuits based on fault candidate data obtained by a fault diagnosis tool for the plurality of logic circuits, and (b) An input processing step in which the failure candidate data of each of the plurality of logic circuits is acquired; (c) a data extraction processing step in which predetermined data is extracted from the failure candidate data of each of the plurality of logic circuits; (D) a diagnostic processing step in which failure candidate data names and the number of failure candidate data are tabulated from the extracted predetermined data; and (f) an output processing step in which the results tabulated in step (d) are output. It comprises.

本発明の論理回路故障診断方法は、（ａ）複数の論理回路について故障診断ツールで得られた故障候補データに基づき、前記複数の論理回路のそれぞれの故障箇所を推定することと、（ｂ）前記複数の論理回路のそれぞれの前記故障候補データ、検査データおよび工程パラメータが取得される入力処理ステップと、（ｄ）前記抽出された所定のデータから故障候補データ名および故障候補データ数が集計される診断処理ステップと、（ｆ）前記ステップ（ｄ）で集計された結果が出力される出力処理ステップとを具備する。ここで、故障候補データは、複数の論理回路のそれぞれについて故障診断ツールから得られる故障候補に関するデータであって、製造時におけるチップのウェハ上の位置情報と、故障候補名、故障候補座標および故障候補層を具備する故障候補情報とを具備する。検査データは、半導体チップの物理的欠陥に係る情報として、製造時のチップの位置情報と、チップ内の欠陥位置を識別するための検査工程名および欠陥座標を具備する欠陥情報と、欠陥画像とを具備する。工程パラメータは、故障候補データの故障候補層と、故障候補層に対応する検査データの検査工程名とを具備する。（ｄ）診断処理ステップは、（ｄ−３）欠陥画像から物理的欠陥の形状が抽出されて、物理的欠陥の形状が対応する多角形領域に変換されることと、（ｄ−４）欠陥座標が用いられて多角形領域の座標が取得されることと、（ｄ−５）故障候補データ、検査データおよび工程パラメータが参照されて、検査工程名に対応する故障候補層である故障候補領域と多角形領域とが重なるか否かが判定されることとを具備する。 According to the logic circuit fault diagnosis method of the present invention, (a) estimating a fault location of each of the plurality of logic circuits based on fault candidate data obtained by a fault diagnosis tool for the plurality of logic circuits, and (b) An input processing step in which the failure candidate data, inspection data and process parameters of each of the plurality of logic circuits are acquired; and (d) a failure candidate data name and a number of failure candidate data are aggregated from the extracted predetermined data. A diagnostic processing step, and (f) an output processing step in which the results tabulated in step (d) are output. Here, the failure candidate data is data related to failure candidates obtained from the failure diagnosis tool for each of the plurality of logic circuits, and includes positional information on the wafer of the chip at the time of manufacture, failure candidate names, failure candidate coordinates, and failures. Failure candidate information including a candidate layer. The inspection data includes information on the physical defect of the semiconductor chip, the position information of the chip at the time of manufacture, the defect information including the inspection process name and defect coordinates for identifying the defect position in the chip, the defect image, It comprises. The process parameter includes a failure candidate layer of failure candidate data and an inspection process name of inspection data corresponding to the failure candidate layer. (D) The diagnostic processing step includes (d-3) extracting a physical defect shape from the defect image and converting the physical defect shape into a corresponding polygonal area; and (d-4) a defect. The coordinates of the polygon area are acquired using the coordinates, and (d-5) the failure candidate area which is a failure candidate layer corresponding to the inspection process name with reference to the failure candidate data, inspection data, and process parameters And determining whether or not the polygonal region overlaps.

本発明の論理回路故障診断プログラムは、（ａ）複数の論理回路について故障診断ツールで得られた故障候補データに基づき、前記複数の論理回路のそれぞれの故障箇所を推定することと、（ｂ）前記複数の論理回路のそれぞれの前記故障候補データが取得される入力処理ステップと、（ｃ）前記複数の論理回路のそれぞれの前記故障候補データから所定のデータが抽出されるデータ抽出処理ステップと、（ｄ）前記抽出された所定のデータから故障候補データ名および故障候補データ数が集計される診断処理ステップと、（ｆ）前記ステップ（ｄ）で集計された結果が出力される出力処理ステップとを具備する。 The logic circuit fault diagnosis program of the present invention includes: (a) estimating a fault location of each of the plurality of logic circuits based on fault candidate data obtained by a fault diagnosis tool for the plurality of logic circuits; An input processing step in which the failure candidate data of each of the plurality of logic circuits is acquired; (c) a data extraction processing step in which predetermined data is extracted from the failure candidate data of each of the plurality of logic circuits; (D) a diagnostic processing step in which failure candidate data names and the number of failure candidate data are tabulated from the extracted predetermined data; and (f) an output processing step in which the results tabulated in step (d) are output. It comprises.

本発明の論理回路故障診断プログラムは、（ａ）複数の論理回路について故障診断ツールで得られた故障候補データに基づき、前記複数の論理回路のそれぞれの故障箇所を推定することと、（ｂ）前記複数の論理回路のそれぞれの前記故障候補データ、検査データおよび工程パラメータが取得される入力処理ステップと、（ｄ）前記抽出された所定のデータから故障候補データ名および故障候補データ数が集計される診断処理ステップと、（ｆ）前記ステップ（ｄ）で集計された結果が出力される出力処理ステップとを具備する。ここで、故障候補データは、複数の論理回路のそれぞれについて故障診断ツールから得られる故障候補に関するデータであって、製造時におけるチップのウェハ上の位置情報と、故障候補名、故障候補座標および故障候補層を具備する故障候補情報とを具備する。検査データは、半導体チップの物理的欠陥に係る情報として、製造時のチップの位置情報と、チップ内の欠陥位置を識別するための検査工程名および欠陥座標を具備する欠陥情報と、欠陥画像とを具備する。工程パラメータは、故障候補データの故障候補層と、故障候補層に対応する検査データの検査工程名とを具備する。（ｄ）診断処理ステップは、（ｄ−３）欠陥画像から物理的欠陥の形状が抽出されて、物理的欠陥の形状が対応する多角形領域に変換されることと、（ｄ−４）欠陥座標が用いられて多角形領域の座標が取得されることと、（ｄ−５）故障候補データ、検査データおよび工程パラメータが参照されて、検査工程名に対応する故障候補層である故障候補領域と多角形領域とが重なるか否かが判定されることとを具備する。 The logic circuit fault diagnosis program of the present invention includes: (a) estimating each fault location of the plurality of logic circuits based on fault candidate data obtained by the fault diagnosis tool for the plurality of logic circuits; An input processing step in which the failure candidate data, inspection data, and process parameters of each of the plurality of logic circuits are acquired; and (d) a failure candidate data name and a number of failure candidate data are aggregated from the extracted predetermined data. A diagnostic processing step, and (f) an output processing step in which the results tabulated in step (d) are output. Here, the failure candidate data is data on failure candidates obtained from the failure diagnosis tool for each of the plurality of logic circuits, and includes positional information on the wafer of the chip at the time of manufacture, failure candidate names, failure candidate coordinates, and failures. Failure candidate information including a candidate layer. The inspection data includes information on the physical defect of the semiconductor chip, the position information of the chip at the time of manufacture, the defect information including the inspection process name and defect coordinates for identifying the defect position in the chip, the defect image, It comprises. The process parameter includes a failure candidate layer of failure candidate data and an inspection process name of inspection data corresponding to the failure candidate layer. (D) The diagnostic processing step includes (d-3) extracting a physical defect shape from the defect image and converting the physical defect shape into a corresponding polygonal area; and (d-4) a defect. The coordinates of the polygon area are acquired using the coordinates, and (d-5) the failure candidate area which is a failure candidate layer corresponding to the inspection process name with reference to the failure candidate data, inspection data, and process parameters And determining whether or not the polygonal region overlaps.

本発明により、複数の論理回路で共通して論理異常を起こしている可能性の高い故障候補、故障候補層、故障候補ネットのビアの疎密、故障候補数および物理的欠陥との一致または不一致を抽出する、複数の論理回路に対する故障診断方法またはプログラムを提供することが出来る。 According to the present invention, failure candidates, failure candidate layers, via candidate density of failure candidate nets, failure candidate numbers, and physical defects that are likely to cause a logical abnormality in common in a plurality of logic circuits are matched or mismatched. A failure diagnosis method or program for a plurality of logic circuits to be extracted can be provided.

添付図面を参照して、本発明による論理回路故障診断方法およびこれを具現化する論理回路故障診断方法またはプログラムを実施するための最良の形態を以下に説明する。 With reference to the accompanying drawings, a logic circuit fault diagnosis method and a logic circuit fault diagnosis method or program embodying the same according to the present invention will be described below.

図２は、本発明による複数の論理回路に対する故障診断方法またはプログラムを実施するための処理ブロック図である。
本発明による複数の論理回路に対する故障診断方法またはプログラムは、論理回路のテスト結果から取得されたフェイル情報に基づいて論理回路の故障箇所を推定する方法またはプログラムである。本発明の故障診断方法またはプログラムは、入力処理ステップと、データ抽出処理ステップと、診断処理ステップと、出力処理ステップとを具備する。
入力処理ステップでは、複数の論理回路のそれぞれから故障診断ツールによって得られる複数の故障候補データが入力される。なお、ここで用いられる故障診断ツールは、一般的に用いられるものであっても構わない。
データ抽出処理ステップでは、入力処理ステップで入力された複数の故障候補データのそれぞれから、故障候補名と、レイアウトの配線層あるいは製造、検査時の工程などで表現される故障候補層とが抽出される。また、１つの論理回路に１つの故障がある単一故障か、複数の故障がある多重故障かを分類する故障タイプも抽出される。さらに、単一故障の場合はその故障の原因と疑われる候補の数である故障候補数が、多重故障の場合はその故障の数である多重数が抽出される。
診断処理ステップでは、それぞれの故障候補データについて、データ抽出処理ステップで抽出された故障候補層から、ＯＰＥＮ候補層とＳＨＯＲＴ候補層とが抽出される。ここで、ＯＰＥＮ候補層とは、論理回路における断線によると疑われるＯＰＥＮ故障候補の層である。また、ＳＨＯＲＴ候補層とは、論理回路における短絡によると疑われるＳＨＯＲＴ故障候補の層である。
出力処理ステップでは、故障候補データのＯＰＥＮ候補層とＳＨＯＲＴ候補層の分布情報が出力される。
このように、複数の論理回路で共通して論理以上を起こしている可能性の高い層について、ＯＰＥＮ系の故障かＳＨＯＲＴ系の故障かが分別して出力されることにより、不具合原因のトレースが容易となる。また、故障行為データごとの故障タイプと、故障候補層または多重数とが出力されることにより、故障タイプごとに故障候補を絞り込めた論理回路の判定が容易となる。したがって、不具合原因特定のための詳細な解析を実施する論理回路を選定することが容易となる。 FIG. 2 is a processing block diagram for implementing a fault diagnosis method or program for a plurality of logic circuits according to the present invention.
The fault diagnosis method or program for a plurality of logic circuits according to the present invention is a method or program for estimating a fault location of a logic circuit based on fail information acquired from a test result of the logic circuit. The fault diagnosis method or program of the present invention comprises an input processing step, a data extraction processing step, a diagnostic processing step, and an output processing step.
In the input processing step, a plurality of failure candidate data obtained by the failure diagnosis tool is input from each of the plurality of logic circuits. The failure diagnosis tool used here may be a commonly used one.
In the data extraction processing step, a failure candidate name and a failure candidate layer expressed by a layout wiring layer or a manufacturing / inspection process are extracted from each of a plurality of failure candidate data input in the input processing step. The Also, a failure type that classifies whether a single failure in a logic circuit is a single failure or a multiple failure in which there are multiple failures is also extracted. Further, in the case of a single failure, the number of failure candidates, which is the number of candidates suspected of causing the failure, is extracted, and in the case of multiple failures, the multiple number, which is the number of failures, is extracted.
In the diagnosis processing step, for each failure candidate data, an OPEN candidate layer and a SHORT candidate layer are extracted from the failure candidate layers extracted in the data extraction processing step. Here, the OPEN candidate layer is a layer of OPEN failure candidates suspected to be due to disconnection in the logic circuit. The SHORT candidate layer is a layer of a SHORT fault candidate suspected of being caused by a short circuit in the logic circuit.
In the output processing step, distribution information of the OPEN candidate layer and the SHORT candidate layer of the failure candidate data is output.
In this way, it is easy to trace the cause of failure by classifying and outputting the OPEN type failure or the SHORT type failure for the layer that is likely to cause logic or more in common in a plurality of logic circuits. It becomes. Further, by outputting the fault type for each fault action data and the fault candidate layer or the number of multiples, it becomes easy to determine a logic circuit that narrows down fault candidates for each fault type. Therefore, it becomes easy to select a logic circuit that performs a detailed analysis for identifying the cause of the failure.

図３は、故障候補データの形式の一例を示す。ここで、故障候補データは、論理回路ごとに故障候補名のリストとして記述されている。それぞれの故障候補名に対しては、分岐情報、故障タイプ、候補数または多重数、故障候補内のセグメントとその層、座標、などの情報が記述されている。 FIG. 3 shows an example of the format of failure candidate data. Here, the failure candidate data is described as a list of failure candidate names for each logic circuit. For each failure candidate name, information such as branch information, failure type, number of candidates or multiples, segments in failure candidates, their layers, and coordinates are described.

図４は、出力データの一例を示す。ここで、ｘ１０ｙ１１やｘ１０ｙ１２などは故障データ名または論理回路名であり、Ｃｅｌｌ、Ｍ１、Ｖ１２などは、故障候補層の名前である。故障候補データ名（または論理回路名）ごとに、それぞれの故障候補層がマークされる分布表が、ＯＰＥＮ候補層とＳＨＯＲＴ候補層とのそれぞれで作成される。 FIG. 4 shows an example of output data. Here, x10y11, x10y12, etc. are fault data names or logic circuit names, and Cell, M1, V12, etc. are names of fault candidate layers. For each failure candidate data name (or logic circuit name), a distribution table in which each failure candidate layer is marked is created for each of the OPEN candidate layer and the SHORT candidate layer.

本発明の複数の論理回路に対する故障診断方法またはプログラムの別の実施形態では、データ抽出処理ステップにおいて、各論理回路の故障候補データから、故障候補名と、故障候補の座標と、レイアウトの配線層あるいは製造、検査時の工程などで表現される故障候補層と、故障候補の配線分岐情報とが抽出される。診断処理ステップでは、故障候補データごとに、故障候補層と故障候補の配線分岐情報とが用いられて、ＯＰＥＮ候補層およびＳＨＯＲＴ候補層またはいずれかが抽出される。すなわち、故障候補が配線全体である場合は、その配線の通る配線層がＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。故障候補が配線の一部の箇所である場合は、その配線の一部の箇所の配線層がＯＰＥＮ候補層として抽出される。故障候補が配線のペアである場合は、両配線の近接箇所の配線層がＳＨＯＲＴ候補層として抽出される。故障候補がセルの場合はそのセルがＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。故障候補がゲートの場合は、そのゲートがＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。
これにより、個々の論理回路の故障診断結果から、故障候補がＯＰＥＮ系の故障であるかＳＨＯＲＴ系の故障であるか分からない場合であっても、ＯＰＥＮ系故障およびＳＨＯＲＴ系故障のそれぞれを想定して、論理異常の可能性の高い層の分布が取得可能であるため、不具合原因のトレースが容易となる。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, in the data extraction processing step, from the fault candidate data of each logic circuit, the fault candidate name, the fault candidate coordinates, and the layout wiring layer Alternatively, a failure candidate layer expressed by a process at the time of manufacture, inspection, and the wiring branch information of the failure candidate are extracted. In the diagnosis processing step, for each failure candidate data, the failure candidate layer and the wiring branch information of the failure candidate are used to extract either the OPEN candidate layer and / or the SHORT candidate layer. That is, when the failure candidate is the entire wiring, the wiring layer through which the wiring passes is extracted as the OPEN candidate layer and the SHORT candidate layer. When the failure candidate is a part of the wiring, the wiring layer of the part of the wiring is extracted as the OPEN candidate layer. When the failure candidate is a pair of wirings, the wiring layer in the vicinity of both wirings is extracted as the SHORT candidate layer. When the failure candidate is a cell, the cell is extracted as an OPEN candidate layer and a SHORT candidate layer. When the failure candidate is a gate, the gate is extracted as an OPEN candidate layer and a SHORT candidate layer.
Thus, even if it is not clear from the failure diagnosis result of each logic circuit whether the failure candidate is an OPEN failure or a SHORT failure, each of the OPEN failure and the SHORT failure is assumed. In addition, since it is possible to acquire the distribution of layers having a high possibility of logic abnormality, it is easy to trace the cause of the failure.

図５は、出力データの別の例を示す。ここで、故障候補データｘ１０ｙ１１の故障タイプは単一故障であり、その故障候補数は１である。故障候補データｘ１２ｙ２０の故障タイプは単一故障であり、その故障候補数は９０である。故障候補データｘ２２ｙ０３の故障タイプは多重故障であり、その多重故障数は３である。故障候補データｘ２８ｙ３３の故障タイプは多重故障であり、その多重故障数は２である。故障候補データｘ３０ｙ０６の故障タイプは単一故障であり、その故障候補数は３である。 FIG. 5 shows another example of output data. Here, the failure type of the failure candidate data x10y11 is a single failure, and the number of failure candidates is 1. The failure type of the failure candidate data x12y20 is a single failure, and the number of failure candidates is 90. The failure type of the failure candidate data x22y03 is a multiple failure, and the number of multiple failures is 3. The failure type of failure candidate data x28y33 is multiple failure, and the number of multiple failures is two. The failure type of failure candidate data x30y06 is a single failure, and the number of failure candidates is 3.

図６は、本発明の複数の論理回路に対する故障診断方法またはプログラムの出力処理ステップにおける、論理回路チップのウェハにおける物理位置上への色分け表示出力の一例を示す。本発明の複数の論理回路に対する故障診断方法またはプログラムの別の実施形態では、入力処理ステップにおいて、同じ品種の異なる論理回路の故障候補データが入力される。故障候補データは、製造時の論理回路の物理的な位置情報を有する。
これにより、不具合の発生している層について、論理回路のチップのウェハ上の物理的位置の分布図が得られるため、製造ばらつきなどの不具合原因のトレースが容易となる。 FIG. 6 shows an example of color-coded display output on the physical position of the logic circuit chip on the wafer in the fault diagnosis method or program output processing step for the plurality of logic circuits of the present invention. In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, fault candidate data of different logic circuits of the same product type are input in the input processing step. The failure candidate data has physical position information of the logic circuit at the time of manufacture.
As a result, a distribution map of physical positions on the wafer of the logic circuit chip is obtained for the layer in which the defect has occurred, so that it is easy to trace the cause of the defect such as manufacturing variations.

また、本発明の複数の論理回路に対する故障診断方法またはプログラムの別の実施形態では、入力処理ステップでは同じ品種の異なる論理回路の故障候補データが入力される。故障候補データは、論理回路の製造時におけるウェハ上の位置情報を有する。出力処理ステップでは、各論理回路の故障タイプと、故障候補数または多重数とが、論理回路のチップのウェハ上の物理的な位置上に色分けによって表示出力される。
図６は、表示出力の一例を示す。図６の例では、論理回路の位置情報がｘ１０ｙ１１などの故障候補データ名である。論理回路の製造時のウェハ上の物理的な位置を、チップ配置の行列として表現している。例えば、ｘ１０ｙ１１は１０行１１列目の論理回路を意味する。各論理回路の表示色は、その論理回路が対応する故障候補データの故障タイプと、故障候補数または多重数とによって色分けされて表示出力される。
これにより、故障タイプごとに故障候補を絞り込められた論理回路の物理位置の分布と、他の論理回路の物理位置の分布データとから、製造時のばらつきなどの不具合原因特定のための詳細な解析を実施する論理回路を選定することが容易となる。
なお、表示色の色分けは視覚的認識を容易にすることが目的であって、色の違いに限らず、形状や模様、文字や数値などの表示を使用または併用しても構わない。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, fault candidate data of different logic circuits of the same product type is input in the input processing step. The failure candidate data has position information on the wafer when the logic circuit is manufactured. In the output processing step, the failure type of each logic circuit and the number of failure candidates or multiples are displayed and output by color coding on physical positions on the wafer of the logic circuit chip.
FIG. 6 shows an example of display output. In the example of FIG. 6, the position information of the logic circuit is a failure candidate data name such as x10y11. The physical position on the wafer when the logic circuit is manufactured is expressed as a matrix of chip arrangement. For example, x10y11 means the logic circuit in the 10th row and the 11th column. The display color of each logic circuit is color-coded according to the failure type of the failure candidate data corresponding to that logic circuit and the number of failure candidates or the number of failures, and is displayed and output.
As a result, detailed information for identifying the cause of defects, such as variations during manufacturing, can be obtained from the distribution of physical positions of logical circuits that can narrow down fault candidates for each failure type and the distribution data of physical positions of other logical circuits. It becomes easy to select a logic circuit to perform analysis.
Note that the display colors are for the purpose of facilitating visual recognition, and are not limited to color differences, and display of shapes, patterns, characters, numerical values, and the like may be used or used together.

図７は、本発明の複数の論理回路に対する故障診断方法またはプログラムを実施するための処理ブロック図である。
本発明の複数の論理回路に対する故障診断方法またはプログラムは、論理回路のテスト結果から取得されたフェイル情報に基づき論理回路の故障箇所を推定する論理回路の故障診断方法またはプログラムである。この故障診断方法またはプログラムは、入力処理ステップと、データ抽出処理ステップと、診断処理ステップと、順位付け処理ステップと、出力処理ステップとを具備する。ここで、入力処理ステップでは、故障診断ツールで得られる論理回路ごとの故障候補データについて、複数個の論理回路の故障候補データが入力される。なお、ここで用いられる故障診断ツールは、一般的なものであって構わない。データ抽出処理ステップでは、各論理回路の故障候補データから、故障候補名と、レイアウトの配線層あるいは製造、検査時の工程などで表現される故障候補層とが抽出される。診断処理ステップでは、故障候補層が用いられて、故障候補データごとに、ＯＰＥＮ故障候補の層がＯＰＥＮ候補層として抽出され、ＳＨＯＲＴ故障候補の層がＳＨＯＲＴ候補層として抽出される。順位付け処理ステップでは、全ての論理回路の故障候補データに対してＯＰＥＮ候補層が層ごとにカウントされ、またＳＨＯＲＴ候補層が層ごとにカウントされる。各故障候補データに対してカウントの多いＯＰＥＮ候補層を持つ故障候補から順位付けされ、また、同じくカウントの多いＳＨＯＲＴ候補層をもつ故障候補から順位付けされる。出力処理ステップでは、故障候補データごとに、ＯＰＥＮ候補の故障候補名および順位と、ＳＨＯＲＴ候補の故障候補名および順位とが出力される。
これによって、複数の論理回路で共通して不具合の発生している層について、最も共通性の高い層から順番に解析することで、不具合原因のトレースが容易となる。 FIG. 7 is a processing block diagram for implementing a fault diagnosis method or program for a plurality of logic circuits of the present invention.
The failure diagnosis method or program for a plurality of logic circuits according to the present invention is a logic circuit failure diagnosis method or program for estimating a failure location of a logic circuit based on fail information acquired from a test result of the logic circuit. The failure diagnosis method or program includes an input processing step, a data extraction processing step, a diagnosis processing step, a ranking processing step, and an output processing step. Here, in the input processing step, failure candidate data of a plurality of logic circuits is input as failure candidate data for each logic circuit obtained by the failure diagnosis tool. Note that the failure diagnosis tool used here may be a general tool. In the data extraction processing step, failure candidate names and failure candidate layers expressed by layout wiring layers or manufacturing and inspection processes are extracted from failure candidate data of each logic circuit. In the diagnosis processing step, a failure candidate layer is used, and for each failure candidate data, an OPEN failure candidate layer is extracted as an OPEN candidate layer, and a SHORT failure candidate layer is extracted as a SHORT candidate layer. In the ranking processing step, OPEN candidate layers are counted for each layer with respect to failure candidate data of all logic circuits, and SHORT candidate layers are counted for each layer. Each failure candidate data is ranked from a failure candidate having an OPEN candidate layer having a large count, and from a failure candidate having a SHORT candidate layer having a large count. In the output processing step, the failure candidate name and rank of the OPEN candidate and the failure candidate name and rank of the SHORT candidate are output for each failure candidate data.
This facilitates tracing of the cause of the failure by analyzing the layers in which the failure occurs in common in a plurality of logic circuits in order from the layer having the highest commonality.

また、本発明の複数の論理回路に対する故障診断方法またはプログラムの別の実施形態では、データ抽出処理ステップでは、各論理回路の故障候補データから、故障候補名と、故障候補の座標と、レイアウトの配線層あるいは製造、検査時の工程などで表現される故障候補の層と、故障候補の配線分岐情報とが抽出される。診断処理ステップでは、故障候補データごとに、故障候補の層と故障候補の配線分岐情報とを用いて、その配線の通る配線層がＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。同様に、故障候補が配線の一部の箇所である場合は、その配線の一部の箇所の配線層がＯＰＥＮ候補層として抽出される。故障候補が配線のペアである場合は、両配線の近接箇所の配線層がＳＨＯＲＴ候補層として抽出される。故障候補がセルである場合は、そのセルがＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。故障候補がゲートである場合は、そのゲートがＯＰＥＮ候補層およびＳＨＯＲＴ候補層として抽出される。
これにより、個々の論理回路の故障診断結果から、故障候補がＯＰＥＮ系故障かＳＨＯＲＴ系故障か分からない場合であっても、ＯＰＥＮ系故障とＳＨＯＲＴ系故障とをそれぞれ想定して、論理異常の可能性の高い層の分布が取得可能であり、最も共通性の高い層から順に解析することで、不具合原因のトレースが容易となる。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, in the data extraction processing step, from the fault candidate data of each logic circuit, a fault candidate name, fault candidate coordinates, and layout A failure candidate layer expressed by a wiring layer or a manufacturing or inspection process and the wiring branch information of the failure candidate are extracted. In the diagnosis processing step, for each failure candidate data, a wiring layer through which the wiring passes is extracted as an OPEN candidate layer and a SHORT candidate layer using the failure candidate layer and the failure candidate wiring branch information. Similarly, when a failure candidate is a part of a wiring, a wiring layer at a part of the wiring is extracted as an OPEN candidate layer. When the failure candidate is a pair of wirings, the wiring layer in the vicinity of both wirings is extracted as the SHORT candidate layer. When the failure candidate is a cell, the cell is extracted as an OPEN candidate layer and a SHORT candidate layer. If the failure candidate is a gate, the gate is extracted as an OPEN candidate layer and a SHORT candidate layer.
As a result, even if it is not clear from the failure diagnosis result of each logic circuit whether the failure candidate is an OPEN failure or a SHORT failure, an OPEN failure and a SHORT failure are assumed, and a logic abnormality is possible. It is possible to obtain the distribution of the layer having high characteristics, and it becomes easy to trace the cause of the defect by analyzing in order from the layer having the highest commonality.

図２は、本発明の複数の論理回路に対する故障診断方法またはプログラムを実施するための処理ブロック図である。
本発明の複数の論理回路に対する故障診断方法またはプログラムは、論理回路のテスト結果から取得されたフェイル情報に基づき論理回路の故障箇所を推定する。この故障診断方法またはプログラムは、入力処理ステップと、データ抽出処理ステップと、診断処理ステップと、出力処理ステップとを具備する。ここで、入力処理ステップでは、故障診断ツールで得られる論理回路ごとの故障候補データについて、複数個の論理回路の故障候補データが入力される。なお、ここで用いられる故障診断ツールは、一般的なものであって構わない。データ抽出処理ステップでは、各論理回路の故障候補データから、故障候補データ内の項目が抽出される。診断処理ステップでは、データ抽出処理ステップで抽出された項目の値ごとに、故障候補データ名と故障候補データの数が集計される。出力処理ステップでは、診断処理ステップで集計された結果が出力される。
これにより、複数の論理回路で共通して不具合の発生している故障候補が容易に取得され、不具合原因のトレースが容易となる。
図８、図９、図１０および図１１は、それぞれ、出力結果の一例を示す。
図８は、故障候補データ内の複数のネットについて、それぞれのネット名ごとに、故障候補データ名と故障候補データの数とを集計した一例を示す。故障候補ネットＮｅｔ０１では、Ｎｅｔ０１が故障候補となった故障候補データ名はｘ１０ｙ１１、ｘ１０ｙ１２、ｘ１０ｙ１３、ｘ１０ｙ１８、ｘ１２ｙ０４、ｘ１１ｙ０６、ｘ１４ｙ１０、ｘ１４ｙ１１、ｘ２０ｙ１２、ｘ２０ｙ１４、ｘ３０ｙ０３、ｘ３３ｙ２２であり、故障候補データ数は１２である。
図９は、故障候補データ内の複数のネットについて、それぞれのネット名ごとに、故障候補データ名と故障候補データの数を集計した一例である。横軸を故障候補データ名として、Ｎｅｔ０１が故障候補となった故障候補データ名の欄をマークしている。Ｎｅｔ０１が故障候補となった故障候補データ名は、ｘ１０ｙ１１、ｘ１０ｙ１２、ｘ１０ｙ１４、ｘ１５ｙ０４、ｘ１６ｙ０８、ｘ２１ｙ１１、ｘ２４ｙ１１、ｘ２４ｙ１２、ｘ３１ｙ１１、ｘ３１ｙ１４の１０個である。 FIG. 2 is a processing block diagram for implementing a fault diagnosis method or program for a plurality of logic circuits of the present invention.
According to the failure diagnosis method or program for a plurality of logic circuits of the present invention, the failure location of the logic circuit is estimated based on the fail information acquired from the test result of the logic circuit. This failure diagnosis method or program includes an input processing step, a data extraction processing step, a diagnostic processing step, and an output processing step. Here, in the input processing step, failure candidate data of a plurality of logic circuits is input as failure candidate data for each logic circuit obtained by the failure diagnosis tool. Note that the failure diagnosis tool used here may be a general tool. In the data extraction processing step, items in the failure candidate data are extracted from the failure candidate data of each logic circuit. In the diagnosis processing step, the failure candidate data name and the number of failure candidate data are tabulated for each item value extracted in the data extraction processing step. In the output processing step, the results collected in the diagnostic processing step are output.
As a result, failure candidates in which a failure occurs in common in a plurality of logic circuits can be easily acquired, and the cause of the failure can be easily traced.
8, FIG. 9, FIG. 10, and FIG. 11 each show an example of an output result.
FIG. 8 shows an example in which the failure candidate data names and the number of failure candidate data are tabulated for each net name for a plurality of nets in the failure candidate data. In the failure candidate net Net01, failure candidate data names in which Net01 is a failure candidate are x10y11, x10y12, x10y13, x10y18, x12y04, x11y06, x14y10, x14y11, x20y12, x20y14, x30y03, x33y22, and the number of failure candidate data is 12 It is.
FIG. 9 shows an example in which the number of failure candidate data names and the number of failure candidate data are tabulated for each net name for a plurality of nets in the failure candidate data. The horizontal axis is the failure candidate data name, and the column of failure candidate data name in which Net01 is a failure candidate is marked. There are ten failure candidate data names in which Net01 is a failure candidate: x10y11, x10y12, x10y14, x15y04, x16y08, x21y11, x24y11, x24y12, x31y11, x31y14.

また別の出力処理ステップとして、診断処理ステップで集計された結果から、複数の故障候補データで故障候補となった項目の値が、論理回路のレイアウト設計データにハイライト表示される際に、その項目の値の故障候補データ数によってハイライト色が色分けされる。
これにより、複数の論理回路で共通して不具合の発生している故障候補は、論理回路のレイアウト上で確認可能となり、解析時の観測箇所の判断が容易となる。
図１０は、故障候補となった故障候補ネットＮ１および故障候補ネットＮ２について、それぞれが故障候補となった故障候補データの数によって、ハイライト色が色分けされて表示された一例である。 As another output processing step, when the value of an item that has become a failure candidate in a plurality of failure candidate data is highlighted in the logic circuit layout design data, The highlight color is color-coded according to the number of failure candidate data items.
As a result, failure candidates in which a failure occurs in common in a plurality of logic circuits can be confirmed on the layout of the logic circuit, and the observation location at the time of analysis can be easily determined.
FIG. 10 is an example in which the highlight color is displayed in different colors for the failure candidate net N1 and the failure candidate net N2 that are failure candidates, depending on the number of failure candidate data that is a failure candidate.

また、別の出力処理ステップでは、診断処理ステップで集計された結果から、複数の故障候補データで故障候補となった項目の値が、レイアウト設計データが用いられて、その項目の故障候補データ数によって項目の値が色分けされてレイアウト表示される画像が、解析装置あるいは検査装置から得られる画像に重ね合わされて表示される。
これにより、複数の論理回路で共通して論理異常を引き起こしている可能性の高い箇所と、物理的な画像との対応が取得可能となり、不具合原因の特定が容易となる。
図１１は、複数の故障候補データで故障候補となったネットＮ３およびセルＣ１について、レイアウト設計データが用いられて、ネットＮ３およびセルＣ１が故障候補である故障候補データ数によって、ネットＮ３およびセルＣ１を色分けされてレイアウト表示された画像が、検査装置で得られる画像に重ね合わせて表示された一例である。 In another output processing step, the layout design data is used as the value of an item that has become a failure candidate in a plurality of failure candidate data based on the results of the aggregation in the diagnosis processing step. Thus, the image in which the item values are color-coded and displayed in a layout is superimposed and displayed on the image obtained from the analysis apparatus or the inspection apparatus.
Thereby, it is possible to acquire the correspondence between a physical image and a portion that is likely to cause a logical abnormality in common with a plurality of logic circuits, and it is easy to identify the cause of the malfunction.
FIG. 11 shows that the layout design data is used for a net N3 and a cell C1 that are fault candidates among a plurality of fault candidate data, and the net N3 and the cell C1 are determined depending on the number of fault candidate data in which the net N3 and the cell C1 are fault candidates. This is an example in which an image in which C1 is color-coded and displayed in a layout is superimposed on an image obtained by an inspection apparatus.

また本発明の複数の論理回路に対する故障診断方法またはプログラムの別の実施形態において、データ抽出処理ステップでは、各論理回路の故障候補データから、ネット名を対象項目として、故障候補ネット名が抽出される。また、故障候補ネット内で配置が疎あるいは密であるビアがあるか否かのビア疎密情報が抽出される。
診断処理ステップでは、配置が疎あるいは密であるビアを有するか否かで故障候補ネットを分類して、故障候補名ごとに故障候補データ名と故障候補データの数が集計される。
これにより、複数の論理回路で共通して不具合の発生している故障候補ネットについて、ビア配置が疎である過密であるかが容易に識別可能となるため、ビアに起因した不具合原因のトレースが容易となる。
図１２は、出力結果の一例を示す。複数の故障候補データで故障候補となったネットはＮｅｔ０１、Ｎｅｔ０３、Ｎｅｔ０６およびＮｅｔ０８であり、Ｎｅｔ０１およびＮｅｔ０６では、ビアの配置が疎となる箇所があることを示している。Ｎｅｔ０３、Ｎｅｔ０６およびＮｅｔ０８では、ビアの配置が密となる箇所があることを示している。故障候補ネットＮｅｔ０８では、Ｎｅｔ０８が故障候補となった故障候補データ名はｘ２０ｙ１２およびｘ２０ｙ１４であり、故障候補データ数は２であることを示している。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, in the data extraction processing step, fault candidate net names are extracted from the fault candidate data of each logic circuit with the net name as a target item. The Also, via sparse / dense information indicating whether or not there is a sparse or densely arranged via in the failure candidate net is extracted.
In the diagnosis processing step, failure candidate nets are classified depending on whether or not vias are sparse or densely arranged, and the failure candidate data names and the number of failure candidate data are tabulated for each failure candidate name.
As a result, it is possible to easily identify whether the via arrangement is sparse or overcrowded for failure candidate nets that have common failures in multiple logic circuits. It becomes easy.
FIG. 12 shows an example of the output result. Nets that have become failure candidates in a plurality of failure candidate data are Net01, Net03, Net06, and Net08, and Net01 and Net06 indicate that there are locations where the via arrangement is sparse. Net03, Net06, and Net08 indicate that there are locations where vias are densely arranged. In the failure candidate net Net08, the failure candidate data names in which Net08 is a failure candidate are x20y12 and x20y14, and the number of failure candidate data is two.

また別の出力処理ステップとして、診断処理ステップで集計された結果から、複数の故障候補データで故障候補となった故障候補ネット名が論理回路のレイアウト設計データにハイライト表示される際に、配置が疎あるいは密であるビアをその故障候補ネットが有するか否かによって故障候補ネットが色分けされる。
これにより、複数の論理回路で共通して不具合の発生している故障候補ネットのビア配置が疎である過密であるかが論理回路のレイアウト上で確認可能となり、解析時の観測箇所の判断が容易となる。
図１０は、出力結果の一例である。ここで、ネットＮ１がビア配置が疎である箇所を有するネットであり、ネットＮ２がビア配置が疎である箇所を持たないネットである場合を考える。図１０のように、ネットＮ１およびネットＮ２がレイアウト設計データにハイライト表示される際には、疎配置のビアを有するか否かによってハイライト色が色分けされる。 As another output processing step, when the failure candidate net names that became failure candidates in a plurality of failure candidate data are highlighted in the logic circuit layout design data, The failure candidate net is color-coded depending on whether the failure candidate net has vias that are sparse or dense.
As a result, it is possible to check on the layout of the logic circuit whether the via arrangement of the failure candidate net that is common to a plurality of logic circuits is sparse or not, and the observation location at the time of analysis can be determined. It becomes easy.
FIG. 10 is an example of the output result. Here, let us consider a case where the net N1 is a net having a portion where the via arrangement is sparse, and the net N2 is a net having no location where the via arrangement is sparse. As shown in FIG. 10, when the net N1 and the net N2 are highlighted in the layout design data, the highlight color is color-coded depending on whether or not there are sparsely arranged vias.

また、本発明の複数の論理回路に対する故障診断法またはプログラムの別の実施形態では、入力処理ステップにおいて、同じ品種の異なる論理回路の故障候補データが入力される。故障候補データは、製造時の論理回路の物理的な位置情報を有する。出力処理ステップでは、項目の値ごとに故障候補データ数がカウントされ、故障候補データ数の最多カウントの値によって論理回路の物理的な位置上に色分けされて表示出力される。
これにより、複数の論理回路で共通して不具合の発生している故障候補について、論理回路の物理位置の分布が得られるため、製造ばらつきなどの不具合原因のトレースが容易となる。
図８は、故障候補ネット名ごとに故障候補データ数をカウントした結果の一例である。この場合、故障ネットＮｅｔ０１は、ｘ１０ｙ１１と、ｘ１０ｙ１２と、ｘ１０ｙ１３と、ｘ１０ｙ１８と、ｘ１２ｙ０４と、ｘ１１ｙ０６と、ｘ１４ｙ１０と、ｘ１４ｙ１１と、ｘ２０ｙ１２と、ｘ２０ｙ１４と、ｘ３０ｙ０３と、ｘ３３ｙ２２の１２の故障候補データで故障候補となっている。故障候補ネットＮｅｔ０３は、ｘ１０ｙ１１と、ｘ１０ｙ１２と、ｘ１０ｙ１３と、ｘ１０ｙ１８と、ｘ１２ｙ０４と、ｘ１１ｙ０６と、ｘ２０ｙ１２と、ｘ２０ｙ１４の８の故障候補データで故障候補となっている。故障候補ネットＮｅｔ０８は、ｘ２０ｙ１２と、ｘ２０ｙ１４の２つの故障候補データで故障候補となっている。故障候補ネットＮｅｔ０６は、ｘ２０ｙ１２と、ｘ２０ｙ１４の２つの故障候補データで故障候補となっている。この例では、製造時の論理回路の物理的な位置情報は、ｘ１０ｙ１１などの故障候補データ名である。論理回路の製造時の物理的な位置が、チップ配置の行列として表現されている。ｘ１０ｙ１１は１０行１１列目の論理回路を意味する。論理回路ｘ１０ｙ１１については、故障候補ネットＮｅｔ０１が故障候補データ数の最大値を持ち、その値は１２である。同様に、論理回路ｘ１０ｙ１２、ｘ１０ｙ１３、ｘ１０ｙ１８、ｘ１２ｙ０４、ｘ１１ｙ０６、ｘ１４ｙ１０、ｘ１４ｙ１１、ｘ２０ｙ１２、ｘ２０ｙ１４、ｘ３０ｙ０３、ｘ３３ｙ２２についても、故障候補ネットＮｅｔ０１が故障候補データ数の最大値を持ち、その値は１２である。論理回路ｘ２０ｙ２２は、故障候補ネットＮｅｔ０８が故障候補データ数の最大値を持ち、その値は２である。論理回路ｘ２０ｙ２３は、故障候補ネットＮｅｔ０６が故障候補データ数の最大値を持ち、その値は２である。そこで、故障候補データ数の最大値が１２である論理回路ｘ１０ｙ１１と、ｘ１０ｙ１２と、ｘ１０ｙ１３と、ｘ１０ｙ１８と、ｘ１２ｙ０４と、ｘ１１ｙ０６と、ｘ１４ｙ１０と、ｘ１４ｙ１１と、ｘ２０ｙ１２と、ｘ２０ｙ１４と、ｘ３０ｙ０３と、ｘ３３ｙ２２、および、故障候補データ数の最大値が２である論理回路ｘ２０ｙ２２とｘ２０ｙ２３について、色分けして表示する。
図６は、上述とは別のデータを用いて、論理回路の物理的な位置上に色分けして表示出力した一例である。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, fault candidate data of different logic circuits of the same product type is input in the input processing step. The failure candidate data has physical position information of the logic circuit at the time of manufacture. In the output processing step, the number of failure candidate data is counted for each item value, and is color-coded and displayed on the physical position of the logic circuit according to the maximum count value of the number of failure candidate data.
As a result, the distribution of the physical positions of the logic circuits can be obtained for the failure candidates that are commonly caused by a plurality of logic circuits, so that it is easy to trace the cause of defects such as manufacturing variations.
FIG. 8 is an example of a result of counting the number of failure candidate data for each failure candidate net name. In this case, the failure net Net01 has 12 failure candidate data of x10y11, x10y12, x10y13, x10y18, x12y04, x11y06, x14y10, x14y11, x20y12, x20y14, x30y03, and x33y22. It is a candidate. The failure candidate net Net03 is a failure candidate with 8 failure candidate data of x10y11, x10y12, x10y13, x10y18, x12y04, x11y06, x20y12, and x20y14. The failure candidate net Net08 is a failure candidate with two failure candidate data of x20y12 and x20y14. The failure candidate net Net06 is a failure candidate with two failure candidate data of x20y12 and x20y14. In this example, the physical position information of the logic circuit at the time of manufacture is a failure candidate data name such as x10y11. A physical position at the time of manufacturing a logic circuit is expressed as a chip arrangement matrix. x10y11 means the logic circuit in the 10th row and the 11th column. For the logic circuit x10y11, the failure candidate net Net01 has the maximum number of failure candidate data, and its value is 12. Similarly, for the logic circuits x10y12, x10y13, x10y18, x12y04, x11y06, x14y10, x14y11, x20y12, x20y14, x30y03, x33y22, the fault candidate net Net01 has the maximum number of fault candidate data, and the value is 12. . In the logic circuit x20y22, the failure candidate net Net08 has the maximum number of failure candidate data, and the value is 2. In the logic circuit x20y23, the failure candidate net Net06 has the maximum value of the number of failure candidate data, and the value is 2. Therefore, logic circuits x10y11, x10y12, x10y13, x10y18, x12y04, x11y06, x14y10, x14y11, x20y12, x20y14, x30y03, x33y22, where the maximum number of failure candidate data is 12; The logic circuits x20y22 and x20y23 having the maximum number of failure candidate data of 2 are displayed in different colors.
FIG. 6 shows an example in which data different from the above is used for color display and output on the physical position of the logic circuit.

図１３は、本発明の複数の論理回路に対する故障診断法またはプログラムを実施するための処理ブロック図を示す。
本発明の複数の論理回路に対する故障診断法またはプログラムは、論理回路のテスト結果から取得されたフェイル情報に基づき論理回路の故障箇所を推定する。また、故障診断法またはプログラムは、入力処理ステップと、診断処理ステップと、出力処理ステップとを具備する。ここで、入力処理ステップでは、故障候補データと、検査データと、工程パラメータとが入力される。
図１４は、故障候補データの一例を示す。故障候補データは、故障診断ツールから得られる論理回路ごとの故障候補のデータであって、製造時のチップの位置情報と、故障候補名と、故障候補座標および故障候補層を具備する故障候補情報とを有する。なお、ここで用いられる故障診断ツールは、一般的なものであって構わない。
図１５は、検査データの一例を示す。検査データは、物理的欠陥を検査する検査装置から得られる物理欠陥の情報を有したデータである。この検査データは、製造時のチップの位置情報と、チップ内の欠陥位置を識別するための検査工程名と欠陥座標からなる欠陥情報と、欠陥画像とを有する。工程パラメータは、故障候補データの故障候補層と、故障候補層に対応する検査データの検査工程名とを有する。
図１６は、工程パラメータの一例を示す。図１６の例では、検査工程名１に対応する故障候補層は故障候補層１である。検査工程名２に対応する故障候補層は故障候補層２および故障候補層３である。
診断処理ステップでは、欠陥画像から欠陥の形状が多角形の領域に変換され、欠陥座標が用いられて多角形の領域が座標として取得される。故障候補データ、検査データおよび工程パラメータが参照され、検査工程名に対応する故障候補層である故障候補座標と多角形領域の座標とが比較され、領域が重なるか否かが判定される。
図１７は、物理欠陥Ｋ１が多角形領域Ｔ１に変換された例を示す。多角形領域Ｔ１の座標と、故障候補座標とが比較され、両領域が重なるか否かが判定される。出力処理ステップでは、診断処理ステップの結果が出力される。
これにより、物理的な異常箇所と論理的な異常箇所とが、双方の領域が重なるか否かが判定されるために距離のパラメータが用いられることなく、正確に照合可能となり、物理的な異常箇所が論理異常を引き起こしているか否かが正確に判定される。 FIG. 13 shows a process block diagram for implementing a fault diagnosis method or program for a plurality of logic circuits of the present invention.
According to the failure diagnosis method or program for a plurality of logic circuits of the present invention, the failure location of the logic circuit is estimated based on the fail information acquired from the test result of the logic circuit. The failure diagnosis method or program includes an input processing step, a diagnostic processing step, and an output processing step. Here, in the input processing step, failure candidate data, inspection data, and process parameters are input.
FIG. 14 shows an example of failure candidate data. The failure candidate data is failure candidate data for each logic circuit obtained from the failure diagnosis tool. The failure candidate information includes chip position information at the time of manufacture, a failure candidate name, failure candidate coordinates, and a failure candidate layer. And have. Note that the failure diagnosis tool used here may be a general tool.
FIG. 15 shows an example of inspection data. The inspection data is data having information on physical defects obtained from an inspection apparatus that inspects physical defects. This inspection data includes chip position information at the time of manufacture, defect information including an inspection process name and defect coordinates for identifying a defect position in the chip, and a defect image. The process parameter includes a failure candidate layer of failure candidate data and an inspection process name of inspection data corresponding to the failure candidate layer.
FIG. 16 shows an example of process parameters. In the example of FIG. 16, the failure candidate layer corresponding to the inspection process name 1 is the failure candidate layer 1. The failure candidate layers corresponding to the inspection process name 2 are the failure candidate layer 2 and the failure candidate layer 3.
In the diagnosis processing step, the defect shape is converted into a polygonal area from the defect image, and the polygonal area is acquired as coordinates using the defect coordinates. Failure candidate data, inspection data, and process parameters are referred to, and failure candidate coordinates that are failure candidate layers corresponding to the inspection process name are compared with the coordinates of the polygonal region to determine whether or not the regions overlap.
FIG. 17 shows an example in which the physical defect K1 is converted into a polygonal region T1. The coordinates of the polygonal area T1 are compared with the failure candidate coordinates, and it is determined whether or not both areas overlap. In the output processing step, the result of the diagnostic processing step is output.
This makes it possible to accurately collate without using the distance parameter because it is determined whether or not the physical anomaly location and the logical anomaly location overlap each other. It is accurately determined whether or not the location is causing a logic abnormality.

また、本発明の複数の論理回路に対する故障診断法またはプログラムの別の実施形態では、出力処理ステップでは、診断処理ステップで欠陥と領域が重なった故障候補があるか否かが、製造時の論理回路の物理的な位置上に色分けされて表示出力される。
これにより、論理異常を引き起こしている論理回路について、不具合の原因が物理的な欠陥であると判定できたか否かが論理回路の物理位置の分布として得られ、また工程名が参照されることで異常工程が特定可能となる。そのため、製造ばらつきなどの不具合原因のトレースが容易に実施可能となる。
図６は、出力の一例を示す。物理欠陥と領域が重なった故障候補があるか否かによって、製造時の論理回路の物理的な位置上に色分けされて表示出力される。ユーザが検査工程名あるいは故障候補層を指定し、指定した工程あるいは層において、物理欠陥と領域が重なった故障候補があるのか否かが色分けされて表示出力されても良い。また、物理欠陥と領域が重なった故障候補の数によって色分けされて表示されても良い。また、論理回路が複数の領域に分割されて、物理玄関と故障候補とが重なった領域の場所によって色分けされて表示出力されても良い。
なお、表示色の色分けは視覚的認識を容易にすることが目的であって、色の違いに限らず、形状や模様、文字や数値などの表示を使用または併用しても構わない。 In another embodiment of the fault diagnosis method or program for a plurality of logic circuits of the present invention, in the output processing step, it is determined whether or not there is a fault candidate in which a defect and an area overlap in the diagnostic processing step. Colored and displayed on the physical position of the circuit.
As a result, regarding the logic circuit causing the logic abnormality, whether or not the cause of the failure can be determined as a physical defect is obtained as the distribution of the physical position of the logic circuit, and the process name is referred to. An abnormal process can be identified. Therefore, it is possible to easily trace the cause of defects such as manufacturing variations.
FIG. 6 shows an example of the output. Depending on whether or not there is a fault candidate whose physical defect and area overlap each other, it is color-coded and displayed on the physical position of the logic circuit at the time of manufacture. The user may specify an inspection process name or a failure candidate layer, and whether or not there is a failure candidate in which a physical defect and an area overlap in the specified process or layer may be displayed in color. Further, the color defect may be displayed in different colors depending on the number of failure candidates whose areas overlap with physical defects. Further, the logic circuit may be divided into a plurality of areas, and may be color-coded and displayed according to the location of the area where the physical entrance and the failure candidate overlap.
Note that the display colors are for the purpose of facilitating visual recognition, and are not limited to color differences, and display of shapes, patterns, characters, numerical values, and the like may be used or used together.

図１は、従来技術によるの論理回路故障箇所推定方法の処理手順を示すフローチャートである。FIG. 1 is a flowchart showing a processing procedure of a logic circuit fault location estimation method according to the prior art. 図２は、本発明の複数の論理回路の故障診断方法またはプログラムの処理ブロック図である。FIG. 2 is a processing block diagram of a fault diagnosis method or program for a plurality of logic circuits according to the present invention. 図３は、本発明の複数の論理回路の故障診断方法またはプログラムの故障候補データの一例である。FIG. 3 shows an example of failure candidate data of a failure diagnosis method or program for a plurality of logic circuits according to the present invention. 図４は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 4 is an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図５は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 5 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図６は、本発明の複数の論理回路の故障診断方法またはプログラムの論理回路のウェハ上の物理位置における色分け表示の一例である。FIG. 6 is an example of color-coded display at a physical position on a wafer of a plurality of logic circuit failure diagnosis methods or program logic circuits of the present invention. 図７は、本発明の複数の論理回路の故障診断方法またはプログラムの処理ブロック図である。FIG. 7 is a processing block diagram of a failure diagnosis method or program for a plurality of logic circuits according to the present invention. 図８は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 8 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図９は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 9 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図１０は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 10 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図１１は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 11 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図１２は、本発明の複数の論理回路の故障診断方法またはプログラムの出力の一例である。FIG. 12 shows an example of a fault diagnosis method or program output of a plurality of logic circuits according to the present invention. 図１３は、本発明の複数の論理回路の故障診断方法またはプログラムの処理ブロック図である。FIG. 13 is a processing block diagram of a failure diagnosis method or program for a plurality of logic circuits according to the present invention. 図１４は、本発明の複数の論理回路の故障診断方法またはプログラムの故障候補データの一例である。FIG. 14 shows an example of failure candidate data of a fault diagnosis method or program for a plurality of logic circuits according to the present invention. 図１５は、本発明の複数の論理回路の故障診断方法またはプログラムの検査データの一例である。FIG. 15 is an example of a plurality of logic circuit failure diagnosis methods or program inspection data according to the present invention. 図１６は、本発明の複数の論理回路の故障診断方法またはプログラムの工程パラメータの一例である。FIG. 16 is an example of a plurality of logic circuit failure diagnosis methods or program process parameters according to the present invention. 図１７は、本発明の複数の論理回路の故障診断方法またはプログラムの物理欠陥の形状を多角形の領域に変換する一例である。FIG. 17 shows an example of converting a physical defect shape of a plurality of logic circuit fault diagnosis methods or programs according to the present invention into a polygonal region.

Explanation of symbols

Ｎ１、Ｎ２、Ｎ３故障候補ネット
Ｃ１故障候補セル
Ｋ１物理欠陥
Ｔ１多角形領域 N1, N2, N3 Failure candidate net C1 Failure candidate cell K1 Physical defect T1 Polygonal region

Claims

(A) based on failure candidate data obtained by a failure diagnosis tool for a plurality of logic circuits, estimating each failure location of the plurality of logic circuits;
(B) an input processing step in which the failure candidate data of each of the plurality of logic circuits is acquired;
(C) a data extraction processing step in which predetermined data is extracted from the failure candidate data of each of the plurality of logic circuits;
(D) a diagnostic processing step in which failure candidate data names and failure candidate data numbers are tabulated from the extracted predetermined data;
(F) A logic circuit fault diagnosis method comprising: an output processing step in which the results tabulated in step (d) are output.

The logic circuit fault diagnosis method according to claim 1,
The (f) output processing step includes:
(F-1) With respect to the plurality of items of the failure candidate data, the display colors of the plurality of items are determined corresponding to the number of times the failure candidate data are determined as the failure candidates in the result of the aggregation processing step (d). And
(F-2) Each of the plurality of items corresponds to each display color determined in the step (f-1), and each component corresponds to the layout design data image of the logic circuit. That the layout image placed in is created,
(F-3) The layout image created in the step (f-2) is superimposed on the layout design data image of the logic circuit so that each circuit element corresponds to the highlighted display output. A logic circuit failure diagnosis method comprising:

The logic circuit fault diagnosis method according to claim 1,
The (f) output processing step includes:
(F-1) With respect to the plurality of items of the failure candidate data, the display colors of the plurality of items are determined corresponding to the number of times the failure candidate data are determined as the failure candidates in the result of the aggregation processing step (d). And
(F-2) Each of the plurality of items corresponds to each display color determined in the step (f-1), and each component corresponds to the layout design data image of the logic circuit. That the layout image placed in is created,
(F-4) The layout image created in the step (f-2) is overlaid so that each circuit element corresponds to the image of the logic circuit chip obtained by the analysis device or the inspection device. A logic circuit fault diagnosis method comprising: a light display output.

The logic circuit fault diagnosis method according to claim 1,
In the (c) data extraction processing step,
(C-1) From each failure candidate data of the plurality of logic circuits, a net that is a set of wirings in the logic circuit is set as an extraction target item and extracted as a failure candidate net name;
(C-2) extracting via density information indicating presence / absence of vias that are sparsely or densely arranged in the failure candidate net from each failure candidate data of the plurality of logic circuits,
In the (d) diagnostic processing step,
(D-1) The failure candidate net is classified according to the presence or absence of vias that are sparse or dense in arrangement;
(D-2) A logic circuit fault diagnosis method comprising: counting the fault candidate data names and the number of fault candidate data for each fault candidate net name.

The logic circuit fault diagnosis method according to claim 1 or 4,
The (f) output processing step includes:
(F-5) The display color of the failure candidate net that has become a failure candidate in the plurality of failure candidate data based on the result of the aggregation in step (d-2) depends on the presence or absence of vias that are sparse or densely arranged. To be determined,
(F-6) The failure candidate net that has become a failure candidate in the plurality of failure candidate data based on the result of the aggregation in step (d-2) corresponds to the layout design data image of the logic circuit and each circuit element. A logic circuit failure diagnosis method comprising: superimposing and displaying in a highlighted manner with the display color determined in step (f-B5).

The logic circuit fault diagnosis method according to claim 1,
The failure candidate data input in the (b) input processing step is failure candidate data of each of the plurality of logic circuits that are the same type and different from each other,
The failure candidate data comprises physical location information at the time of manufacture,
The (f) output processing step includes:
(F-7) counting the number of failure candidate data for each item value of the plurality of failure candidate data;
(F-8) For each item value of the plurality of failure candidate data, a display color is determined according to the maximum value counted in step (f-7);
(F-9) Each of the plurality of failure candidate data is superimposed with the display color determined in the step (f-8) so that each circuit element corresponds to the image of the logic circuit chip. A logic circuit failure diagnosis method comprising: highlight display output.

(A) based on failure candidate data obtained by a failure diagnosis tool for a plurality of logic circuits, estimating each failure location of the plurality of logic circuits;
(B) an input processing step in which the failure candidate data, inspection data, and process parameters of each of the plurality of logic circuits are acquired;
(D) a diagnostic processing step in which failure candidate data names and failure candidate data numbers are tabulated from the extracted predetermined data;
(F) an output processing step in which the results tabulated in step (d) are output;
The failure candidate data is data relating to failure candidates obtained from a failure diagnosis tool for each of the plurality of logic circuits,
Positional information on the wafer of the chip at the time of manufacture;
Failure candidate information comprising failure candidate name, failure candidate coordinates and failure candidate layer,
The inspection data is information relating to physical defects of the semiconductor chip,
The chip location information at the time of manufacture,
Defect information comprising an inspection process name and defect coordinates for identifying a defect position in the chip;
A defect image,
The process parameters are:
A failure candidate layer of the failure candidate data; and
The inspection process name of the inspection data corresponding to the failure candidate layer,
The (d) diagnostic processing step includes:
(D-3) extracting the physical defect shape from the defect image and converting the physical defect shape into a corresponding polygonal area;
(D-4) The coordinates of the polygonal region are acquired using the defect coordinates;
(D-5) Referring to the failure candidate data, the inspection data, and the process parameters, it is determined whether or not the failure candidate region that is a failure candidate layer corresponding to the inspection step name overlaps the polygonal region. A logic circuit fault diagnosis method comprising:

The logic circuit failure path diagnosis method according to claim 7,
The (f) output processing step includes:
(F-10) In each of the plurality of failure candidates, the display color of each of the plurality of failure candidates is determined depending on whether or not a defect corresponding to the failure candidate and an area corresponding to the failure candidate overlap. Is determined,
(F-11) Each of the plurality of failure candidates is displayed and output in the display color determined in step (f-10) so as to correspond to the position of the chip on the wafer at the time of manufacture. A logic circuit failure diagnosis method provided.

(A) based on failure candidate data obtained by a failure diagnosis tool for a plurality of logic circuits, estimating each failure location of the plurality of logic circuits;
(B) an input processing step in which the failure candidate data of each of the plurality of logic circuits is acquired;
(C) a data extraction processing step in which predetermined data is extracted from the failure candidate data of each of the plurality of logic circuits;
(D) a diagnostic processing step in which failure candidate data names and failure candidate data numbers are tabulated from the extracted predetermined data;
(F) A logic circuit fault diagnosis program comprising: an output processing step in which the results tabulated in step (d) are output.

In the logic circuit fault diagnosis program according to claim 9,
The (f) output processing step includes:
(F-1) With respect to the plurality of items of the failure candidate data, the display colors of the plurality of items are determined corresponding to the number of times the failure candidate data are determined as the failure candidates in the result of the aggregation processing step (d). And being
(F-2) Each of the plurality of items corresponds to each display color determined in the step (f-1), and each component corresponds to the layout design data image of the logic circuit. That the layout image placed in is created,
(F-3) The layout image created in the step (f-2) is superimposed on the layout design data image of the logic circuit so that each circuit element corresponds to the highlighted display output. A logic circuit fault diagnosis program comprising:

In the logic circuit fault diagnosis program according to claim 9,
The (f) output processing step includes:
(F-1) With respect to the plurality of items of the failure candidate data, the display colors of the plurality of items are determined corresponding to the number of times the failure candidate data are determined as the failure candidates in the result of the aggregation processing step (d). And being
(F-2) Each of the plurality of items corresponds to each display color determined in the step (f-1), and each component corresponds to the layout design data image of the logic circuit. That the layout image placed in is created,
(F-4) The layout image created in the step (f-2) is overlaid so that each circuit element corresponds to the image of the logic circuit chip obtained by the analysis device or the inspection device. A logic circuit fault diagnosis program comprising: a light display output.

In the logic circuit fault diagnosis program according to claim 9,
In the (c) data extraction processing step,
(C-1) From each failure candidate data of the plurality of logic circuits, a net that is a set of wirings in the logic circuit is set as an extraction target item and extracted as a failure candidate net name;
(C-2) extracting via density information indicating presence / absence of vias that are sparsely or densely arranged in the failure candidate net from each failure candidate data of the plurality of logic circuits,
In the (d) diagnostic processing step,
(D-1) The failure candidate net is classified according to the presence or absence of vias that are sparse or dense in arrangement;
(D-2) A logic circuit fault diagnosis program comprising: summing up the fault candidate data names and the number of fault candidate data for each fault candidate net name.

The logic circuit fault diagnosis program according to claim 9 or 12,
The (f) output processing step includes:
(F-5) The display color of the failure candidate net that has become a failure candidate in the plurality of failure candidate data based on the result of the aggregation in step (d-2) depends on the presence or absence of vias that are sparse or densely arranged. To be determined,
(F-6) The failure candidate net that has become a failure candidate in the plurality of failure candidate data based on the result of the aggregation in step (d-2) corresponds to the layout design data image of the logic circuit and each circuit element. A logic circuit fault diagnosis program comprising: superimposing and displaying in a highlighted manner in the display color determined in the step (f-B5).

In the logic circuit fault diagnosis program according to claim 9,
The failure candidate data input in the (b) input processing step is failure candidate data of each of the plurality of logic circuits that are the same type and different from each other,
The failure candidate data comprises physical location information at the time of manufacture,
The (f) output processing step includes:
(F-7) counting the number of failure candidate data for each item value of the plurality of failure candidate data;
(F-8) For each item value of the plurality of failure candidate data, a display color is determined according to the maximum value counted in step (f-7);
(F-9) Each of the plurality of failure candidate data is superimposed with the display color determined in the step (f-8) so that each circuit element corresponds to the image of the logic circuit chip. Logic circuit fault diagnosis program comprising highlight display output.

(A) based on failure candidate data obtained by a failure diagnosis tool for a plurality of logic circuits, estimating each failure location of the plurality of logic circuits;
(B) an input processing step in which the failure candidate data, inspection data, and process parameters of each of the plurality of logic circuits are acquired;
(D) a diagnostic processing step in which failure candidate data names and failure candidate data numbers are tabulated from the extracted predetermined data;
(F) an output processing step in which the results tabulated in step (d) are output;
The failure candidate data is data relating to failure candidates obtained from a failure diagnosis tool for each of the plurality of logic circuits,
Positional information on the wafer of the chip at the time of manufacture;
Failure candidate information comprising failure candidate name, failure candidate coordinates and failure candidate layer,
The inspection data is information relating to physical defects of the semiconductor chip,
The chip location information at the time of manufacture,
Defect information comprising an inspection process name and defect coordinates for identifying a defect position in the chip;
A defect image,
The process parameters are:
A failure candidate layer of the failure candidate data; and
The inspection process name of the inspection data corresponding to the failure candidate layer,
The (d) diagnostic processing step includes:
(D-3) extracting the physical defect shape from the defect image and converting the physical defect shape into a corresponding polygonal area;
(D-4) The coordinates of the polygonal region are acquired using the defect coordinates;
(D-5) Referring to the failure candidate data, the inspection data, and the process parameters, it is determined whether or not the failure candidate region that is a failure candidate layer corresponding to the inspection step name overlaps the polygonal region. A logic circuit fault diagnosis program comprising:

The logic circuit failure path diagnosis program according to claim 15,
The (f) output processing step includes:
(F-10) In each of the plurality of failure candidates, the display color of each of the plurality of failure candidates is determined depending on whether or not a defect corresponding to the failure candidate and an area corresponding to the failure candidate overlap. Is determined,
(F-11) Each of the plurality of failure candidates is displayed and output in the display color determined in step (f-10) so as to correspond to the position of the chip on the wafer at the time of manufacture. Provided logic circuit fault diagnosis program.