JP2006178826A - Ｉｐパケット伝送装置のデータアップデート方法及び装置 - Google Patents

Abstract

【課題】 本発明はＩＰパケット伝送装置のデータアップデート方法及び装置に関し、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することができるＩＰパケット伝送装置のデータアップデート方法及び装置を提供することを目的としている。
【解決手段】 ＩＰパケットを受けてＩＦＧデータを抽出するＩＦＧデータ抽出部２１と、該ＩＦＧデータ抽出部２４の出力を受けるＦＰＧＡ１３と、該ＦＰＧＡ１３の出力を受けてＩＦＧデータを挿入するＩＦＧデータ挿入部２４と、全体の動作を制御するＣＰＵ１１と、アップデートデータを記憶するメモリ１２と、リコンフィギュレーション時のＩＰパケットを保持するＩＰパケット保持部２３とを具備し、ＩＰパケットデータ間の空き領域（ＩＦＧ）にＦＰＧＡ１３の制御信号を挿入し、該挿入した制御信号によりＦＰＧＡ１３の動作を制御するように構成する。
【選択図】 図１

Description

本発明はＩＰパケット伝送装置のデータアップデート方法及び装置に関し、更に詳しくはＦＰＧＡをアップデートする際、電源断及びパケットロス等、ユーザＩＰパケット疎通への影響を防止するようにしたＩＰパケット伝送装置のデータアップデート方法及び装置に関する。

図８は従来装置の構成例を示す図で、ＩＰパケット伝送装置の概要を示している。ＩＰパケットは、装置内のＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ザイリンクス社の登録商標）１３に入力された後、所定の変換を受けて、出力される。一方、ＪＴＡＧコネクタ１５を介して入力された信号（ＴＲＳＴ，ＴＣＫ等）は、ソケット１６を介してＪＴＡＧインタフェース１４に入る。ＪＴＡＧインタフェース１４から出力された信号は、ＣＰＵ１１を介してフラッシュメモリ１２にＦＰＧＡアップデートデータとして記憶される。

このような装置においては、電源をオン／オフを行なう場合には、ＦＰＧＡ１３をリセットし、リコンフィギュレーションを行なう必要がある。リコンフィギュレーションを実施するため、一旦ＦＰＧＡをリセットすることで、その間に流入したＩＰパケットは、ＦＰＧＡ１３で廃棄される。

従来のこの種の装置としては、イーサネット（富士ゼロックス社の登録商標）送受信部から通信経路上に送出されるパケット間のギャップの少なくとも一部にリアルタイムデータ送受信部からのリアルタイム性データを挿入する技術が知られている（例えば特許文献１参照）。また、パケット信号のパケット間ギャップ中に電源断信号を挿入して、時間Ｔの間に連続して出力する技術が知られている（例えば特許文献２参照）。
特開２００３−１４３１５２号公報（段落００１２〜００１９、図１） 特開２００２−３４４５１８号公報（段落００４７〜００５１、図１）

前述した従来の技術では、ＦＰＧＡデータアップデート操作によるユーザＩＰパケット廃棄、再送に対して、ネットワークユーザは遅延による大きなストレスを感じ、パソコン（ＰＣ）上のプロトコルで再送等の保護を行なっていたとしても、重要データが破損する等の事故を完全に防ぐ保証はない。図８に示す構成では、ＦＰＧＡデータアップデートを行なった場合、常にＩＰパケットの廃棄が発生するため、エンド−エンド間で再送信が発生する。このため、ネットワークユーザに転送データの破損や、レスポンスの遅れ等の不都合を与えることになる。

本発明はこのような課題に鑑みてなされたものであって、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することができるＩＰパケット伝送装置のデータアップデート方法及び装置を提供することを目的としている。

（１）請求項１記載の発明は、ＩＰパケット伝送装置において、該ＩＰパケット伝送装置に搭載されているＦＰＧＡデータをアップデートする場合において、ＩＰパケットデータ間の空き領域（ＩＦＧ）にＦＰＧＡの制御信号を挿入し、該挿入した制御信号によりＦＰＧＡの動作を制御するようにしたことを特徴とする。ここで、ＩＦＧはＩｎｔｅｒ Ｆｒａｍｅ Ｇａｐの略であり、ＩＰパケット間に存在するフレームギャップのことである。

（２）請求項２記載の発明は、前記ＩＦＧを利用してアップデートデータをメモリに書き込んだ後、ＦＰＧＡにデータをアップロードする際、リコンフィギュレーション時に、流入するＩＰパケットをバッファに保持し、ＩＰパケットの空き領域に前記保持したＩＰパケットを挿入することを特徴とする。

（３）請求項３記載の発明は、ＩＰパケットを受けてＩＦＧデータを抽出するＩＦＧデータ抽出部と、該ＩＦＧデータ抽出部の出力を受けるＦＰＧＡと、該ＦＰＧＡの出力を受けてＩＦＧデータを挿入するＩＦＧデータ挿入部と、全体の動作を制御するＣＰＵと、アップデートデータを記憶するメモリと、リコンフィギュレーション時のＩＰパケットを保持するＩＰパケット保持部とを具備し、ＩＰパケットデータ間の空き領域（ＩＦＧ）にＦＰＧＡの制御信号を挿入し、該挿入した制御信号によりＦＰＧＡの動作を制御するようにしたことを特徴とする。

（１）請求項１記載の発明によれば、ＩＰパケットのＩＦＧ（フレームギャップ）にＦＰＧＡデータを書き込むようにしているので、ユーザＩＰパケット帯域に影響を受けることなく、ＦＰＧＡアップロードデータを入力フレームに取り込むことができ、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することができる。

（２）請求項２記載の発明によれば、リコンフィギュレーション時に、流入するＩＰパケットをバッファに保持するようにし、このＩＰパケットをＩＰパケットの空き領域に挿入するようにしているので、ＩＰパケットのロスを無くすことができる。

（３）ＩＰパケットのＩＦＧ（フレームギャップ）にＦＰＧＡデータを書き込むようにしているので、ユーザＩＰパケット帯域に影響を受けることなく、ＦＰＧＡアップロードデータを入力フレームに取り込むことができ、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することができる。

以下、図面を参照して本発明の実施の形態例を詳細に説明する。図１は本発明の一実施の形態例を示すブロック図である。図８と同一のものは、同一の符号を付して示す。図において、１０はＩＰパケット伝送装置である。２１はＩＰパケットを受けてＩＦＧデータ（パケット間に挿入されたデータ）を抽出するＩＦＧデータ抽出部、１３は該ＩＦＧデータ抽出部２１の出力を受けるＦＰＧＡ、２４は該ＦＰＧＡ１３の出力を受けてＩＦＧデータを挿入するＩＦＧデータ挿入部、１１は全体の動作を制御するＣＰＵ、１２はアップデートデータを記憶するフラッシュメモリ、２３はリコンフィギュレーション時のＩＰパケットを保持するＩＰパケット保持部、２２はＣＰＵ１１の制御信号を受けてＦＰＧＡ１３をリセットするリセット制御部である。

ＩＦＧデータ抽出部２１はデータバス２５を介してＣＰＵ１１と接続され、ＩＦＧデータ抽出部２１の出力であるＩＰパケットは、ＦＰＧＡ１３とＩＰパケット保持部２３に接続されている。ＣＰＵ１１とＦＰＧＡ１３間はデータバス２６で接続されている。また、ＣＰＵ１１とフラッシュメモリ１２間はデータバス２７で接続されている。ＣＰＵ１１からリセット制御部２２に対して制御信号が入力され、該リセット制御部２２はＦＰＧＡ１３に対してリセット信号を与える。また、ＩＦＧデータ抽出部２１からＩＦＧデータ挿入部２４に対して制御信号が入力され、ＩＰパケット保持部２３からＩＦＧデータ挿入部２４に対してＩＰパケットが挿入されるようになっている。また、リセット制御部２２からＩＰパケット保持部２３に制御信号が入力されている。このように構成された装置の動作を説明すれば、以下の通りである。

ＩＰパケット伝送装置１０にＩＰパケットを制御するＦＰＧＡ１３が搭載され、ＩＰパケット伝送装置１０にユーザＩＰパケットがオンラインで入力されている状態で、ＦＰＧＡデータアップデートを実施する場合について説明する。ＩＰパケット伝送装置１０の入力は、ユーザＩＰパケットが流れるのと同時に、ＩＰパケット間に最低５バイトのフレームギャップ（ＩＦＧ）が存在する。そこで、ＦＰＧＡデータアップデートを開始する前に、ＩＦＧデータ挿入部２４より定期的に挿入されるＩＰパケット伝送装置内情報を受信することで、装置内部が正常であることを確認することができる。

ＩＰパケット伝送装置１０がＦＰＧＡデータアップロード可能な状態にあることを確認後、フレームギャップ（ＩＦＧ）にＦＰＧＡアップロードデータを搭載し、ＩＦＧデータ抽出部２１に入力する。この時、ＭＩＩ（Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）のフレームギャップが最小値である５バイトにすることにより、ユーザＩＰパケット帯域に影響を受けることなく、ＦＰＧＡアップロードデータを入力フレームに搭載することができる。

また、ＩＦＧデータ抽出部２１において、フレームギャップ（ＩＦＧ）に搭載するＦＰＧＡアップロードデータであることを判別するために、プリアンブル（Ｐｒｅａｍｂｌｅ）、ＦＰＧＡアップロードデータ識別ビットが搭載されている。これにより、ユーザＩＰパケット帯域に依存することなくＦＰＧＡアップロードデータはＩＰパケット伝送装置１０の内部に取り込まれ、オンライン通信におけるＦＰＧＡデータアップロードによる影響を阻止することができる。

従来、ＦＰＧＡデータアップデート時、必ずユーザＩＰパケット廃棄が発生し、再送処理が必要であり、これにより遅延、データ破損等の不都合が生じていたが、本発明によれば、ＦＰＧＡデータアップデート時、ユーザＩＰパケット帯域を使用しないため、このような不都合は生じない。

従来の装置では、ＦＰＧＡデータアップデート時、ＪＴＡＧコネクタ等によるダウンロードを行なう。ＪＴＡＧコネクタを接続するため、また、リコンフィギュレーションのためにシステムの電源を一度オフにする必要がある。このため、その間のパケット疎通を保証できない。

しかしながら、ＪＴＡＧのような何らかのＦＰＧＡデータのダウンロード方式、電源をオン／オフすることによるリコンフィギュレーションを行なう手段を所有していないとＦＰＧＡはデータのダウンロード及びコンフィギュレーションが必須のため、ＩＰパケット伝送装置にＦＰＧＡを搭載できないことになる。

本発明では、フレームギャップ（ＩＦＧ）を利用したデータアップデート方式によって、ＪＴＡＧによるダウンロード方式、システム電源のオン／オフによるコンフィギュレーション手段に依存しないように制御している。以下に、フレームギャップを利用したデータアップデート方式の実施例を図１、図２を参照しながら説明する。図２は本発明の動作の一例を示すフローチャートである。
（ＦＰＧＡアップデートデータをＩＰパケット伝送装置に取り込む仕組み）
本発明では、先ずＩＰパケット伝送装置内情報を取得する手段として、ＩＦＧデータ挿入部２４にて一定周期でフレームギャップ（ＩＦＧ）に図３、図４に示すようなフォーマットのデータを搭載し送出する（図２−ａ）。図３は挿入例データフォーマットを示す図、図４は挿入側データビット内容を示す図である。図３において、ＩＰパケット入力までのフォーマットは、ＩＦＧに何も乗っていない。これに対して、ＩＰパケット伝送装置１０の出口からは、ＩＦＧ部分に対して図に示すようなＦＰＧＡ制御信号が乗る。

図に示すようにＩＦＧ内でのデータフォーマットは、プリアンブルとパリティ（ＰＴＹ）演算領域とＣＲＣより構成されている。図４は挿入側データビット内容を示す図である。信号位置に応じた内容のデータビットが指定されている。例えば、信号Ｆ０〜Ｆ３は１０１０固定のプリアンブル、Ｃ０はアップデート信号制御で、０で固定であり、Ｃ１はフラグで、０がデータ転送中、１がデータ転送完了であり、Ｃ２はアドレス／データ識別であり、０がアドレス、１がデータである。Ｃ３は予備、Ｍ０〜Ｍ１９はアドレス／データであり、２０ビットの装置内情報である。Ｅ０〜Ｅ０３はＣＲＣのパリティビットである。

ＩＰパケット伝送装置１０内が、ＦＰＧＡデータアップデート可能な状態であることを確認したら、ＩＰパケット伝送装置１０へ流入するＩＰパケットのフレームギャップに、図５と図６に示すようなフォーマットＦＰＧＡアップロードデータを搭載し、ＩＦＧデータ抽出部２１へ入力を開始する（図２−ｂ）。その時、フレームギャップに搭載するＦＰＧＡアップロードデータは、ユーザＩＰパケットの帯域に依存しないＭＩＩのフレームギャップ（ＩＦＧ）最小値である５バイトに設定する。この時、ＩＦＧデータ抽出部２１で容易にＦＰＧＡアップロードデータと判別するために、プリアンブル、ＦＰＧＡアップロードデータ識別ビットを搭載する。

図５の抽出側データフォーマットと、図６の抽出側データビットの内容を示す図は、それぞれ図３と図４に示すデータ、データビット内容と対応している。
その時、フレームギャップに搭載するＦＰＧＡアップロードデータは、ユーザＩＰパケットの帯域に依存しないＭＩＩのフレームギャップの最小値である５バイトに設定する。また、ＩＦＧデータ抽出部２１で容易にＦＰＧＡアップロードデータと判別するために、プリアンブル、ＦＰＧＡアップロードデータ識別ビットを搭載する。

ＩＦＧデータ抽出部２１において、ＦＰＧＡアップロードデータのフラグを監視し、ＣＰＵ１１にてＦＰＧＡアップロードデータの転送中／完了を監視することで、ＦＰＧＡアップロードデータの転送開始から完了まで、フレームギャップ（ＩＦＧ）からＦＰＧＡアップロードデータ抽出及びフラッシュメモリ１２への書き込みを制御する（図２−ｃ）。

フラッシュメモリ１２への書き込みが完了し（図２−ｄ）、ＦＰＧＡ１３をデータアップデートする準備が整ったら、ＣＰＵ１１よりリセット制御部２２を介し、ＦＰＧＡへリセット信号を送出し、ＦＰＧＡ１３のリコンフィギュレーションを行なうことにより、フレームギャップ（ＩＦＧ）を利用したＦＰＧＡをデータアップデート可能にする。

このように、この実施の形態例によれば、ＩＰパケットのＩＦＧ（フレームギャップ）にＦＰＧＡデータを書き込むようにしているので、ユーザＩＰパケット帯域に影響を受けることなく、ＦＰＧＡアップロードデータを入力フレームに取り込むことができ、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することができる。

本発明を実施する場合、ＩＦＧデータ抽出部２１で抽出したデータを、ＣＰＵ１１を介してフラッシュメモリ１２に保持した後、ＦＰＧＡ１３にデータをアップロードする。ＦＰＧＡ１３にデータをアップロードするためには、ＦＰＧＡ１３をリセット及びリコンフィギュレーションする必要があり、その間ＩＰパケット伝送装置１０に流入されるユーザＩＰパケットが廃棄される。

そこで、ＦＰＧＡ１３にリセット制御部２２からリセット信号を送出するタイミングと同期してＩＦＧデータ抽出部２１で流入されるユーザＩＰパケットをＩＰパケット保持部２３に転送する。そして、ＦＰＧＡ１３よりリコンフィギュレーション完了後、ＦＰＧＡ１３がＩＰパケットの受信可能となったタイミングで、ＩＰパケット保持部２３への転送を停止し、ＦＰＧＡ１３への転送に切り替える。

この間、ＩＰパケット保持部２３に保持されたユーザＩＰパケットは、ＩＦＧデータ挿入部２４において、流入／送出するユーザＩＰパケットを監視し、空き領域を検出した場合、ＩＰパケット伝送装置１０から送出する。これにより、リセット及びリコンフィギュレーション中、ＩＰパケット伝送装置１０に流入するＩＰパケットの廃棄を防ぐ手段と、バッファに保持したユーザＩＰパケットを流入するユーザＩＰパケットの空き領域を検出し挿入する手段を有している。

再び図２の説明に戻る。
（ＩＰパケット伝送装置に取り込んだＦＰＧＡアップデートデータをＦＰＧＡにアップデートする仕組み）
前述した発明を実施する場合、ＩＦＧデータ抽出部２１で抽出したデータをフラッシュメモリ１２に保持した後、ＦＰＧＡ１３にアップデートする必要がある。その時、ＦＰＧＡ１３にデータをアップロードするには、該ＦＰＧＡ１３をリセット及びリコンフィギュレーションする必要がある。その間、ＩＰパケット伝送装置１０に流入されるＩＰパケットが廃棄される。

そこで、ＣＰＵ１１は、ＦＰＧＡ１３にリセット制御部２２からリセット信号を送出するタイミングと同期して、ＩＦＧデータ抽出部２１で流入されるユーザＩＰパケットをＩＰパケット保持部２３に転送する（２−ｅ）。この時、ＩＦＧデータ抽出部２１でＩＰパケットデータの振り分けを実施する。これにより、ＦＰＧＡ１３がリセットされ、コンフィギュレーション中の入力パケットを廃棄することなく、保持することが可能となる。

そして、ＦＰＧＡ１３のリコンフィギュレーション完了後（２−ｆ）、ＦＰＧＡ１３は、ＣＰＵ１１にリコンフィギュレーション完了信号を通知する。ＦＰＧＡ１３がＩＰパケットの受信可能となったタイミングでＩＰパケット保持部２３への転送を停止し、ＦＰＧＡ１３への転送に切り替える（図２−ｇ）。

この間、ＩＰパケット保持部２３に保持されたユーザＩＰパケットは、ＩＦＧデータ挿入部２４において流入／送出するユーザＩＰパケットを監視し、図７に示すように空き領域を検出した場合、ＩＰパケット伝送装置１０から送出する（２−ｈ）。図７は、本発明の他の実施例の動作説明図であり、ＩＰパケット伝送装置１０に入力されるＩＰパケットに空き領域があれば、この空き領域にＦＰＧＡアップデート中に保持していたＩＰパケットを挿入するものである。

これにより、リセット及びリコンフィギュレーション中、ＩＰパケット伝送装置に流入するＩＰパケットの廃棄を防ぎ、更にバッファに保持したユーザＩＰパケットを流入するユーザＩＰパケットの空き領域を検出し、そこへＩＰパケットを挿入することによって、ユーザＩＰパケットに影響を与えることなく、無瞬断でＦＰＧＡアップデートを実現することができる。

以上、説明したように、本発明によれば、ＦＰＧＡデータアップデート時に、ユーザＩＰパケット廃棄が発生し、その後に再送処理が必要であり、これにより、遅延、データ破損等の不都合を生じていたが、本発明では、ＦＰＧＡデータアップデート時にフレームギャップ（ＩＦＧ）を利用すること、リセット及びリコンフィギュレーション間のユーザＩＰパケットを保護することにより、ユーザＩＰパケット廃棄防止を行なっているため、前述したような不都合が生じないという効果がある。

本発明の一実施の形態例を示すブロック図である。 本発明の動作の一例を示すフローチャートである。 挿入側データフォーマット例を示す図である。 挿入側データビット内容を示す図である。 抽出側データフォーマット例を示す図である。 抽出側データビットの内容を示す図である。 本発明の他の実施例の動作説明図である。 従来装置の構成例を示す図である。

符号の説明

１０ ＩＰパケット伝送装置
１１ ＣＰＵ
１２ フラッシュメモリ
１３ ＦＰＧＡ
２１ ＩＦＧデータ抽出部
２２ リセット制御部
２３ ＩＰパケット保持部
２４ ＩＦＧデータ挿入部
２５ データバス
２６ データバス
２７ データバス

Claims (3)

1. ＩＰパケット伝送装置において、該ＩＰパケット伝送装置に搭載されているＦＰＧＡデータをアップデートする場合において、
   ＩＰパケットデータ間の空き領域（ＩＦＧ）にＦＰＧＡの制御信号を挿入し、
   該挿入した制御信号によりＦＰＧＡの動作を制御する
   ようにしたことを特徴とするＩＰパケット伝送装置のデータアップデート方法。
2. 前記ＩＦＧを利用してアップデートデータをメモリに書き込んだ後、ＦＰＧＡにデータをアップロードする際、リコンフィギュレーション時に、流入するＩＰパケットをバッファに保持し、ＩＰパケットの空き領域に前記保持したＩＰパケットを挿入することを特徴とする請求項１記載のＩＰパケット伝送装置のデータアップデート方法。
3. ＩＰパケットを受けてＩＦＧデータを抽出するＩＦＧデータ抽出部と、
   該ＩＦＧデータ抽出部の出力を受けるＦＰＧＡと、
   該ＦＰＧＡの出力を受けてＩＦＧデータを挿入するＩＦＧデータ挿入部と、
   全体の動作を制御するＣＰＵと、
   アップデートデータを記憶するメモリと、
   リコンフィギュレーション時のＩＰパケットを保持するＩＰパケット保持部と、
   を具備し、
   ＩＰパケットデータ間の空き領域（ＩＦＧ）にＦＰＧＡの制御信号を挿入し、該挿入した制御信号によりＦＰＧＡの動作を制御するようにしたことを特徴とするＩＰパケット伝送装置のデータアップデート装置。

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