JP2006173487A - Imaging device - Google Patents
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Description
本発明は、撮像デバイスに関するものである。 The present invention relates to an imaging device.
従来、種々の画像データを取得するために、MOS型の撮像デバイスが用いられている。この種の撮像デバイスは、フォト・ダイオードのpn接合容量に蓄積した電荷をMOS型のトランジスタ(例えば、電界効果型トランジスタ(FET))を介して読み出すようになっている。 Conventionally, MOS-type imaging devices have been used to acquire various image data. This type of imaging device reads out the electric charge accumulated in the pn junction capacitance of the photo diode through a MOS transistor (for example, a field effect transistor (FET)).
一般に、MOS型等の撮像デバイスは、撮影に用いられるネガ・フィルムに比べてラティテュード、即ちダイナミック・レンジが狭いと言われている。ラティテュードが狭いことは、画像の暗い部分が黒い画素データとして記録され、画像の明るい部分が白い画素データとして記録される。 In general, it is said that an imaging device such as a MOS type has a narrow latitude, that is, a dynamic range, compared to a negative film used for photographing. The narrow latitude means that the dark part of the image is recorded as black pixel data, and the bright part of the image is recorded as white pixel data.
このダイナミック・レンジを拡大する技術として、対数変換型の撮像デバイスがある(例えば、特許文献1,非特許文献1参照)。例えば、特許文献1に開示された画像セルは、受光素子が第1のMOSトランジスタの一方の端子と第2のMOSトランジスタのゲート端子との間に接続され、第1のMOSトランジスタの他方の端子は電圧供給源の一方の電極に接続されている。そして、サブ・スレッショルド領域にて動作する第1のMOSトランジスタにより画像セル中で対数変換を行い、その変換結果を出力する。
ところで、受光素子として用いられるフォト・ダイオードは、P型の基板又はウェルと、その基板又はウェルに形成されたN型の拡散層とにより構成され、逆バイアスが印加されている。このPN接合の周辺部に電界が集中し、強電界によりN型の拡散層からP型の基板(又はウェル)に向かって大きなリーク電流(暗電流)が流れる。このため、光電流が微小な低照度下での感度が得られず高感度化を実現できないという問題がある。PN接合における暗電流は、接合面中央部と比較して周縁部で顕著に大きい。例えば、接合面中央部における暗電流が0.2〜0.3pA/cm2であるのに対し、周縁部におけるそれは1桁程度高い1〜2pA/cm2になる。このため、フォト・ダイオードにて発生する光電流と暗電流との信号対雑音(S/N)により低照度における感度が得られない。 Incidentally, a photodiode used as a light receiving element includes a P-type substrate or well and an N-type diffusion layer formed in the substrate or well, and a reverse bias is applied thereto. The electric field concentrates on the periphery of the PN junction, and a large leak current (dark current) flows from the N-type diffusion layer to the P-type substrate (or well) due to the strong electric field. For this reason, there is a problem in that high sensitivity cannot be realized because sensitivity under low illuminance with a small photocurrent cannot be obtained. The dark current in the PN junction is significantly larger at the peripheral portion than at the central portion of the joint surface. For example, dark current at the joint surface central portion whereas a 0.2~0.3pA / cm 2, it becomes one order of magnitude higher 1~2pA / cm 2 in the peripheral portion. For this reason, the sensitivity at low illuminance cannot be obtained due to the signal-to-noise (S / N) between the photocurrent and dark current generated in the photodiode.
この発明は、暗電流の低減を図ることが可能な撮像デバイスを提供するものである。 The present invention provides an imaging device capable of reducing dark current.
この発明による撮像デバイスは、PN接合を有するフォト・ダイオードを備えており、前記フォト・ダイオードのPN接合周辺の半導体層に、該フォト・ダイオードPDを構成する拡散層と前記半導体層との間の濃度勾配を緩やかにするガードバンド領域を設けたものである。この発明によると、PN接合における空乏層の幅が広くなり、電界集中を緩和することで、暗電流が低減される。 The imaging device according to the present invention includes a photo diode having a PN junction, and a semiconductor layer around the PN junction of the photo diode is provided between a diffusion layer constituting the photo diode PD and the semiconductor layer. A guard band region is provided to moderate the concentration gradient. According to the present invention, the width of the depletion layer in the PN junction is increased, and the dark current is reduced by relaxing the electric field concentration.
この発明による撮像デバイスは、基板又はウェルよりなる一導電型の半導体層と、該半導体層と逆導電型の拡散層とにより形成されたPN接合を有するフォト・ダイオードを備えており、前記拡散層の周辺に、該拡散層と前記半導体層との間の濃度勾配を緩やかにするガードバンド領域を設けたものである。この発明によると、PN接合における空乏層の幅が広くなり、電界集中を緩和することで、暗電流が低減される。 An imaging device according to the present invention includes a photodiode having a PN junction formed by a semiconductor layer of one conductivity type formed of a substrate or a well, and a diffusion layer of opposite conductivity type to the semiconductor layer, and the diffusion layer. A guard band region is provided in the periphery of the substrate to moderate the concentration gradient between the diffusion layer and the semiconductor layer. According to the present invention, the width of the depletion layer in the PN junction is increased, and the dark current is reduced by relaxing the electric field concentration.
前記ガードバンド領域は、前記拡散層と同じ導電型であり、該拡散層の濃度よりも低い濃度に形成される。このガードバンド領域は、拡散層の周辺部を囲むように拡散層と同じ導電型のウェルを形成することにより得られる。従って、製造工程を複雑化することなく実現される。 The guard band region has the same conductivity type as the diffusion layer, and is formed at a concentration lower than the concentration of the diffusion layer. This guard band region is obtained by forming a well of the same conductivity type as the diffusion layer so as to surround the periphery of the diffusion layer. Therefore, it is realized without complicating the manufacturing process.
前記ガードバンド領域は、前記半導体層と同じ導電型であり、該半導体層の濃度よりも低い濃度に形成される。このガードバンド領域は、拡散層の周辺部を囲むように半導体層と同じ導電型のウェルを形成することにより得られる。従って、製造工程を複雑化することなく実現される。 The guard band region has the same conductivity type as the semiconductor layer, and is formed at a concentration lower than the concentration of the semiconductor layer. This guard band region is obtained by forming a well having the same conductivity type as that of the semiconductor layer so as to surround the periphery of the diffusion layer. Therefore, it is realized without complicating the manufacturing process.
前記ガードバンド領域は、前記拡散層と同じ導電型であり該拡散層の濃度よりも低い濃度の第1層と、前記半導体層と同じ導電型であり該半導体層の濃度よりも低い濃度の第2層とからなる。このガードバンド領域は、拡散層の周辺部を囲むように、半導体層と同じ導電型のウェルを形成し、該ウェルに拡散層と同じ導電型のウェルを形成することにより得られる。従って、製造工程を複雑化することなく実現される。 The guard band region has a first layer having the same conductivity type as the diffusion layer and a concentration lower than the concentration of the diffusion layer, and a first layer having the same conductivity type as the semiconductor layer and a concentration lower than the concentration of the semiconductor layer. It consists of two layers. This guard band region is obtained by forming a well of the same conductivity type as the semiconductor layer so as to surround the periphery of the diffusion layer, and forming a well of the same conductivity type as the diffusion layer in the well. Therefore, it is realized without complicating the manufacturing process.
以上記述したように、本発明によれば、暗電流の低減を図ることが可能な撮像デバイスを提供することができる。 As described above, according to the present invention, an imaging device capable of reducing the dark current can be provided.
以下、本発明を具体化した一実施形態を図1〜図4に従って説明する。
図3は、固体撮像装置の概略ブロック回路図である。
固体撮像装置10は、撮像部11、内部クロック発生回路12、垂直走査回路13、水平走査回路14、出力回路15を含む。
Hereinafter, an embodiment embodying the present invention will be described with reference to FIGS.
FIG. 3 is a schematic block circuit diagram of the solid-state imaging device.
The solid-
撮像部11は、行列配列された複数の画像セルCaを備えている。尚、図5には、m行n列のマトリックス状に配列された画像セルCaを示している。
内部クロック発生回路12は、クロック信号Φ0が入力され、該クロック信号Φ0に基づいて垂直クロック信号Φwと水平クロック信号Φtを生成する。
The
The internal
垂直走査回路13は、垂直方向のシフトレジスタであり、行選択線W1〜Wmと、該行選択線W1〜Wmと対を成すリセット線R1〜Rmが接続されている。水平走査回路14は複数(図3において4個)の増幅回路16とシフトレジスタ17とを含み、列信号線BL1〜BLnが接続されている。それら行選択線W1〜Wmと列信号線BL1〜BLnの交点に画像セルCaが接続されている。また、各画像セルCaは、行選択線W1〜Wmと対を成すリセット線R1〜Rmが接続されている。
The
垂直走査回路13は、垂直クロック信号Φwに基づいて行選択線W1〜Wmを順次駆動する。行選択線W1〜Wmに接続された画像セルCaは、行選択線W1〜Wmを介して供給される駆動信号に応答して光電変換信号を列信号線BL1〜BLnに出力する。
The
水平走査回路14を構成する増幅回路16は各列信号線BL1〜BLnが接続されている。各増幅回路16は、列信号線BL1〜BLnを介して入力される光電変換信号を増幅する増幅部と、その増幅部の出力信号をデジタル信号に変換するアナログ−デジタル(A/D)変換部を含む。
Each of the column signal lines BL1 to BLn is connected to the
水平走査回路14を構成するシフトレジスタ17は、増幅回路16から出力されるデジタル信号を水平クロック信号Φtに基づいて出力回路15に転送する。
出力回路15は、水平走査回路14から出力される信号のパルス幅を伸長した出力信号outを生成し出力する。
The
The
図2は、行選択線W1と列信号線BL1との交点に接続された画像セルCaを示す。
画像セルCaは、受光素子としてのフォト・ダイオードPDと、3個のトランジスタT1〜T3を備えている。第1〜第3トランジスタT1〜T3は1導電チャネル型のトランジスタ(本実施形態ではNチャネル型MOSトランジスタ)であり、それらのバックゲートは低電位電源(本実施形態ではグランドGND)に接続されている。
FIG. 2 shows the image cell Ca connected to the intersection of the row selection line W1 and the column signal line BL1.
The image cell Ca includes a photodiode PD as a light receiving element and three transistors T1 to T3. The first to third transistors T1 to T3 are one-conductivity channel type transistors (N-channel type MOS transistors in this embodiment), and their back gates are connected to a low potential power source (in this embodiment, ground GND). Yes.
フォト・ダイオードPDは、アノードが第1電源としての低電位電源(本実施形態ではグランドGND)に接続され、カソードが第1トランジスタT1に接続されている。第1トランジスタT1は、第1端子(ソース端子)がフォト・ダイオードPDに接続され、第2端子(ドレイン端子)が第2電源としての高電位電源Vdd1に接続されている。そして、第1トランジスタT1は、ゲート端子がリセット線R1に接続され、該ゲート端子にリセット線R1を介して後述するリセット信号Φr1が供給されている。第1トランジスタT1はリセット用トランジスタであり、リセット信号Φr1に応答してオン・オフし、オンした第1トランジスタT1はフォト・ダイオードPDのカソード端子の電位を高電位電源Vdd1レベルにリセットする。 The photodiode PD has an anode connected to a low potential power source (in this embodiment, the ground GND) as a first power source, and a cathode connected to the first transistor T1. The first transistor T1 has a first terminal (source terminal) connected to the photodiode PD and a second terminal (drain terminal) connected to a high potential power supply Vdd1 as a second power supply. The first transistor T1 has a gate terminal connected to the reset line R1, and a reset signal Φr1 described later is supplied to the gate terminal via the reset line R1. The first transistor T1 is a reset transistor, and is turned on / off in response to the reset signal Φr1, and the turned on first transistor T1 resets the potential of the cathode terminal of the photodiode PD to the high potential power supply Vdd1 level.
フォト・ダイオードPDと第1トランジスタT1との間の接続点であるセンスノードN1は第2トランジスタT2に接続されている。第2トランジスタT2は、ゲートがセンスノードN1に接続され、ソースが第3トランジスタT3に接続され、ドレインが高電位電源Vdd2に接続されている。第2トランジスタT2は増幅用トランジスタであり、センスノードN1の電位を増幅した信号(光電変換信号)を出力する。従って、第2トランジスタT2は、フォト・ダイオードPDの出力端子(カソード)電位を増幅する増幅回路を構成する。 A sense node N1, which is a connection point between the photodiode PD and the first transistor T1, is connected to the second transistor T2. The second transistor T2 has a gate connected to the sense node N1, a source connected to the third transistor T3, and a drain connected to the high potential power supply Vdd2. The second transistor T2 is an amplifying transistor, and outputs a signal (photoelectric conversion signal) obtained by amplifying the potential of the sense node N1. Therefore, the second transistor T2 constitutes an amplifier circuit that amplifies the output terminal (cathode) potential of the photodiode PD.
第3トランジスタT3は、第1端子(例えばソース端子)が第2トランジスタT2に接続され、第2端子(例えばドレイン端子)が列信号線BL1に接続されている。そして、第3トランジスタT3は、ゲート端子が行選択線W1に接続され、該ゲート端子に行選択線W1を介して後述する駆動信号Φw1が供給されている。第3トランジスタT3は行選択用トランジスタであり、行選択線W1を介して供給される駆動信号Φw1に応答してオン・オフし、第2トランジスタT2と列信号線BL1とを接離する。従って、第3トランジスタT3がオンしたときに、第2トランジスタT2から出力される信号(光電変換信号)が列信号線BL1に出力される。 The third transistor T3 has a first terminal (for example, source terminal) connected to the second transistor T2, and a second terminal (for example, drain terminal) connected to the column signal line BL1. The gate terminal of the third transistor T3 is connected to the row selection line W1, and a drive signal Φw1 described later is supplied to the gate terminal via the row selection line W1. The third transistor T3 is a row selection transistor, and is turned on / off in response to the drive signal Φw1 supplied via the row selection line W1, thereby connecting and separating the second transistor T2 and the column signal line BL1. Therefore, when the third transistor T3 is turned on, a signal (photoelectric conversion signal) output from the second transistor T2 is output to the column signal line BL1.
このように構成された画像セルCaは、行選択線W1及びリセット線R1を介して供給される駆動信号Φw1とリセット信号Φr1に従って動作する。駆動信号Φw1及びリセット信号Φr1は図4に示す波形を持つ。フォト・ダイオードPDは、第1トランジスタT1により高電位電源Vdd1レベルにリセットされた後、光電変換による信号電荷を蓄積する。フォト・ダイオードPDは、リセットにより逆バイアス状態になっており等価的にキャパシタの働きをするので、信号電荷の蓄積によりセンスノードN1の電圧が変化する。第2トランジスタT2は、その電圧を増幅し、増幅された電圧がHレベルの駆動信号Φw1に応答してオンした第3トランジスタT3を介して列信号線BL1に出力される。その後、第1トランジスタT1は、Hレベルのリセット信号Φr1に応答してオンし、フォト・ダイオードPDをリセットする。 The image cell Ca configured in this manner operates according to the drive signal Φw1 and the reset signal Φr1 supplied via the row selection line W1 and the reset line R1. The drive signal Φw1 and the reset signal Φr1 have waveforms shown in FIG. The photo diode PD accumulates signal charges by photoelectric conversion after being reset to the high potential power source Vdd1 level by the first transistor T1. Since the photodiode PD is in a reverse bias state by reset and functions as a capacitor equivalently, the voltage of the sense node N1 changes due to accumulation of signal charges. The second transistor T2 amplifies the voltage, and the amplified voltage is output to the column signal line BL1 via the third transistor T3 that is turned on in response to the drive signal Φw1 at the H level. Thereafter, the first transistor T1 is turned on in response to the H level reset signal Φr1 to reset the photodiode PD.
図3に示す増幅回路16は、列信号線BL1に読み出された信号を増幅し、水平クロック信号Φtに基づいてサンプリングしA/D変換する。この水平クロック信号Φtは図4に示すように、フォト・ダイオードPDで十分に光電流が発生している時期にサンプリングするようにタイミングが設定されている。シフトレジスタ17は、増幅回路16の出力信号を出力回路15に転送し、出力回路15は、入力信号のパルス幅を所定のパルス幅(本実施形態では幅tk)に伸張した出力信号outを生成し、それを出力する。
The amplifying
図1は、撮像デバイスとしての固体撮像装置10のチップの一部断面図である。このチップは、P型のシリコン基板31と、その上方に形成された半導体層としてのP型エピタキシャル層32を備えている。P型エピタキシャル層32には、その上面から所定の深さまでN型拡散層33が形成されている。このN型拡散層33とP型エピタキシャル層32とにより、PN接合フォト・ダイオードPDが構成されている。
FIG. 1 is a partial cross-sectional view of a chip of a solid-
フォト・ダイオードPDの周辺部にはガードバンド領域34が形成されている。ガードバンド領域34は、N型拡散層33に対して、その側面を覆うように形成されている。また、本実施形態のガードバンド領域34は、N型拡散層33の底面(上下方向においてN型拡散層33とP型エピタキシャル層32とが接する接合面)の周辺を覆うように形成されている。
A
このガードバンド領域34は、横方向においてN型拡散層33とP型エピタキシャル層32の間の濃度勾配を緩やかにするために設けられている。例えば、ガードバンド領域34は、フォト・ダイオードPDを構成するN型拡散層33と同じ導電型(N型)であり、かつ不純物濃度がN型拡散層33の不純物濃度よりも低く形成されている。従って、N型拡散層33とガードバンド領域34との濃度差、P型エピタキシャル層32とガードバンド領域34との濃度差は、N型拡散層33とP型エピタキシャル層32との濃度差に比べて小さくなる。更に、PN接合部において形成される空乏層は、ガードバンド領域34を形成することで幅が広がり、N型拡散層33とP型エピタキシャル層32との間の実質的な距離(空乏層の幅)が、ガードバンド領域34を設けない場合(従来例)に比べて長くなる。これにより、N型拡散層33とP型エピタキシャル層32の間の実質的な抵抗値が従来例に比べて大きくなるため、N型拡散層33からP型エピタキシャル層32に向かって流れるリーク電流(暗電流)が従来例に比べて少なくなる。
The
上記のガードバンド領域34は、例えばN型のウェルを平面視環状に形成し、該環状のウェルよりも内側及びウェルの内側部分に不純物を所定の深さに注入してN型拡散層33を形成することにより得られる。
In the
ガードバンド領域34による濃度勾配は、はフォト・ダイオードPDの中心部縦方向の濃度勾配と比較して接合深さで2〜10倍程度緩いことが望ましい。例えば、略均一に不純物が拡散されたP型エピタキシャル層32の不純物濃度を10の15乗のオーダーとした場合、中心部におけるリン濃度の最大値が最高濃度10の19乗のオーダーでPN接合深さ約1.0μmのN型拡散層33に対して、濃度が10の16乗のオーダーで3μm深さの低濃度N型領域のガードバンド領域34を形成する。このように構成されたフォト・ダイオードPDは、ガードバンド領域34を形成していないフォト・ダイオードに比べて、暗電流が5分の1以下に減少することが確認されている。
The concentration gradient due to the
CMOSデバイスではNウェルもしくはPウェルの接合深さが数μmにおよび濃度が低い。従って、ガードバンド領域34は、NウェルもしくはPウェルでフォト・ダイオードPDのPN接合部端部を囲み込むことにより、製造工程を複雑化することなく実現される。
In the CMOS device, the junction depth of the N well or P well is several μm and the concentration is low. Therefore, the
尚、図1において、隣接するフォト・ダイオードPD間に形成された素子分離のための酸化膜35(フィールド酸化膜:例えばLOCOS)の下方には、P型のウェル36が形成されている。このP型ウェル36は、不純物濃度がP型エピタキシャル層32の不純物濃度に比べて高く形成されている。このP型ウェル36は、隣接するフォト・ダイオードPD間にチャネルが形成されるのを防止し、両フォト・ダイオードPD間の相互干渉を防止する。
In FIG. 1, a P-
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)フォト・ダイオードPDの周辺部には、該フォト・ダイオードPDを構成するN型拡散層33の側面を覆うようにガードバンド領域34が形成されている。ガードバンド領域34は、フォト・ダイオードPDを構成するN型拡散層33と同じ導電型(N型)であり、かつ不純物濃度がN型拡散層33の不純物濃度よりも低く形成されている。従って、ガードバンド領域34は、横方向においてN型拡散層33とP型エピタキシャル層32の間の濃度勾配を緩やかにするため、PN接合部において形成される空乏層は、ガードバンド領域34を形成することで幅が広がり、N型拡散層33とP型エピタキシャル層32との間の実質的な距離(空乏層の幅)が、ガードバンド領域34を設けない場合(従来例)に比べて長くなる。これにより、N型拡散層33とP型エピタキシャル層32の間の実質的な抵抗値が従来例に比べて大きくなるため、N型拡散層33からP型エピタキシャル層32に向かって流れるリーク電流(暗電流)を従来例に比べて少なくすることができ、ひいては画像セルCaの高感度化、つまり固体撮像装置10の高感度化を図ることができる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) A
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、ガードバンド領域34を、N型拡散層33の側面及び底面周辺を覆うように形成したが、形状及び形成方法を適宜変更してもよく、例えば、図5に示すように、N型拡散層33の底面全体に形成するようにしてもよい。
In addition, you may implement each said embodiment in the following aspects.
In the above embodiment, the
・上記実施形態において、図6に示すように、第1トランジスタT1のスレッショルド電圧を変えるためにチャネルドーピングによって形成するP型層41を、フォト・ダイオードPDにも形成してもよい。このP型層41は、フォト・ダイオードPDを構成するN型拡散層33が、P型エピタキシャル層32の上面に形成した酸化膜42と直接的に接触するのを防ぐ。
In the above embodiment, as shown in FIG. 6, the P-
・上記実施形態では、ガードバンド領域34をN型拡散層33と同じ導電型としたが、N型拡散層33とP型エピタキシャル層32との間の濃度勾配を緩やかにできればガードバンド領域34の構成・構造を適宜変更してもよい。例えば、N型拡散層33と逆導電型であるP型半導体によりガードバンド領域34を構成してもよい。また、N型の第1層とP型の第2層によりガードバンド領域34を構成してもよい。
In the above embodiment, the
・上記実施形態において、画像セルCaの構成を適宜変更してもよい。例えば、フォト・ダイオードPDに直列接続した第1トランジスタT1をサブ・スレッショルド領域にて動作させ対数変換を行う画像セルに具体化してもよい。 In the above embodiment, the configuration of the image cell Ca may be changed as appropriate. For example, the first transistor T1 connected in series to the photodiode PD may be embodied in an image cell that performs logarithmic conversion by operating in the sub-threshold region.
32…P型エピタキシャル層、33…拡散層、34…ガードバンド領域、PD…フォト・ダイオード。 32 ... P-type epitaxial layer, 33 ... Diffusion layer, 34 ... Guard band region, PD ... Photo diode.
Claims (5)
前記フォト・ダイオードのPN接合周辺の半導体層に、該フォト・ダイオードPDを構成する拡散層と前記半導体層との間の濃度勾配を緩やかにするガードバンド領域を設けたことを特徴とする撮像デバイス。 In an imaging device comprising a photodiode having a PN junction,
An imaging device characterized in that a guard band region is provided in a semiconductor layer around the PN junction of the photo diode to moderate a concentration gradient between the diffusion layer constituting the photo diode PD and the semiconductor layer. .
前記拡散層の周辺に、該拡散層と前記半導体層との間の濃度勾配を緩やかにするガードバンド領域を設けたことを特徴とする撮像デバイス。 In an imaging device including a photodiode having a PN junction formed by a semiconductor layer of one conductivity type formed of a substrate or a well and a diffusion layer of opposite conductivity type to the semiconductor layer,
An imaging device comprising: a guard band region that moderates a concentration gradient between the diffusion layer and the semiconductor layer around the diffusion layer.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9899444B2 (en) | 2014-11-25 | 2018-02-20 | Seiko Epson Corporation | Solid-state image capturing device and manufacturing method for the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53126885A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Semiconductor photo detector |
JPH06237005A (en) * | 1993-02-09 | 1994-08-23 | Fujitsu Ltd | Photodetector element and manufacture thereof |
JP2002190615A (en) * | 2000-01-18 | 2002-07-05 | Siemens Building Technology Ag | Method for manufacturing p-n junction in semiconductor module, flame detector, mos transistor and image sensor |
-
2004
- 2004-12-17 JP JP2004366554A patent/JP2006173487A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53126885A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Semiconductor photo detector |
JPH06237005A (en) * | 1993-02-09 | 1994-08-23 | Fujitsu Ltd | Photodetector element and manufacture thereof |
JP2002190615A (en) * | 2000-01-18 | 2002-07-05 | Siemens Building Technology Ag | Method for manufacturing p-n junction in semiconductor module, flame detector, mos transistor and image sensor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9899444B2 (en) | 2014-11-25 | 2018-02-20 | Seiko Epson Corporation | Solid-state image capturing device and manufacturing method for the same |
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Legal Events
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100119 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100525 |