JP2006170802A - 静電浮上型ジャイロ装置 - Google Patents

Abstract

【課題】電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を小形かつ安価に実現する。
【解決手段】変位検出用印加信号ｆ０を制御電圧Ｖ１〜Ｖ１２に重畳する際に重畳先を時分割振分することで周波数弁別を不要とし、変位検出用印加信号ｆ０印加中の電極への制御電圧Ｖｐｗｍの印加を外すことで微視的には重畳まで回避して変位検出用印加信号ｆ０と制御電圧Ｖ１〜Ｖ１２との電圧分配も不要とし、さらに、制御電圧Ｖ１〜Ｖ１２の低周波成分を抽出して加速度等算出を行うようにする。これにより、制御部７０のビット数をを減らし、演算部７３の周波数を下げることができる。
【選択図】 図１

Description

この発明は、ジャイロ機構部と電子回路とを備えて慣性空間に対する加速度等を検出する静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、適正動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御と回転駆動を行うとともに、ジャイロ出力となる加速度等を算出するようになっている。
詳しくは、その変位検出を行う信号検出回路と、姿勢制御用の制御電圧を生成する制御部と、加速度等算出を行う演算部との具体化に関する。

小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。すなわち、静電浮上型ジャイロ装置は、回転体であるジャイロロータと、それを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成や付設されているケース付属部材を利用してジャイロロータとジャイロケースとの相対変位を検出する変位検出回路と、上記の又は別のケース付属部材を利用してジャイロロータの姿勢制御および回転駆動を行う制御回路と、検出変位に基づいてジャイロ出力用の加速度等を算出する演算回路とを備えたものである。

静電浮上型ジャイロ装置は長年の改良により進歩しているが、初期のものでは（例えば特許文献１の図１１等を参照）、ジャイロロータが球体であり、静電支持用のケース付属部材はジャイロケースに複数形成された対向対の電極であり、回転駆動用のケース付属部材はジャイロケースに複数装着された対向対のコイルであり、変位検出用のケース付属部材はジグザグ模様の変位を検出する複数の光学的ピックアップであり、変位検出回路は模様の変位から角度変位を求めるようになっており、制御回路は、姿勢制御のため対向対の電極に接続されており、更にジャイロロータを回転させるためコイルに交流電圧を印加するようになっていた。

その改良品に、ジャイロロータを円盤状にしたものがある（例えば特許文献１の図１，図２等を参照）。この場合、対数こそ三対から四対に増えているが、この場合も、静電支持用のケース付属部材は、ジャイロケースに複数配置された対向対の電極であり、回転駆動用のケース付属部材は、ジャイロケースに複数配置された対向対のコイルである。また、変位検出用のケース付属部材は、ジャイロロータの孔を挟んで対向配置された発光素子および受光素子であり、変位検出回路は、上記の孔の偏倚による受光量の変化からジャイロロータの相対変位を求めるようになっており、制御回路は、ジャイロロータを回転させるためコイルに交番電圧を印加するとともに、ジャイロロータのジャイロケースに対する姿勢を一定に維持するため、検出された相対変位に応じて増減する姿勢制御用電圧を生成して対向対の電極に印加するようになっている。

次に改良したものは（例えば特許文献２参照）、ジャイロロータが円盤状であり、静電支持用のケース付属部材も、ジャイロケースに複数配置された対向対の電極であるが、その静電支持用電極の詳細構造や、他のケース付属部材が改良されている。すなわち、静電支持用電極はそれぞれ径方向に分割されて隣り合う隣接電極（電極対，電極群）になり、回転駆動用のケース付属部材は、ジャイロケースの両内面で円状に列設された多数の回転駆動用電極の対向対になっている。それに伴って、制御回路は、ジャイロロータ姿勢制御用の制御電圧を生成してそれを静電支持用電極に印加するとともに、ジャイロロータ回転駆動用の制御電圧を生成してそれを回転駆動用電極に印加するようになっている。

また、変位検出用のケース付属部材も、ジャイロケースの両内面に形成された電極になっており、制御電圧の印加されない変位検出用電極も、ジャイロケースの両内面に形成されている。そして、変位検出回路は、変位検出用電極を介してジャイロロータとジャイロケースとの相対変位検出用信号の送受を行う信号検出回路になっている。具体的には、制御電圧の印加されない変位検出用電極が、相対変位検出用信号の検出に用いられる検出側電極になっていて、信号検出回路の入力側に接続されるのに対し、相対変位検出用信号を印加される印加側電極には、姿勢制御用の制御電圧の印加される静電支持用電圧が兼用されていて、信号検出回路は、周波数弁別可能な幾つかの変位検出用印加信号を姿勢制御用の制御電圧に重畳させて静電支持用電圧に印加するとともに、変位検出用電極から変位検出用印加信号に係る信号成分を抽出して変位検出用検出信号を生成するようになっている。

更に改良を加えた静電浮上型ジャイロ装置では（例えば特許文献３参照）、ジャイロロータが環状になり、ジャイロケースに形成されている静電支持用電極がジャイロロータを囲むように配置されている。静電支持用電極は、この場合も、複数の対向対からなり、その各々が隣接電極（電極対，電極群）からなるが、この隣接電極は、周方向に分割されて隣り合っている。なお、回転駆動用電極は、円状列設の対向対であり、制御回路は、ジャイロロータの姿勢制御用および回転駆動用の制御電圧を生成してそれぞれ静電支持用電極および回転駆動用電極に印加するものである。また、信号検出回路は、変位検出用印加信号を姿勢制御用の制御電圧に重畳させ、制御電圧の印加されない変位検出用電極から変位検出用印加信号に係る信号成分を抽出して変位検出用検出信号を生成するようになっている。

また、変位検出用信号の流れを逆転させたものもある（特許文献４，５参照）。具体的には、信号検出回路について、制御電圧の印加されない変位検出用電極に変位検出用印加信号を印加し、制御回路から静電支持用電極に姿勢制御用の制御電圧を印加するところから変位検出用印加信号に係る信号成分を分離抽出して変位検出用検出信号を生成するようになっている。変位検出用信号の分離抽出は、制御電圧の出力段回路における差動電流を検出するのと（特許文献４参照）、逆相の制御電圧から同相成分を検出するのとがあり（特許文献５参照）、後者の同相検出手法は静電支持用電極が複数の対向対からなりその各々が隣接電極からなることを前提とするが、前者の電流検出手法や従来の信号検出手法にはそのような制約が無い。

なお、何れの場合も、姿勢制御用の制御電圧の生成やジャイロ出力用の加速度等の算出は（特許文献２図７，特許文献３図９，特許文献４図９等を参照）、先ず、変位検出用検出信号から各方向の変位を算出し（例えば特許文献２図７のΔＸ，ΔＹ，ΔＺ，Δθ，Δφ）、それにＰＩＤ演算等を施して必要な浮上力を算出してから（例えば特許文献２図７のｆＸ，ｆＹ，ｆＺ，ｆθ，ｆφ）、行われる。それらの浮上力・加速度を静電支持用電極の配置や容量等に応じて各静電支持用電極に分配する等のことで姿勢制御用の制御電圧を生成し（例えば特許文献２図７の±Ｖ１Ａ〜±Ｖ４Ａ）、それらの浮上力・加速度をロータの質量等に応じて外力加速度に変換する等のことでジャイロ出力用の加速度等を算出するようになっている（例えば特許文献２図７のαＸ，αＹ，αＺ，ｄθ／ｄｔ，ｄφ／ｄｔ）。

ところで、これらの信号検出回路や，制御部，演算部のうち、変位算出部や，浮上力算出部，加速度等算出部については、デジタルシグナルプロセッサやマイクロプロセッサの採用等によりデジタル化が進んでいる。本発明もそのような算出部のデジタル化を前提としているので、本発明との対比に役立つよう纏め直した図面を引用して、上記静電浮上型ジャイロ装置の電子回路を具体例で説明する。ジャイロ機構部は最近主流の環状ロータ型を説明する。
図４は、特許文献３第１頁や，特許文献４図８，特許文献５図１２に記載されている環状ロータ型のジャイロ機構部を示し、（ａ）が縦断正面図、（ｂ）が内蔵部品の展開斜視図である。

また、図５（ａ）は、特許文献２図２や，特許文献３図９，特許文献４図９に記載されている電子回路部を纏め直した全体回路図である。これは、周波数弁別可能な幾つかの変位検出用印加信号を姿勢制御用制御電圧に重畳させて静電支持用電圧に印加し、変位検出用電極から変位検出用印加信号を得る、という態様のものである。
さらに、図５（ｂ）は、特許文献４第１頁や特許文献５図５に記載されている電子回路部を纏め直した全体回路図であり、図５（ｃ）は、その信号波形例である。これは、変位検出用信号の流れを逆転させたものであり、変位検出用印加信号を一種類にしてそれを変位検出用電極に印加し、静電支持用電極に姿勢制御用の制御電圧を印加するところから分離抽出にて複数の変位検出用検出信号を得る、という態様になっている。

環状ロータ型のジャイロ機構部は（図４参照）、環状に形成されたジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケースに内蔵されている。ジャイロケースは、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、環状に形成されている。ジャイロケースからジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケースの電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。

電子回路に接続されるジャイロケースの電極（ケース電極群、複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂも対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂも対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂも対向対をなし、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。

また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列ぶロータ駆動用電極３７と、下側底部材２２の上面で円状に列ぶロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。

さらに、それらの静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明するため、空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図では、紙面の左右方向にＸ軸を置き、紙面の上下方向にＹ軸を置き、紙面を貫く向きにＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。

対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。なお、ロータが円板状の場合も、静電支持用電極の対が少ないといった多少の相違はあるが、本質的には同様である。

変位検出用信号に周波数弁別可能な複数信号を用いる電子回路部は（図５（ａ）参照）、このようなジャイロケースの複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成するものであり、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算部５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、ロータ制御回路は図示を割愛した。

制御演算部５３は、デジタルシグナルプロセッサやマイクロプロセッサ等を用いてデジタル化されており、入力側にはＡ／Ｄ変換回路５３ａ（アナログ−デジタル変換回路）が付設され、出力側にはＤ／Ａ変換回路５３ｄ（デジタル−アナログ変換回路）が付設されている。
制御演算部５３には、いずれもプログラム等で具体化された変位浮上力算出部５３ｂ（制御部）と加速度等算出部５３ｃ（演算部）とがインストールされている。

変位浮上力算出部５３ｂは、Ａ／Ｄ変換回路５３ａを介して変位検出用検出信号を入力し、それに上述したようなＰＩＤ演算等を行って変位および浮上力を算出し、さらに姿勢制御用の制御電圧値を算出して、それをＤ／Ａ変換回路５３ｄに送出するようになっている。なお、図では浮上力をそのまま制御電圧値として送出する形で簡便に示したが、適宜な物理量変換演算や各電極への分配などを行うようになっていても良い。
加速度等算出部５３ｃは、その浮上力から、やはり上述したような物理量変換演算等を行って、ジャイロ出力の加速度等を算出するようになっている。

Ｄ／Ａ変換回路５３ｄでアナログに変換された姿勢制御用の制御電圧は、静電支持用電極３１〜３６，４１〜４６に印加されるが、その際、それぞれに変位検出用印加信号ｆ１〜ｆ１２が重畳されるようになっている。すなわち、この場合、信号検出回路は、印加信号供給回路と電流検出回路５１と周波数弁別回路５２とからなるが、そのうち印加信号供給回路は、弁別可能に周波数の異なる少なくとも５つの正弦波信号を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらを静電支持用電極３１〜３６，４１〜４６に印加するようになっている。

信号検出回路のうち電流検出回路５１は、信号増幅用のアンプ等からなり、その入力ラインが変位検出用電極３８，４８の並列接続点に接続されている。また、周波数弁別回路５２は、例えば並列に設けられたバンドパスフィルタ群からなり、電流検出回路５１で増幅した変位検出用検出信号を入力し、周波数弁別を行って、周波数の異なる５つ以上の正弦波信号を抽出するようになっている。これらの正弦波信号成分は各方向毎の電極の容量に対応しており、変位浮上力算出部５３ｂでの相対変位の算出に供されるものである。

変位検出用信号を一種類にしてその流れを逆転させた電子回路部は（図５（ｂ）参照）、信号検出回路が改造されている。すなわち、この信号検出回路は、印加信号供給回路６１と検出信号生成回路６２とからなり、そのうち印加信号供給回路６１は、例えば電圧は三角波で電流は矩形波の変位検出用印加信号ｆ０を発生し、これを変位検出用電極３８，４８に印加するようになっている。また、検出信号生成回路６２は、制御出力回路５４毎に設けられ、それぞれ付設先の制御出力回路５４の出力に重畳して来た変位検出用印加信号ｆ０に係る信号成分を分離抽出して変位検出用検出信号を生成し、それらをＡ／Ｄ変換回路５３ａに送出するようになっている。

ここで（図５（ｃ）参照）、環状ロータ型の６対の静電支持用電極のうち電極対３１，４１について、制御電圧の印加状況を詳述すると、制御電圧Ｖ１は正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２も正電圧Ｖ１２ｂと負電圧Ｖ１２ａとの対に分けられて、正電圧Ｖ１２ｂは静電支持用電極４１ｂに印加され、負電圧Ｖ１２ａは隣接の静電支持用電極４１ａに印加される。

そして、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされ、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。これらは、何れも、アナログ信号であって、波形が常に連続している。さらに、それらは、変位検出用印加信号ｆ０が伝達されて来たことの影響を受ける。

すなわち、変位検出用印加信号ｆ０が、印加信号供給回路６１から変位検出用電極３８，４８に印加され、ジャイロロータ１０を介して静電支持用電極３１〜３６，４１〜４６に分散されて、制御電圧Ｖ１，Ｖ１２に重畳する。そのため、変位検出用印加信号ｆ０の電圧レベルが電源電圧Ｖccに近いかそれ以上であっても、制御電圧Ｖ１，Ｖ１２に重畳した変位検出用検出信号の電圧成分は極めて小さいので（図５（ｃ）参照）、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、正電圧Ｖ１２ｂは主成分＋Ｖof−Ｖｘに沿い、負電圧Ｖ１２ａは主成分−Ｖof＋Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。

特開平７−０７１９６５号公報 （図１、図２、図１１） 特開平０８−３２０２３１号公報 （図１、図２、図７、図１１） 特開２００１−２３５３２９号公報（第１頁、図９） 特開２００４−１９１２９６号公報（第１頁、図８、図９） 特願２００３−０９９６９５号 （図５、図１２）

［先行特許出願１］ 特願２００３−３７９２１０号
［先行特許出願２］ 特願２００４−０２６１３１号

［未公開の背景技術］
上述したように変位検出用信号の流れを逆転させたことにより、変位検出用信号のレベルを高めることが可能になるとともに、変位検出用信号が一種類で足り最高周波数が高くならないで済むようにもなったが、依然として制御電圧に変位検出用信号が重畳している。これに対し、変位検出用信号の流れを再逆転させて元に戻しながらも、変位検出用信号が一種類で足りるという利点を維持しているのが、変位検出用信号を印加する静電支持用電極を時分割で切換えるようになった時分割印加方式である（先行特許出願１，先行特許出願２を参照）。

さらに、そのような時分割を、印加先電極の異なる変位検出用信号同士にとどまらず、同じ静電支持用電極に印加される変位検出用信号と制御電圧との間にも適用した言わば拡張時分割印加方式では、制御電圧の印加先と変位検出用印加信号の印加先が同じ制御電極であっても両信号は有効成分が重畳しなくなるので、何れの信号にも他方の電圧と関わりなく電源電圧の全範囲を割り当てることが可能となる。そして、重畳時には制御電圧より小さく抑えられがちであった変位検出用印加信号が相対的にみて大きく改善されることとなる。そのため、周波数弁別が不要なことに加えて制御電圧および検出信号への電源電圧の割振りも不要になるので、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置が実現される。

この拡張時分割印加方式では、印加信号供給回路が、変位検出用印加信号を静電支持用電極に印加するに際して印加先を時分割で切り替えるようになっており、制御部が、静電支持用電極への制御電圧の印加を変位検出用印加信号の印加時期から外すようになっている。その具体化には、制御電圧のパルス幅変調（二値化）と共に行うもの（図６及び先行特許出願１を参照）と、制御電圧印加先の完全時分割（制御電圧の階段波形化）と共に行うもの（図７及び先行特許出願２を参照）との二態様が、同一出願人により提案されている。

本発明は、上述した算出部のデジタル化に加えて、この拡張時分割印加方式も前提としているので、それを具体化した二態様についても、本発明との対比に役立つよう纏め直した図面を引用して、具体例で説明する。
図６は、本発明に先行する先行特許出願１に記載された静電浮上型ジャイロの電子回路部を本発明との対比に役立つよう纏め直した図面であり、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｅ）が何れも信号波形例である。

この静電浮上型ジャイロ装置の電子回路が既述した図５（ａ）の従来例と相違するのは（図６（ａ）参照）、信号検出回路において変位検出用印加信号ｆ１〜ｆ１２を供給する印加信号供給回路が変位検出用印加信号ｆ０の発生回路とそれを時分割で振り分ける時分割振分回路６５とで具現化されている点と、制御回路において制御演算部５３及び制御出力回路５４がＰＷＭ化（パルス幅変調方式化）されてそれぞれ制御演算部６３及び制御出力回路６４になっている点と、周波数弁別回路５２に代えて制御演算部６３に時分割振分部６３ａがインストールされた点である。それに伴いＡ／Ｄ変換回路５３ａは数が減っている。

変位検出用印加信号ｆ０は、既述した印加信号供給回路６１で発生したのと同様たとえば電圧が三角波で電流が矩形波の一種類だけであるが、時分割振分回路６５に入力されるようになっている。
時分割振分回路６５は、入力が一つで出力先が多数の（具体的には１２個の）デマルプレクサやセレクタ等で構成され、入力した三角波信号ｆ０の出力先電極を順に切り替えるようになっている。

具体的には（図６（ｂ）〜（ｅ）参照）、例えばクロックの或る一周期は三角波信号ｆ０を変位検出用印加信号ｆ１として制御電圧Ｖ１（図６（ｃ）では＋Ｖｐｗｍ、図６（ｄ）では−Ｖｐｗｍ）に重畳させて静電支持用電極３１に印加し（図６（ｃ）ではＶ１ｂ、図６（ｄ）ではＶ１ａ）、クロックの次の一周期は三角波信号ｆ０を変位検出用印加信号ｆ２として制御電圧Ｖ２に重畳させて静電支持用電極３２に印加し、同様のことを更に変位検出用印加信号ｆ３〜ｆ１２まで行って、三角波信号ｆ０を変位検出用印加信号ｆ１２として制御電圧Ｖ１２（図６（ｅ）では＋Ｖｐｗｍ）に重畳させて静電支持用電極４６に印加したら（図６（ｅ）ではＶ１２ｂ）、変位検出用印加信号ｆ１に戻って同様のことを繰り返すようになっている。

制御出力回路６４は、制御電圧Ｖ１〜Ｖ１２をそれぞれパルス幅変調して静電支持用電極３１〜３６，４１〜４６に印加するものであるが（図６（ｃ）〜（ｅ）の＋Ｖｐｗｍ，−Ｖｐｗｍ，＋Ｖｐｗｍを参照）、それら制御電圧Ｖ１〜Ｖ１２のパルス幅変調に際して、各ＰＷＭ変調率が時分割数の逆数だけ減らされていて、有意のパルスが変位検出用印加信号ｆ１〜ｆ１２の静電支持用電極３１〜３６，４１〜４６への印加時期から外れるようになっている（図６（ｃ）〜（ｅ）のＶ１ｂ，Ｖ１ａ，Ｖ１２ｂ参照）。

時分割振分部６３ａは、変位検出用電極３８，４８から電流検出回路５１で検出した変位検出用検出信号をＡ／Ｄ変換回路５３ａでデジタル化して取り込み、それを時分割振分回路６５での変位検出用印加信号ｆ０の印加先振分に対応したタイミングで各方向成分に時分割で振り分けて、変位浮上力算出部５３ｂの変位算出に供するようになっている。
そのため、変位検出用印加信号ｆ０から時分割振分回路６５にて時分割振分され更に静電支持用電極３１〜３６，４１〜４６に分散印加された多数の変位検出用印加信号ｆ１〜ｆ１２が、ジャイロロータ１０で再び一つの信号に統合・混合されても、これが変位検出用電極３８，４８から電流検出回路５１で検出されＡ／Ｄ変換回路５３ａを介して制御演算部６３に入力されると、時分割振分部６３ａによって各方向毎の電極の容量に対応した複数の検出値に直されて、変位浮上力算出部５３ｂでの相対変位の算出が可能となる。

図７は、本発明に先行する先行特許出願２に記載された静電浮上型ジャイロの電子回路部を本発明との対比に役立つよう纏め直した図面であり、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｄ）が何れも信号波形例である。
この静電浮上型ジャイロ装置の電子回路が既述した図５（ａ）の従来例と相違するのは（図７（ａ）参照）、信号検出回路の印加信号供給回路と制御回路の信号入力回路と制御回路の制御出力回路とが時分割回路で具体化されている点である。

すなわち、相違点は、制御回路において制御演算部５３及び制御出力回路５４が制御電圧の階段波形化などの為それぞれ制御演算部６３及び制御出力回路６４ａ，６４ｂになっている点と、信号検出回路において変位検出用印加信号ｆ１〜ｆ１２を供給する印加信号供給回路が変位検出用印加信号ｆ０の印加信号発生部６３ｃとそれ及び浮上力算出値を時分割で統合・混合する時分割統合手段６３ｄとそれを時分割で振り分ける時分割振分回路６５とで具現化されている点と、周波数弁別回路５２に代わる時分割振分部６３ａが時分割統合手段６３ｄと共に制御演算部６３にインストールされた点である。この場合もＡ／Ｄ変換回路５３ａは一個になっている。

印加信号発生部６３ｃは、例えば正弦波の変位検出用印加信号ｆ０を一種類だけ発生して時分割統合手段６３ｄに送出するようになっている。
時分割統合手段６３ｄは、十三入力一出力の選択手段（ＭＵＸ）を二つ具えたものであり、何れの選択手段も、高い周波数で一巡する選択処理を繰り返すようになっている。その一巡選択処理の各周期は十二等分され、更にそれぞれの等分期間が、この例では大半を占める前期と、僅かな期間の後期とに分けられる。

そして、一方の選択手段は、十二等分期間のいつでも前期には変位検出用印加信号ｆ０を選択し、後期には十二等分期間内の位置づけに対応して順に制御電圧Ｖ１〜Ｖ１２のうちの正電圧＋Ｖ１〜＋Ｖ１２を選択し、それらを正側Ｄ／Ａ変換器の制御出力回路６４ｂへ送出するようになっている。また、他方の選択手段も前期には十二等分期間のいつでも変位検出用印加信号ｆ０を選択するが、後期には、他方の選択手段の場合、十二等分期間内の位置づけに対応して順に制御電圧Ｖ１〜Ｖ１２のうちの負電圧−Ｖ１〜−Ｖ１２を選択し、それらを負側Ｄ／Ａ変換器の制御出力回路６４ａへ送出するようになっている。

時分割振分回路６５は（図７（ｂ）〜（ｄ）参照）、一入力十二出力の切換回路（ＤＭＵＸ）を二つ具えたものであり、そのうち負側切換回路は、制御出力回路６４ａの出力を入力し、時分割統合手段６３ｄでの選択による十二等分期間に対応して出力先を循環的に切り換えるものであり、時分割統合手段６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１を選択する十二等分期間には、そのアナログ信号（−Ｖ１＋ｆ１）を制御出力回路６４ａから入力し、これを負電圧Ｖ１ａとして静電支持用電極３１ａに印加するようになっている。また、時分割統合手段６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１２を選択する十二等分期間には、そのアナログ信号（−Ｖ１２＋ｆ１２）を制御出力回路６４ａから入力し、これを負電圧Ｖ１２ａとして静電支持用電極４１ａに印加するようになっている。

また、切換回路６５の正側切換回路は、制御出力回路６４ｂの出力を入力し、時分割統合手段６３ｄでの選択による十二等分期間に対応して出力先を循環的に切り換えるものであり、時分割統合手段６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１を選択する十二等分期間には、そのアナログ信号（＋Ｖ１＋ｆ１）を制御出力回路６４ｂから入力し、これを正電圧Ｖ１ｂとして静電支持用電極３１ｂに印加するようになっている。また、時分割統合手段６３ｄが前期に変位検出用印加信号ｆ０を選択し後期に制御電圧Ｖ１２を選択する十二等分期間には、そのアナログ信号（＋Ｖ１２＋ｆ１２）を制御出力回路６４ｂから入力し、これを正電圧Ｖ１２ｂとして静電支持用電極４１ｂに印加するようになっている。他の十二等分期間についてもタイミングをずらして同様のことが行われる。

この場合も、変位検出用印加信号ｆ０から時分割統合手段６３ｄ及び時分割振分回路６５にて時分割振分され更に静電支持用電極３１〜３６，４１〜４６に分散印加された多数の変位検出用印加信号ｆ１〜ｆ１２が、ジャイロロータ１０で再び一つの信号に統合・混合されるが、これが変位検出用電極３８，４８から電流検出回路５１で検出されＡ／Ｄ変換回路５３ａを介して制御演算部６３に入力されると、時分割振分部６３ａによって各方向毎の電極の容量に対応した複数の検出値に直されて、変位浮上力算出部５３ｂでの相対変位の算出が可能となる。

［本発明の解決課題］
このような静電浮上型ジャイロ装置では、制御電圧も変位検出用信号も有効周波数がジャイロロータの慣性に基づいて決まるが、ジャイロロータの運動を制御するための制御電圧はロータサイズにもよるが概ね数十ｋＨｚ以下であるのに対し、ジャイロロータの運動に影響を与えずに相対変位を測定するための変位検出用信号は、それより十分に周波数の高いことが必要である。

さらに、変位検出用信号に周波数弁別可能な複数信号を用いる場合（図５（ａ）参照）、最高周波数は一段と高くなり、ＭＨｚのオーダーになる。
これに対しては上述のように変位検出用信号の流れを逆転させて（図５（ｂ）参照）変位検出用信号を一種類に減じることにより最高周波数を下げることができるが、変位算出部や，浮上力算出部，加速度等算出部のデジタル化によって再び押し上げられ、最高周波数は、ＭＨｚのオーダーになる。

検出した変位から浮上力を算出し、そのような力でロータ位置を制御する場合、二階積分を含むフィードバック系を安定化させるために微分補償が使用され、そのために高速サンプリングが求められるからである。
このような算出部のデジタル化に加えて拡張時分割印加方式（図６，図７参照）も採用した場合、最高周波数は、更に高くなって、数ＭＨｚ〜数十ＭＨｚ程度に達する（例えば先行特許出願１，先行特許出願２を参照）。
そして、このような最高周波数には、ジャイロ機構部の小形化に伴う電極容量の減少に連れて更に高くなる、という傾向もある。

一方、算出部の精度に関しては、検出した変位から速度や加速度が算出されるが、そのような演算は微分演算・差分演算を重ねるものなので、高い精度が要求される。このため、デジタル化に際して、Ａ／Ｄ変換回路や，制御演算部，Ｄ／Ａ変換回路には、例えば１２ビットや８ビットの高精度なものが採用されていた（例えば先行特許出願１，先行特許出願２を参照）。
このような精度は、ジャイロ機構部が小形化したからといって厳しくはならないが、緩くなることもない。

そのため、算出部のデジタル化と拡張時分割印加方式とを同時に採用した静電浮上型ジャイロ装置の電子回路部では（図６，図７参照）、１２ビット等の高精度なデジタル回路が数ＭＨｚ以上のサンプリングレートで高速動作している。
しかしながら、高速動作の可能な回路で精度も高いものは、高価なうえ実装規模も大きい。
このため、小形化および低価格化の要請に十分応えたとは未だ言えない。

そこで、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を小形かつ安価に実現すべく、周波数弁別が不要なことに加えて制御電圧および検出信号への電源電圧の割振りも不要になる拡張時分割印加方式を電子回路部に採用するとともに、電子回路部の算出部のデジタル化に際し、静電支持用電極の容量から相対変位を検出して必要な浮上力を算出しそれに対応した姿勢制御用制御電圧を静電支持用電極に印加するという静電浮上型の特質に基づいて、姿勢制御の能力もジャイロ出力の精度も犠牲にすることなく、電子回路部の規模削減等を進めるよう、回路構造等に工夫を凝らすことが技術的な課題となる。

本発明の静電浮上型ジャイロ装置は（解決手段１）、このような課題を解決するために創案されたものであり、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記静電支持用電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号の印加に際して印加先を時分割で切り替えるものであり、前記制御回路が、前記姿勢制御用制御電圧の印加に際してその印加時期を前記変位検出用印加信号の印加時期から外すものであり、前記静電支持用電極の電圧の低周波成分を抽出する複数のフィルタとその低周波成分に基づいて慣性空間に対する加速度を算出する演算部とが設けられていることを特徴とする。

また、本発明の静電浮上型ジャイロ装置は（解決手段２）、上記解決手段１の静電浮上型ジャイロ装置であって、前記変位検出用検出信号の送出ラインに介挿して第１アナログ−デジタル変換手段が設けられ、前記フィルタから前記演算部に至る前記低周波成分の信号ラインに介挿して第２アナログ−デジタル変換手段が設けられ、前記第１アナログ−デジタル変換手段は前記第２アナログ−デジタル変換手段に比べてビット数が少なく前記第２アナログ−デジタル変換手段は前記第１アナログ−デジタル変換手段に比べてクロック周波数が低くなっていることを特徴とする。

さらに、本発明の静電浮上型ジャイロ装置は（解決手段３）、上記解決手段２の静電浮上型ジャイロ装置であって、前記印加信号供給回路が、前記変位検出用印加信号として三角波状の電圧信号を供給するものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする。

また、本発明の静電浮上型ジャイロ装置は（解決手段４）、上記解決手段２の静電浮上型ジャイロ装置であって、デジタル−アナログ変換手段が、前記姿勢制御用制御電圧の印加ラインに介挿して設けられ、前記変位検出用印加信号および前記制御電圧の時分割印加に対応して順に前記変位検出用印加信号および前記制御電圧のデジタル値を選択する時分割統合手段（第１選択手段）が、前記デジタル−アナログ変換手段に前置され、そのアナログ出力を時分割で切り替えて前記複数電極に印加する時分割振分回路（第１切換手段）が、前記デジタル−アナログ変換手段に後置されている、ことを特徴とする。

また、本発明の静電浮上型ジャイロ装置は（解決手段５）、上記解決手段２〜４の静電浮上型ジャイロ装置であって、前記第２アナログ−デジタル変換手段の変換動作に同期して前記低周波成分に係る順次選択を行う選択回路（第２選択手段）が、前記第２アナログ−デジタル変換手段に前置され、そのデジタル出力を前記選択回路の順次選択に対応させた時分割切替で振り分けてから前記加速度の算出に供する分配部（第２切換手段）が、前記第２アナログ−デジタル変換手段に後置されている、ことを特徴とする。

このような本発明の静電浮上型ジャイロ装置にあっては（解決手段１）、変位検出用印加信号を各制御電圧に重畳する際に重畳先が時分割されるようにしたことにより、変位検出用検出信号の周波数弁別を行わなくても、複数の制御電極それぞれの容量を的確に区別して検出することが可能となることから、周波数の離隔した多数の変位検出用印加信号を使用しなくて済み、そのため変位検出用印加信号の最高周波数を上げなくても良くなる又は下げることすら可能となるので、変位検出信号の不所望な高周波化を避けることができる。

しかも、制御電圧出力を変位検出用印加信号の印加中の電極から外すようにもしたことにより、変位検出用印加信号と制御電圧との重畳が時間をずらして行われることから、時分割の一巡周期以上の時間平均に基づく大局的見地からは変位検出用印加信号を制御電圧に重畳させる方式が維持されているが、時々刻々の信号波形を微視的にみた厳密な意味では重畳が回避・解消されるので、変位検出用印加信号と制御電圧との電圧分配が不要となって、それぞれ他方の制約を受けることなく電源電圧の許す範囲で任意の値を採ることが可能となる。そのため、電源電圧を無駄なく利用して制御能力を向上させることができ、変位検出信号の高周波化を避けつつ制御系の高応答化を達成することもできる。

さらに、それに加えて、慣性空間に対する加速度等を算出する演算部を制御回路から切り離すとともに、複数の静電支持用電極それぞれにフィルタを付設して付設先電極の電圧の低周波成分を抽出しこれらの低周波成分に基づいて加速度等の算出が行われるようにもしたことにより、姿勢制御等を担う残りの制御部よりも高い精度の要求される演算部は高精度を維持すれば動作速度を落とすことができ、演算部よりも高い応答性の要求される制御部は高速性を維持すれば精度を落とすことができる。
これにより、演算部も、制御部も、小形で安価な電子部品を用いてデジタル化することが可能になる。

なお、フィルタで抽出した低周波成分は、変位検出や変調等に伴う高周波成分を除去されて、ジャイロロータに作用する浮上力だけに対応したものとなっており、これはジャイロロータに外力として作用した加速度対応成分を打ち消すものなので、演算部を制御部から分離しても加速度等の算出は適切に行われる。
したがって、この発明によれば、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を小形かつ安価に実現することができる。

また、本発明の静電浮上型ジャイロ装置にあっては（解決手段２）、電子回路部の算出部のうち制御部がクロック周波数は高いがビット数は少ないデジタル回路で構成され、算出部のうち演算部がビット数は多いがクロック周波数は低いデジタル回路で構成されることから、高精度で而も高速なため実装規模が大きく価格も高いといった不所望な電子部品を採用しないで済むので、電子回路部の算出部をデジタル回路で具体化するとき小形かつ安価にすることができる。

さらに、本発明の静電浮上型ジャイロ装置にあっては（解決手段３）、上述した利点を持つ電子回路部への拡張時分割印加方式の採用および電子回路部の算出部のデジタル化に加えて、制御回路で生成される制御電圧がパルス幅変調されるようにしたことにより、制御電圧と静電引力との関係が線形化するので、電源電圧を無駄なく利用して制御能力を向上させることができるうえ、出力段回路が簡素化でき、エネルギー浪費も削減することができる。

また、その制御電圧に重畳される変位検出用印加信号として三角波状の電圧信号を用いるとともに、制御電圧のパルス幅変調に際してパルス端を変位検出用印加信号の曲折点に同期させるようにもしたことにより、制御電圧のパルス端が変位検出用印加信号の曲折点に重なるか重なっているとみなせる程度に接近することから、制御電圧のＰＷＭ化によって変位検出用検出信号に誘発されるスイッチングノイズが変位検出用印加信号の曲折点のところに限定される。

変位検出用印加信号の電圧波形が三角波である場合、制御電極を経て変位検出用電極から変位電流で検出される変位検出用検出信号が、矩形波状になり、変位検出用印加信号の曲折点のところでハイ・ロー変化するので、制御電圧のＰＷＭ化に伴うスイッチングノイズは、変位検出用検出信号のハイ・ロー変化するところ即ち元より過渡的な遷移状態であったところに発現が限定される。そのため、それ以外の安定状態のタイミングでサンプリングする等のことで、容易に、遷移状態の利用が回避され、スイッチングノイズの影響が解消される。

さらに、上述したように変位検出用印加信号を制御電圧に重畳する際に重畳先が時分割され、これに対応した時分割処理を変位検出用印加信号に行えば周波数弁別が不要になるようにもなっているので、変位検出用印加信号が正弦波と異なり高調波を含むため周波数弁別し難い三角波状であっても、複数の制御電極それぞれの容量を的確に区別して検出することができ、そのため、ジャイロロータとジャイロケースとの相対変位が的確に検出される。
したがって、この発明によれば、スイッチングノイズの影響を回避するとともに周波数弁別も不要になる態様で制御電圧がＰＷＭ化されるので、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を小形かつ安価に具体化することができる。

また、本発明の静電浮上型ジャイロ装置にあっては（解決手段４）、上述した変位検出用印加信号の印加先の時分割に加え、それに随伴して後続の制御電圧出力の印加先も時分割されるようにしたことにより、制御電圧の出力継続時間が短縮されるので、制御出力回路等を時分割での共用に基づいて個数低減・規模削減するといったことが可能となる。なお、この場合、制御電圧が変位検出用印加信号の印加中の抑制時を除けば概ねステップ状に変化することになるが、時分割の一巡周期がジャイロロータの慣性に基づく応答時間より十分に短い限り、ジャイロロータの運動に悪影響はなく、ジャイロロータの制御は円滑になされる。

しかも、そのような印加先の時分割を時分割振分回路で行うにとどまらず、その時分割に対応してデジタル回路の時分割統合手段により対象信号の変位検出用印加信号および制御電圧のデジタル値が順に選択されるようにもしたことにより、デジタル回路と時分割振分回路とに介在するデジタル−アナログ変換手段の回路が共用化され、その個数が少なくて済むこととなる。
したがって、この発明によれば、制御電圧の階段波形化を伴う態様での制御電圧印加先の完全時分割により周波数弁別が不要になるばかりか制御出力回路等が簡素化されるので、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を小形かつ安価に具体化することができる。

また、本発明の静電浮上型ジャイロ装置にあっては（解決手段５）、第２アナログ−デジタル変換手段が高精度は要求されるが高速性は要求されないようになったのを利用して、一般に価格が高いがデジタル化に必須であるアナログ−デジタル変換手段の回路が共用化され、その個数が少なくて済むようにもなっているので、電源電圧が無駄なく利用できて制御能力も検出能力も高い静電浮上型ジャイロ装置を更に小形かつ安価に具体化することができる。

このような本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を、以下の実施例１〜３により説明する。
図１に示した実施例１は、上述した解決手段１〜３（出願当初の請求項１〜３）を具現化したものであり、図２に示した実施例２は、上述した解決手段４（出願当初の請求項４）を具現化したものであり、図３に示した実施例３は、上述した解決手段５（出願当初の請求項５）を具現化したものである。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、重複する再度の説明は割愛し、以下、従来との相違点を中心に説明する。また、既述した図５〜図７と同様、ロータ制御回路は、図示を割愛した。

本発明の静電浮上型ジャイロ装置の実施例１について、その具体的な構成を、図面を引用して説明する。図１は、電子回路部の構造を示し、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｅ）が何れも信号波形例である。

この図１の静電浮上型ジャイロ装置が既述した図６のものと相違するのは、制御演算部６３が制御部７０と演算部７３とに分かれた点と、制御部７０のビット数が減り演算部７３のクロック周波数が下がった点である。
既述した図４〜図７に共通するジャイロ機構部や静電浮上制御基本方式は引き継がれており、さらに、図６に記載の拡張時分割印加方式と制御電圧パルス幅変調（二値化）も基本構成としては引き継がれているが、それを具現したデジタル回路や付設のＡ／Ｄ変換回路には、ビット数の減少やクロック周波数の低下が、及んでいる。

すなわち、この静電浮上型ジャイロ装置は、ジャイロ機構部と電子回路部とからなり、ジャイロ機構部は、例えば環状に形成されたジャイロロータ１０と、静電支持用電極３１〜３６，４１〜４６や，ロータ駆動用電極（回転駆動用電極）３７，４７，変位検出用電極３８，４８など複数の電極が形成されており真空空間を囲うジャイロケース２０とを具備して、ジャイロケース２０がジャイロロータ１０を静電浮上可能かつ回転可能に内蔵している。また、電子回路部は、静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７にジャイロロータ１０の姿勢制御用制御電圧Ｖ１〜Ｖ１２及び回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、ジャイロロータ１０とジャイロケース２０との相対変位を検出するための信号検出回路とを具えている。

さらに、その信号検出回路は、拡張時分割印加方式の印加信号供給回路と検出信号生成回路とを具えている。拡張時分割印加方式の印加信号供給回路は、変位検出用印加信号を静電支持用電極３１〜３６，４１〜４６に印加する際、時分割振分回路６５で印加先を切り替えることにより、三角波状の電圧信号である変位検出用印加信号ｆ０から変位検出用印加信号ｆ１〜ｆ１２を生成して印加時期をずらすようになっている。検出信号生成回路は、変位検出用電極３８，４８から変位検出用検出信号を電流検出回路５１で検出し、それをＡ／Ｄ変換回路５３ａ（第１アナログ−デジタル変換手段）でデジタル化して制御部７０に入力し、制御部７０にインストールされている時分割振分部６３ａで各方向成分に振り分けるようになっている。

制御部７０は、制御演算部６３同様にデジタルシグナルプロセッサやマイクロプロセッサからなり既述した時分割振分部６３ａと変位浮上力算出部５３ｂとがインストールされているが、制御演算部６３と異なり加速度等算出部５３ｃが抜けている。また、制御部７０から静電支持用電極３１〜３６，４１〜４６に至る姿勢制御用制御電圧の印加ラインそれぞれに、既述した制御出力回路６４が介挿されていて、制御電圧Ｖ１〜Ｖ１２がＰＷＭ化（パルス幅変調）されている。さらに、制御出力回路６４と時分割振分回路６５との協動によって、制御電圧Ｖ１〜Ｖ１２のパルス幅変調に際してパルス端を変位検出用印加信号ｆ１〜ｆ１２の曲折点に同期させるとともに、制御電圧Ｖ１〜Ｖ１２の印加に際してそのパルス印加時期を変位検出用印加信号ｆ１〜ｆ１２の印加時期から外すようになっている。

加速度等算出部５３ｃは、制御部７０とは別のデジタルシグナルプロセッサやマイクロプロセッサからなる演算部７３にインストールされており、それには複数組のローパスフィルタ７１及びＡ／Ｄ変換回路７２（第２アナログ−デジタル変換手段）が付設されている。ローパスフィルタ７１は、制御出力回路６４から静電支持用電極３１〜３６，４１〜４６に至る制御電圧Ｖ１〜Ｖ１２の印加ラインのうち何れかの低周波成分を抽出するものであり、Ａ／Ｄ変換回路７２は、その低周波成分の値をデジタル化して演算部７３に送出するものである。これら低周波成分は、ジャイロロータ１０の運動に影響する可能性のある周波数成分であり、例えば数十ｋＨｚ以下や，精々数百ｋＨｚ以下のものである。

加速度等算出部５３ｃや変位浮上力算出部５３ｂ等の算出部および制御出力回路６４や時分割振分回路６５の処理内容等は既述したのと同様であるが（先行特許出願１も参照）、処理するデジタル値のビット数と、動作速度の基本であるクロック周波数とが、異なっている。具体的には、制御演算部６３やＡ／Ｄ変換回路５３ａは（図６，先行特許出願１参照）いずれもクロック周波数が数ＭＨｚ〜数十ＭＨｚ程度でデータ幅が１２ビットであったところ、制御部７０及びＡ／Ｄ変換回路５３ａは、クロック周波数こそ数ＭＨｚ〜数十ＭＨｚ程度のままであるが、データ幅が８ビットや６ビットなどに減っている。また、演算部７３及びＡ／Ｄ変換回路７２については、データ幅は１２ビットのままであるが、クロック周波数が数百ｋＨｚ〜１ＭＨｚ程度に下がっている。

なお、制御出力回路６４は、ほとんど変わらず、クロック周波数が数ＭＨｚ〜数十ＭＨｚ程度で、データ幅が８ビットや６ビットのままであるが、これは、制御部７０のビット数などと整合している。また、応用目的により電子回路部全体の精度を落としても良い場合には、例えば演算部７３やＡ／Ｄ変換回路７２のデータ幅が８ビットで足りるような場合には、制御部７０やＡ／Ｄ変換回路５３ａのデータ幅が６ビットや４ビット程度に減らされる。何れにしても、Ａ／Ｄ変換回路５３ａ（第１アナログ−デジタル変換手段）はＡ／Ｄ変換回路７２（第２アナログ−デジタル変換手段）に比べてビット数が少なく、Ａ／Ｄ変換回路７２はＡ／Ｄ変換回路５３ａに比べてクロック周波数が低くなっている。

この実施例１の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図１（ｃ）〜（ｅ）は、何れも、信号波形例であり、環状ロータ型の６対の静電支持用電極のうち電極対３１，４１に印加される制御電圧Ｖ１，Ｖ１２や変位検出用印加信号ｆ１，ｆ１２に関する。

制御電圧Ｖ１が正電圧Ｖ１ｂと逆相の負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加されるのは、既述した通りなので、電極対３１のうち静電支持用電極３１ｂに印加される正電圧Ｖ１ｂに関して図示の波形例を参照しながら詳述する。負電圧Ｖ１ａは主成分（Ｖpwm ）の逆相関係を除けば同様である。他の制御電圧も、繰り返しとなる説明および図示は割愛するが、同様である。変位検出用印加信号ｆ１が隣接し合う静電支持用電極３１ａ，３１ｂに同相で印加されることも既述した通りであり図示の波形例を参照しながら詳述する。他の変位検出用印加信号ｆ２〜ｆ１２も、同様に該当の制御電極に同相で印加される。

正電圧Ｖ１ｂは、アナログ信号であれば既述したように一定のオフセット電圧Ｖofに姿勢制御のためのＸ軸制御電圧成分Ｖｘを加えたもの＋Ｖof＋Ｖｘを主成分にしているので電圧Ｖccより小さな振幅で滑らかに且つ穏やかに変化するが（図５（ｃ）参照）、制御出力回路６４がＰＷＭ化されているので、制御出力回路６４から制御電圧Ｖ１として出力されるパルス幅変調信号Ｖpwm は、すなわち正電圧Ｖ１ｂの主成分である正の制御電圧＋Ｖ１となるパルス幅変調信号＋Ｖpwm （図１（ｃ）参照）及び負電圧Ｖ１ａの主成分である負の制御電圧−Ｖ１となるパルス幅変調信号−Ｖpwm （図１（ｄ）参照）は、電圧Ｖccの一定振幅でパルス状に且つ頻繁に変化する。振幅を変えない代わりにディーティ比を変えることで、Ｘ軸制御電圧成分の実効値を拡大している。他の制御電圧Ｖ１〜Ｖ１２についても同様である。

また（図１（ｃ）〜（ｅ）参照）、変位検出用印加信号ｆ１〜ｆ１２が三角波信号ｆ０を時分割して生成され、例えば変位検出用印加信号ｆ１には、他の変位検出用印加信号ｆ２〜ｆ１２に三角波の発現しないときだけ、三角波が発現する。そのような変位検出用印加信号ｆ１〜ｆ１２は、重畳先ばかりか有効成分の重畳時期も異にして、それぞれ、制御電圧Ｖ１〜Ｖ１２に重畳される。その信号波形を拡大してみると、例えば変位検出用印加信号ｆ１はパルス幅変調信号Ｖpwm より頻繁に曲折しているが、パルス幅変調信号Ｖpwm のオンタイミング（パルス始端、遷移タイミング）もオフタイミング（パルス終端、遷移タイミング）も、電子回路内での伝搬遅延時間などに起因する僅かなタイミングのずれを無視すれば、変位検出用印加信号ｆ１の曲折タイミングの何れかに一致する。また、変位検出用印加信号ｆ１の三角波とパルス幅変調信号Ｖpwm のパルスは先後になって重ならない。他の変位検出用印加信号ｆ２〜ｆ１２及び制御電圧Ｖ２〜Ｖ１２についても同様である。

このようにして、変位検出用印加信号ｆ１〜ｆ１２が時分割で各々の印加先電極に印加されることから、静電支持用電極３１〜３６，４１〜４６に分散印加された多数の変位検出用印加信号ｆ１〜ｆ１２がジャイロロータ１０で再び一つの信号に統合・混合されても、これが変位検出用電極３８，４８から電流検出回路５１で検出されＡ／Ｄ変換回路５３ａを介して制御部７０に入力されると、時分割振分部６３ａによって各方向毎の電極の容量に対応した複数の検出値に直されるので、変位浮上力算出部５３ｂによって相対変位の算出と浮上力の算出とが適切に行われる。制御部７０やＡ／Ｄ変換回路５３ａのビット数が図６の既述例（先行特許出願１参照）より少なくなっていても、制御部７０やＡ／Ｄ変換回路５３ａの動作速度がジャイロロータ１０の有効周波数を遙かに超えているので、姿勢制御は適切に行われる。

しかも、この場合、拡張時分割印加方式と制御電圧パルス幅変調も引き継がれていて、変位検出用印加信号ｆ１〜ｆ１２の三角波（有効成分）とパルス幅変調信号Ｖpwm のパルス（有効成分、制御電圧Ｖ１〜Ｖ１２の主成分）との重畳が解消されていることから、変位検出用印加信号ｆ１〜ｆ１２の三角波を正の電源電圧＋Ｖccから負の電源電圧−Ｖccまで大きく変化させて振幅を拡大することが可能となる。そして、そうすることにより、複数電極３１〜４８の容量が大きいときはもちろん小さいときでも、十分な振幅を具有した変位検出用検出信号を得ることができて、変位検出の精度が更に向上する。

また、この場合、演算部７３の加速度等算出部５３ｃでの演算に必要な各方向の浮上力が、静電支持用電極３１〜３６，４１〜４６に印加された制御電圧Ｖ１〜Ｖ１２から各組のローパスフィルタ７１及びＡ／Ｄ変換回路７２によって求められる。そのため、制御電圧Ｖ１〜Ｖ１２がパルス幅変調されていても、その個々のオンオフの影響や周波数の高い変位検出用信号の重畳の影響が除去されて、ジャイロロータ１０の運動を反映した低周波成分だけが一旦アナログ信号として得られ、その低周波成分が高い精度で例えば１２ビットでデジタル化される。これにより、ジャイロ出力とされる加速度等の算出も、適切に行われる。

本発明の静電浮上型ジャイロ装置の実施例２について、その具体的な構成を、図面を引用して説明する。図２は、電子回路部の構造を示し、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｄ）が何れも信号波形例である。

この図２の静電浮上型ジャイロ装置が既述した図７のものと相違するのは、制御演算部６３が制御部７０と演算部７３とに分かれた点と、制御部７０のビット数が減り演算部７３のクロック周波数が下がった点である。拡張時分割印加方式と制御電圧印加先完全時分割（制御電圧の階段波形化）は図７のものから引き継がれており、これが上述した図１の実施例１との相違点となっている。

制御部７０や，演算部７３，それに前置されたローパスフィルタ７１及びＡ／Ｄ変換回路７２，それらのビット数およびクロック周波数については実施例１で上述し、制御電圧の階段波形化がＤ／Ａ変換回路の制御出力回路６４ａ，６４ｂと時分割振分回路６５とで具現されていること、及び拡張時分割印加方式が印加信号発生部６３ｃと時分割統合手段６３ｄ（第１選択手段）と時分割振分回路６５（第１切換手段）と時分割振分部６３ａとで具現されていことについては、未公開の背景技術の欄で既述したので、個々の説明は割愛して全体的な構成を説明する。

すなわち、この静電浮上型ジャイロ装置は、例えば環状のジャイロロータ１０と、このジャイロロータ１０を静電浮上可能かつ回転可能に内蔵するジャイロケース２０と、これに形成されている複数の電極３１〜３８，４１〜４８のうち静電支持用電極３１〜３６，４１〜４６およびロータ駆動用電極３７，４７にジャイロロータ１０の姿勢制御用制御電圧Ｖ１〜Ｖ１２および回転駆動用制御電圧を変位浮上力算出部５３ｂにてそれぞれ生成して印加する制御回路７０と、ジャイロロータ１０とジャイロケース２０との相対変位を検出するための変位検出用印加信号ｆ０を静電支持用電極３１〜３６，４１〜４６に印加する印加信号供給回路６３ｃ＋６３ｄ＋６４ａ＋６５と、複数電極３１〜３８，４１〜４８のうち制御電圧の印加されない変位検出用電極３８，４８から変位検出用印加信号ｆ０に係る信号成分を検出して変位検出用検出信号を生成しこれを制御回路７０に送出する検出信号生成回路５１＋５３ａ＋６３ａとを備えたものである。

しかも、印加信号供給回路６３ｃ等は、変位検出用印加信号の印加に際して印加先を時分割で切り替えることにより、例えば正弦波の変位検出用印加信号ｆ０から、正弦波の含まれる時期のずれている変位検出用印加信号ｆ１〜ｆ１２を生成し、それを静電支持用電極３１〜３６，４１〜４６に振り分けるようになっている。また、制御部７０は、変位浮上力算出部５３ｂで算出した姿勢制御用制御電圧Ｖ１〜Ｖ１２を静電支持用電極３１〜３６，４１〜４６に印加する際、時分割統合手段６３ｄ及び時分割振分回路６５での時分割によって、その印加時期を変位検出用印加信号ｆ１〜ｆ１２の印加時期から外すようになっている。さらに、ローパスフィルタ７１は、それぞれ、静電支持用電極３１〜３６，４１〜４６のうち接続先電極の電圧の低周波成分を抽出し、演算部７３は、それらの低周波成分からジャイロ出力としての加速度等を算出するようになっている。

また、制御部７０のデジタル化のため第１アナログ−デジタル変換手段としてのＡ／Ｄ変換回路５３ａが変位検出用検出信号の送出ラインに介挿して設けられており、演算部７３のデジタル化のため第２アナログ−デジタル変換手段としてのＡ／Ｄ変換回路７２がローパスフィルタ７１から演算部７３に至る低周波成分の信号ラインに介挿して設けられており、Ａ／Ｄ変換回路５３ａ及び制御部７０はＡ／Ｄ変換回路７２及び演算部７３に比べてビット数が少なくなっており、Ａ／Ｄ変換回路７２及び演算部７３はＡ／Ｄ変換回路５３ａ及び制御部７０に比べてクロック周波数が低くなっている。

具体的には、制御演算部６３やＡ／Ｄ変換回路５３ａは（図７，先行特許出願２参照）いずれもクロック周波数が数ＭＨｚ〜数十ＭＨｚ程度でデータ幅が１２ビットや８ビットであったところ、制御部７０及びＡ／Ｄ変換回路５３ａは、クロック周波数こそ数ＭＨｚ〜数十ＭＨｚ程度のままであるが、データ幅が８ビットや６ビットなどに減っている。また、演算部７３及びＡ／Ｄ変換回路７２については、データ幅は１２ビットや８ビットのままであるが、クロック周波数が数百ｋＨｚ〜１ＭＨｚ程度に下がっている。

さらに、デジタル−アナログ変換手段からなる制御出力回路６４ａ，６４ｂが姿勢制御用制御電圧Ｖ１〜Ｖ１２の印加ラインに介挿して設けられ具体的には制御部７０と時分割振分回路６５との間に設けられており、変位検出用印加信号ｆ１〜ｆ１２および制御電圧Ｖ１〜Ｖ１２の時分割印加に対応して順に変位検出用印加信号ｆ０および制御電圧Ｖ１〜Ｖ１２のデジタル値を選択する時分割統合手段６３ｄが制御出力回路６４ａ，６４ｂに前置され具体的には制御部７０にインストールされており、制御出力回路６４ａ，６４ｂのアナログ出力を時分割で切り替えて静電支持用電極３１〜３６，４１〜４６に印加する時分割振分回路６５が制御出力回路６４ａ，６４ｂに後置され具体的には制御出力回路６４ａ，６４ｂと静電支持用電極３１〜３６，４１〜４６とに介挿して設けられている。これらの回路や手段も、データ幅が１２ビットや８ビットから８ビットや６ビットなどに減少している。

この実施例２の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図２（ｃ），（ｄ）は、何れも、信号波形例である。

この場合、制御電圧や変位検出用検出信号の信号波形は図７のものとほとんど同じになる。そのため、この場合も、変位検出用印加信号ｆ０から時分割統合手段６３ｄ及び時分割振分回路６５にて時分割振分され更に静電支持用電極３１〜３６，４１〜４６に分散印加された多数の変位検出用印加信号ｆ１〜ｆ１２が、ジャイロロータ１０で再び一つの信号に統合・混合されるが、これが変位検出用電極３８，４８から電流検出回路５１で検出されＡ／Ｄ変換回路５３ａを介して制御部７０に入力されると、時分割振分部６３ａによって各方向毎の電極の容量に対応した複数の検出値に直されるので、変位浮上力算出部５３ｂによって相対変位の算出と浮上力の算出とが適切に行われる。制御部７０やＡ／Ｄ変換回路５３ａ等のビット数が図７の既述例（先行特許出願２参照）より少なくなっていても、制御部７０やＡ／Ｄ変換回路５３ａ等の動作速度がジャイロロータ１０の有効周波数を遙かに超えているので、姿勢制御は適切に行われる。

しかも、この場合、拡張時分割印加方式と制御電圧階段波形化も引き継がれていて、変位検出用印加信号ｆ１〜ｆ１２の正弦波部分（有効成分）と、ステップ状になった正負の制御電圧＋Ｖ１，−Ｖ１〜＋Ｖ１２，−Ｖ１２（有効成分、制御電圧Ｖ１〜Ｖ１２の主成分）との重畳が解消されていることから、変位検出用印加信号ｆ１〜ｆ１２の正弦波を正の電源電圧＋Ｖccから負の電源電圧−Ｖccまで大きく変化させて振幅を拡大することが可能となる。そして、そうすることにより、複数電極３１〜４８の容量が大きいときはもちろん小さいときでも、十分な振幅を具有した変位検出用検出信号を得ることができて、変位検出の精度が更に向上する。

また、この場合も、演算部７３の加速度等算出部５３ｃでの演算に必要な各方向の浮上力が、静電支持用電極３１〜３６，４１〜４６に印加された制御電圧Ｖ１〜Ｖ１２から各組のローパスフィルタ７１及びＡ／Ｄ変換回路７２によって求められる。そのため、制御電圧Ｖ１〜Ｖ１２が階段波形化されていても、その個々の急峻な遷移の影響や周波数の高い変位検出用信号の重畳の影響が除去されて、ジャイロロータ１０の運動を反映した低周波成分だけが一旦アナログ信号として得られ、その低周波成分が高い精度で例えば１２ビットでデジタル化される。これにより、ジャイロ出力とされる加速度等の算出も、適切に行われる。

図３に電子回路部の全体回路図を示した本発明の静電浮上型ジャイロ装置が上述した実施例１，２のものと相違するのは、Ａ／Ｄ変換回路７２（第２アナログ−デジタル変換手段）の個数が減って一個になっている点である。Ａ／Ｄ変換回路７２の個数を減らすべく、Ａ／Ｄ変換回路７２を時分割で複数のローパスフィルタ７１に共用させるために、ローパスフィルタ７１とＡ／Ｄ変換回路７２との間に選択回路７４（ＭＵＸ、第２選択手段）が介挿して設けられ、演算部７３には加速度等算出部５３ｃに加えて分配部７３ａ（ＤＭＵＸ、第２切換手段）がインストールされている。

選択回路７４は、静電支持用電極３１〜３６，４１〜４６に印加される姿勢制御用制御電圧Ｖ１〜Ｖ１２の低周波成分を入力し、その中から一つずつ順に選択してＡ／Ｄ変換回路７２へ送出するものであり、その順次選択をＡ／Ｄ変換回路７２の変換動作に同期して行うようになっている。
分配部７３ａは、Ａ／Ｄ変換回路７２のデジタル出力を入力し、そのデジタル値を選択回路７４の順次選択に対応させた時分割切替で振り分けてから加速度等算出部５３ｃに引き渡すようになっている。

この場合、複数のローパスフィルタ７１で抽出された複数のアナログ低周波成分は、選択回路７４及び分配部７３ａでの時分割により時間をずらして、何れも、Ａ／Ｄ変換回路７２で高精度にデジタル化され、一通り揃ったところで加速度等算出部５３ｃに引き渡されて、慣性空間に対する加速度などのジャイロ出力を算出するのに用いられる。
なお、図示の例では、Ａ／Ｄ変換回路７２を一個まで減らしたが、Ａ／Ｄ変換回路７２は個数を減らすとそれに応じて変換速度を上げなければならないので、高速化に伴い或るところから価格が急上昇するような場合、その手前で減数を止めて、例えばＡ／Ｄ変換回路７２を二個や三個にした方がコストパフォーマンスが良い。

［その他］
なお、上記実施例では、変位浮上力算出部５３ｂで算出した浮上力をそのまま制御電圧値とするという最もシンプルな形で制御電圧生成態様を簡便に示し、そのような浮上力に基づいて加速度等算出部５３ｃが加速度等のジャイロ出力を算出するようになっていたが、例えば特許文献２記載のようにＰＩＤ演算では無次元の浮上力が算出されこれに基づいて分離前の加速度等算出部５３ｃが加速度等を算出するようになっていた場合、分離後の加速度等算出部５３ｃには適宜な物理量変換演算等が前置されるか又は組み込まれる（例えば特許文献２図１１参照）。

また、上記の各実施例において、回転駆動用の制御電圧を生成してロータ駆動用電極３７，４７に印加するロータ制御回路は、言及が無く、従来通りのままであったが、それにも制御部７０と同様の改良を施しても良い。
さらに、Ａ／Ｄ変換回路５３ａや時分割振分部６３ａは、制御回路の一部または付随回路であるとしても、制御回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。
また、三角波状の変位検出用印加信号と電流検出回路の組み合わせの代わりに矩形波状の変位検出用印加信号とチャージアンプでも不都合はない。

本発明の実施例１について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｅ）が何れも信号波形例である。 本発明の実施例２について、静電浮上型ジャイロ装置の電子回路部の構造を示し、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｄ）が何れも信号波形例である。 本発明の実施例３について、静電浮上型ジャイロ装置の電子回路部の構造を示し、制御部と信号検出回路と演算部とを含む全体回路図である。 環状ロータ型のジャイロ機構部を示し、（ａ）が縦断正面図、（ｂ）が内蔵部品の展開斜視図である。 従来の静電浮上型ジャイロの電子回路部について、（ａ），（ｂ）それぞれが全体回路図、（ｃ）が信号波形例である。 本発明に先行する静電浮上型ジャイロの電子回路部について、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｅ）が何れも信号波形例である。 本発明に先行する他の静電浮上型ジャイロの電子回路部について、（ａ）が制御部と信号検出回路と演算部とを含む全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）〜（ｄ）が何れも信号波形例である。

符号の説明

１０ ジャイロロータ（ジャイロ機構部）
２０ ジャイロケース（ジャイロ機構部）
２１ 上側底部材（ジャイロケース、ジャイロ機構部）
２２ 下側底部材（ジャイロケース、ジャイロ機構部）
２３ スペーサ（ジャイロケース、ジャイロ機構部）
３１〜３６ 静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７ ロータ駆動用電極（回転電極、ロータ駆動系）
３８ 変位検出用電極（検出電極、変位検出系）
４１〜４６ 静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７ ロータ駆動用電極（回転電極、ロータ駆動系）
４８ 変位検出用電極（検出電極、変位検出系）
５１ 電流検出回路（変位検出系）
５２ 周波数弁別回路（変位検出系）
５３ 制御演算部（ＤＳＰ、制御部、ジャイロ出力演算部、拘束制御系）
５３ａ Ａ／Ｄ変換回路（第１アナログ−デジタル変換手段）
５３ｂ 変位浮上力算出部（姿勢制御部、ＰＩＤ）
５３ｃ 加速度等算出部（ジャイロ出力演算部）
５３ｄ Ｄ／Ａ変換回路
５４ 制御出力回路（制御回路、拘束制御系）
６１ 印加信号供給回路（信号検出回路、変位検出系）
６２ 検出信号生成回路（信号検出回路、変位検出系）
６３ 制御演算部（ＤＳＰ、制御部、演算部、拘束制御系）
６３ａ 時分割振分部（振分入力部、信号入力回路、信号検出回路）
６３ｃ 印加信号発生部（印加信号供給回路、信号検出回路、変位検出系）
６３ｄ 時分割統合手段（ＭＵＸ、選択出力部、選択回路、第１選択手段）
６４ 制御出力回路（ＰＷＭ回路、制御回路）
６４ａ，６４ｂ 制御出力回路（Ｄ／Ａ変換回路、デジタル−アナログ変換手段）
６５ 時分割振分回路（ＤＭＵＸ、振分出力部、第１切換手段）
７０ 制御部（ＤＳＰ、拘束制御系）
７１ ローパスフィルタ（ＬＰＦ）
７２ Ａ／Ｄ変換回路（第２アナログ−デジタル変換手段）
７３ 演算部（ＤＳＰ、加速度等算出部）
７３ａ 分配部（ＤＭＵＸ、振分出力部、第２時分割振分手段、第２切換手段）
７４ 選択回路（ＭＵＸ、選択出力部、第２時分割統合手段、第２選択手段）

Claims (5)

1. ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記静電支持用電極に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極から前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号の印加に際して印加先を時分割で切り替えるものであり、前記制御回路が、前記姿勢制御用制御電圧の印加に際してその印加時期を前記変位検出用印加信号の印加時期から外すものであり、前記静電支持用電極の電圧の低周波成分を抽出する複数のフィルタとその低周波成分に基づいて慣性空間に対する加速度を算出する演算部とが設けられていることを特徴とする静電浮上型ジャイロ装置。
2. 前記変位検出用検出信号の送出ラインに介挿して第１アナログ−デジタル変換手段が設けられ、前記フィルタから前記演算部に至る前記低周波成分の信号ラインに介挿して第２アナログ−デジタル変換手段が設けられ、前記第１アナログ−デジタル変換手段は前記第２アナログ−デジタル変換手段に比べてビット数が少なく前記第２アナログ−デジタル変換手段は前記第１アナログ−デジタル変換手段に比べてクロック周波数が低くなっていることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
3. 前記印加信号供給回路が、前記変位検出用印加信号として三角波状の電圧信号を供給するものであり、前記制御回路が、前記制御電圧の生成に際してパルス幅変調を行い且つそのパルス幅変調に際してパルス端を前記変位検出用印加信号の曲折点に同期させるものであることを特徴とする請求項２記載の静電浮上型ジャイロ装置。
4. デジタル−アナログ変換手段が、前記姿勢制御用制御電圧の印加ラインに介挿して設けられ、前記変位検出用印加信号および前記制御電圧の時分割印加に対応して順に前記変位検出用印加信号および前記制御電圧のデジタル値を選択する時分割統合手段が、前記デジタル−アナログ変換手段に前置され、そのアナログ出力を時分割で切り替えて前記複数電極に印加する時分割振分回路が、前記デジタル−アナログ変換手段に後置されている、ことを特徴とする請求項２記載の静電浮上型ジャイロ装置。
5. 前記第２アナログ−デジタル変換手段の変換動作に同期して前記低周波成分に係る順次選択を行う選択回路が、前記第２アナログ−デジタル変換手段に前置され、そのデジタル出力を前記選択回路の順次選択に対応させた時分割切替で振り分けてから前記加速度の算出に供する分配部が、前記第２アナログ−デジタル変換手段に後置されている、ことを特徴とする請求項２乃至請求項４の何れかに記載された静電浮上型ジャイロ装置。

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