JP2006165325A - Wiring structure of board mounting ic package and method for inspecting defective electric connection - Google Patents

Wiring structure of board mounting ic package and method for inspecting defective electric connection Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a novel wiring structure and inspecting method, wherein the problem is solved about the quality inspection of the electric connection of an IC package. <P>SOLUTION: In the wiring structure of a board mounting the IC package, the IC package (BGA package 1) in which semiconductor elements 3, 3 are mounted on an interposer 2 is electrically connected to a board 10 via a conductive member (solder balls 7, 7). A plurality of lands 6, disposed in the interposer 2 are connected to each other by wirings 5, and a plurality of lands 16, disposed on the board are connected to each other by the wirings 5, In a state that the BGA package 1 is mounted on the board 10, test patterns 55A, 55B forming a series of serial circuit comprise the wirings 5, on the interposer 2 side, wirings 15, on the board 10 side and the conductive member (solder balls 7, 7). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の配線構造に関するものであり、より詳しくは、インターポーザと基板との間の電気接続の品質検査に関するものである。   The present invention relates to a wiring structure of a substrate on which an IC package is mounted, in which an IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate through a conductive member. It relates to the quality inspection of the electrical connection between the interposer and the substrate.

従来、半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とするものの部品検査においては、インサーキット試験装置等を用いたハンダ付け不良等の検査が行なわれており、検査方法に関して開示する文献も存在する（例えば、特許文献１・２参照。）。
そして、近年、半導体装置の高集積化、高性能化に伴う端子数の増大に対応すべく、端子の高密度実装を実現可能とするＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージが実用化されてきている。
このＢＧＡパッケージでは、インターポーザを介して半導体素子（半導体装置）と基板を電気的に接続する構成としている。前記インターポーザには、エッチング加工により配線とランドが形成されている。また、前記ランドには半田ボールにて突起電極が形成され、該半田ボールを基板側に形成されたランドに当着させた状態でリフロー炉にて加熱することにより、インターポーザと基板とを半田接合する構成としている。
また、ＩＣパッケージ全般においては、このように半田を用いる接合の他、Ａｕボールを使った超音波接合、導電性接着材を使った圧着接合などが行われており、これらの導電性部材について導通検査が行われている。
特開平１０−１９９５８号公報 特開平１１−６４４２８号公報 特開２０００−１００９８６号公報 Conventionally, an IC package in which a semiconductor element is mounted on an interposer is configured to be electrically connected to a substrate via a conductive member. In the component inspection, inspection for defective soldering using an in-circuit test apparatus or the like is used. There are also documents that disclose the inspection method (see, for example, Patent Documents 1 and 2).
In recent years, BGA (Ball Grid Array) packages capable of realizing high-density mounting of terminals have been put into practical use in order to cope with an increase in the number of terminals accompanying higher integration and higher performance of semiconductor devices.
In this BGA package, a semiconductor element (semiconductor device) and a substrate are electrically connected via an interposer. In the interposer, wiring and lands are formed by etching. In addition, a protruding electrode is formed on the land by a solder ball, and the interposer and the substrate are soldered by heating in a reflow furnace in a state where the solder ball is in contact with the land formed on the substrate side. It is configured to do.
In addition, in general IC packages, in addition to bonding using solder, ultrasonic bonding using Au balls, crimp bonding using a conductive adhesive, and the like are performed. Inspection is being conducted.
Japanese Patent Laid-Open No. 10-19958 Japanese Patent Laid-Open No. 11-64428 JP 2000-100706 A

上述のＩＣパッケージにおいて、例えば、前記ＢＧＡパッケージの場合では、半田接合部が外部から視認できないため、目視や画像認識といった通常の方法による半田接合の品質確認を行なうことができないものとなっている。
また、Ｘ線検査によれば、半田ブリッジについては検出可能であるが、基板側のランドと半田ボールとの間の半田接合不良を検出することはできない。
また、基板にランドが存在しない箇所に配置され、接続端子として使用されない半田ボール（空きピン）の半田不良（半田ボールの脱落等）については、実装後の半導体装置の機能検査によっても判定することはできない。
このように、前記ＢＧＡパッケージの場合は、半田接合の品質検査に関して解決すべき多くの課題が残されている。
そこで、本発明は、上記のようなＩＣパッケージにおいて、導電性部材の電気接続の品質検査を行うために好適な技術を提案するものである。 In the above-described IC package, for example, in the case of the BGA package, since the solder joint portion cannot be visually recognized from the outside, the quality of the solder joint cannot be confirmed by a normal method such as visual observation or image recognition.
Further, according to the X-ray inspection, it is possible to detect the solder bridge, but it is impossible to detect a solder joint failure between the land on the board side and the solder ball.
Also, solder defects (solder ball dropout, etc.) of solder balls (empty pins) that are placed in places where there are no lands on the board and are not used as connection terminals can also be determined by functional inspection of the semiconductor device after mounting. I can't.
As described above, in the case of the BGA package, many problems to be solved regarding quality inspection of solder joints remain.
Therefore, the present invention proposes a technique suitable for performing a quality inspection of the electrical connection of the conductive member in the IC package as described above.

本発明の解決しようとする課題は以上のごとくであり、次にこの課題を解決するための手段を説明する。   The problem to be solved by the present invention is as described above. Next, means for solving the problem will be described.

即ち、請求項１に記載のごとく、半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の配線構造であって、前記インターポーザに複数配置されたランド間は、配線により接続され、前記基板に複数配置されたランド間は、配線により接続され、前記ＩＣパッケージが基板に実装された状態で、前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成されることとする。   In other words, as described in claim 1, the wiring structure of the substrate on which the IC package is mounted, in which the IC package in which the semiconductor element is mounted on the interposer is electrically connected to the substrate through the conductive member. A plurality of lands arranged on the interposer are connected by wiring, a plurality of lands arranged on the substrate are connected by wiring, and the IC package is mounted on the substrate, and the interposer side is connected. A test pattern, which is a series of series circuits, is composed of the wiring, the wiring on the substrate side, and the conductive member.

また、請求項２に記載のごとく、前記基板には、該基板に複数配置されたランドと個別に配線接続され、前記ＩＣパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられることとする。   According to a second aspect of the present invention, the substrate is individually connected to a plurality of lands arranged on the substrate, and arranged outside the interposer in a state where the IC package is mounted on the substrate. A plurality of inspection lands are provided.

また、請求項３に記載のごとく、半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の電気接続不良検査方法であって、前記インターポーザに複数配置されたランド間は、配線により接続され、前記基板に複数配置されたランド間は、配線により接続され、前記ＩＣパッケージを基板に実装した状態で、前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される配線構造とし、前記基板には、該基板に複数配置されたランドと個別に配線接続され、前記ＩＣパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられる構成とし、前記複数の検査用ランドの内の２点間の導通検査により、電気接続不良を検出することとする。   According to a third aspect of the present invention, the IC package on which the IC package is mounted is configured such that the IC package on which the semiconductor element is mounted on the interposer is electrically connected to the substrate via the conductive member. A plurality of lands arranged on the interposer are connected by wiring, and a plurality of lands arranged on the substrate are connected by wiring, and the interposer is mounted on the substrate in a state where the IC package is mounted on the substrate. A wiring structure in which a test pattern which is a series of series circuits is configured by a wiring on the side, a wiring on the board, and the conductive member, and the board includes a plurality of lands arranged individually on the board. Provided with a plurality of inspection lands arranged on the outer side of the interposer with the IC package mounted on a substrate. And configuration, the continuity test between the two points of the plurality of test lands, and detecting an electrical connection failure.

以上の請求項１、３に記載の発明では、仮に、一箇所でも電気接続不良があった場合には、検査用パッドの区間が導通不良（抵抗値無限大）となるため、このことにより、検査用パッドの区間における電気接続不良の存在を確認できる。
また、前記テストパターンを形成する配線の配線材料について、規定の抵抗値を設定しておけば、仮に、導電性部材のブリッジによるショートＮＧが発生していた場合には、計測される抵抗値が規定の抵抗値よりも低くなるので、このショートＮＧを検出できる。
また、電気接続不良を検出できるので、実装後の半導体装置の機能検査によっても検出できない電気接続不良、つまりは、接続端子として使用されない半田ボール（空きピン）の電気接続不良（半田ボールの欠落等）についても検出することができる。 In the inventions according to claims 1 and 3 above, if there is an electrical connection failure even at one location, the section of the test pad becomes a conduction failure (resistance value is infinite). Existence of poor electrical connection in the section of the inspection pad can be confirmed.
Further, if a prescribed resistance value is set for the wiring material of the wiring for forming the test pattern, if a short NG occurs due to a bridge of the conductive member, the measured resistance value is Since it becomes lower than the prescribed resistance value, this short NG can be detected.
In addition, since the electrical connection failure can be detected, the electrical connection failure that cannot be detected by the function inspection of the mounted semiconductor device, that is, the electrical connection failure of the solder ball (empty pin) that is not used as the connection terminal (solder ball missing, etc.) ) Can also be detected.

また、請求項２に記載の発明では、テスターの検査端子を、他の導電体に接触させることなく、検査用パッドに接触させることができる。   In the invention described in claim 2, the test terminal of the tester can be brought into contact with the test pad without being brought into contact with another conductor.

本発明は、半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の電気接続不良検査方法に関するものであり、以下では、ＩＣパッケージの一つであるＢＧＡパッケージの例を用いて説明する。
尚、本実施例のＢＧＡパッケージにおいては、導電性部材として半田ボールを用いている。この導電性部材については、Ａｕボールや、導電性接着材等も用いる形態も考えられ、本発明は、これら導電性部材全般の電気接続不良の検査に適用可能である。 The present invention relates to a method for inspecting an electrical connection failure of a substrate on which an IC package is mounted, wherein the IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate via a conductive member. Hereinafter, an example of a BGA package which is one of IC packages will be described.
In the BGA package of this embodiment, solder balls are used as the conductive members. Regarding the conductive member, a form using an Au ball, a conductive adhesive, or the like is also conceivable, and the present invention can be applied to inspection of poor electrical connection of these conductive members in general.

図１（ａ）（ｂ）に示すごとく、ＢＧＡパッケージ１は、板状のインターポーザ２に半導体素子３・３（半導体装置）を実装し、該半導体素子３・３をモールド樹脂４にて覆う構成としている。
また、インターポーザ２の裏側面には、後述するテストパターン５５Ａ・５５Ｂ（図３（ｂ）参照）を形成する配線５・５・・・が、格子状に配置されたランド６・６・・・間を接続するように配置されている。
前記ランド６・６・・・は、図示せぬ配線を介して前記半導体素子３・３と接続されている。また、インターポーザ２には、前記配線５・５・・・以外にも配線が形成されており、これら図示せぬ配線によってもランド６・６・・・間が接続されている。
また、各ランド６・６・・・には、それぞれ半田ボール７・７・・・が溶着されている。 As shown in FIGS. 1A and 1B, the BGA package 1 has a configuration in which semiconductor elements 3 and 3 (semiconductor devices) are mounted on a plate-shaped interposer 2 and the semiconductor elements 3 and 3 are covered with a mold resin 4. It is said.
Further, on the back side surface of the interposer 2, wirings 5, 5... For forming test patterns 55A, 55B (see FIG. 3B), which will be described later, are arranged in a grid pattern. It is arranged to connect between them.
The lands 6, 6,... Are connected to the semiconductor elements 3, 3 via wiring (not shown). Further, the interposer 2 is formed with wirings other than the wirings 5, 5,..., And the lands 6, 6,.
Further, solder balls 7, 7... Are welded to the lands 6, 6.

図２（ａ）（ｂ）に示すごとく、前記ＢＧＡパッケージ１が実装される基板１０は、格子状に配置されたランド１６・１６・・・を配線１５・１５・・・にて接続したプリント基板であり、図に示す配線１５・１５・・・は、後述するテストパターン５５Ａ・５５Ｂ（図３（ｂ）参照）を形成する。
また、基板１０には、前記配線１５・１５・・・以外にも配線が形成されており、これら図示せぬ配線によってもランド１６・１６・・・間が接続されている。 As shown in FIGS. 2 (a) and 2 (b), the substrate 10 on which the BGA package 1 is mounted is a print in which lands 16, 16,. The wirings 15, 15... Shown in the figure form test patterns 55 A, 55 B (see FIG. 3B) to be described later.
In addition to the wirings 15, 15..., Wirings are formed on the substrate 10, and the lands 16, 16.

また、図１（ｂ）及び図２（ｂ）から解るように、ＢＧＡパッケージ１に形成された各ランド６・６・・・と、基板１０に形成された各ランド１６・１６・・・は、一対となるように配置されている。   Further, as can be seen from FIG. 1B and FIG. 2B, the lands 6, 6... Formed on the BGA package 1 and the lands 16, 16. Are arranged in a pair.

そして、図３に示すごとく、ＢＧＡパッケージ１を基板１０上にセットした状態でリフロー炉にて加熱し、半田ボール７・７・・・を溶融させることにより、半導体素子３・３がインターポーザ２、及び半田ボール７・７・・・を介して基板１０と電気的に接続することで、ＢＧＡパッケージ１を実装した基板１０が構成される。   Then, as shown in FIG. 3, the BGA package 1 is set on the substrate 10 and heated in a reflow furnace to melt the solder balls 7. And the board 10 mounted with the BGA package 1 is configured by being electrically connected to the board 10 via the solder balls 7.

また、図２及び図３に示すごとく、基板１０において、格子状に配置されるランド１６・１６・・・の内、四隅に配置されるランド１６ａ・１６ｂ・１６ｃ・１６ｄにおいては、これらランド１６ａ・１６ｂ・１６ｃ・１６ｄから基板１０の外縁に向かって配線１５ａ・１５ｂ・１５ｃ・１５ｄが延設されており、該配線１５ａ・１５ｂ・１５ｃ・１５ｄの先端には、検査用パッド２６ａ・２６ｂ・２６ｃ・２６ｄが形成されている。
この検査用パッド２６ａ・２６ｂ・２６ｃ・２６ｄは、基板１０にＢＧＡパッケージ１を実装した状態において、平面視においてＢＧＡパッケージ１の外側に配置される。 As shown in FIGS. 2 and 3, the land 16a, 16b, 16c, and 16d arranged at the four corners of the lands 16 in the substrate 10 are arranged in a lattice shape. Wirings 15a, 15b, 15c, and 15d are extended from 16b, 16c, and 16d toward the outer edge of the substrate 10, and test pads 26a, 26b, and 15d are provided at the tips of the wirings 15a, 15b, 15c, and 15d. 26c and 26d are formed.
The inspection pads 26 a, 26 b, 26 c, and 26 d are arranged outside the BGA package 1 in a plan view when the BGA package 1 is mounted on the substrate 10.

また、図１（ｂ）に示すごとく、ＢＧＡパッケージ１側の配線５・５・・・においては、各ランド６・６・・・には一つの配線５のみが接続され、かつ、隣り合うランド６・６同士が前記配線５によって接続されるように構成される。
また、図２（ｂ）に示すごとく、基板１０側の配線１５・１５・・・においては、各ランド１６・１６・・・には一つの配線１５のみが接続され、かつ、隣り合うランド１６・１６同士が前記配線１５によって接続されるように構成され、さらに、基板１０側の配線１５は、ＢＧＡパッケージ１側の配線５によって接続されていないランド６・６間に対向するランド１６・１６間を接続するように構成されている。
また、図３（ｂ）に示すごとく、ＢＧＡパッケージ１、基板１０の各配線５・１５においては、ＢＧＡパッケージ１を基板１０に実装した状態において、一又は複数の一連の直列回路であるテストパターン５５Ａ・５５Ｂが構成されるようになっている。
本実施例では、ＢＧＡパッケージ１を基板１０に実装した状態で、底面視において透過的に配線５・１５を見た場合に、各半田ボール７・７・・・の区間において、ＢＧＡパッケージ１側の配線５・５・・・が存在しない区間に、基板１０側の配線１５・１５・・・を存在させることにより、２つの一連の直列回路であるテストパターン５５Ａ・５５Ｂを構成するようにしている。また、この例では、右側半分に配置されるランド１６・１６・・・にて直列回路を形成することとし、右上に配置されるランド１６ａと、右下に配置されるランド１６ｂを、各ランド１６・１６・・・を通過させつつ一本の線で結んだ場合に、ＢＧＡパッケージ１側の配線５と、基板１０側の配線１５を交互に配置するようにして、一連の直列回路が形成するようにしている。左側半分に配置されるランド１６・１６・・・についても同様である。 Further, as shown in FIG. 1B, in the wirings 5, 5... On the BGA package 1 side, only one wiring 5 is connected to each land 6, 6. 6 and 6 are connected by the wiring 5.
As shown in FIG. 2B, in the wirings 15, 15... On the substrate 10 side, only one wiring 15 is connected to each land 16, 16. The wirings 15 on the substrate 10 side are connected to the lands 16 and 16 that are opposed to each other between the lands 6 and 6 not connected by the wiring 5 on the BGA package 1 side. It is configured to connect between them.
Further, as shown in FIG. 3B, in the wirings 5 and 15 of the BGA package 1 and the substrate 10, a test pattern that is a series of one or a plurality of series circuits in a state where the BGA package 1 is mounted on the substrate 10. 55A and 55B are configured.
In this example, when the BGA package 1 is mounted on the substrate 10 and the wirings 5 and 15 are seen transparently when viewed from the bottom, the BGA package 1 side in the section of each solder ball 7. .., In a section where the wirings 5... Are not present, the test patterns 55 A, 55 B, which are two series circuits, are configured by making the wirings 15, 15. Yes. Further, in this example, a series circuit is formed by the lands 16, 16... Arranged in the right half, and the land 16a arranged in the upper right and the land 16b arranged in the lower right are each land. A series of series circuits are formed by alternately arranging the wiring 5 on the BGA package 1 side and the wiring 15 on the substrate 10 side when they are connected by a single line while passing 16. Like to do. The same applies to the lands 16, 16... Arranged in the left half.

また、前記テストパターン５５Ａについては、前記検査用パッド２６ａ・２６ｂを直列回路の端部とすることで、インターポーザ２の外部において、テスター６０Ａ（抵抗計）の検査端子６０ａ・６０ｂを接触できるようにしている。
また、前記テストパターン５５Ｂについては、前記検査用パッド２６ｃ・２６ｄを直列回路の端部とすることで、インターポーザ２の外部において、テスター６０Ｂ（抵抗計）の検査端子６０ｃ・６０ｄを接触できるようにしている。
また、前記検査用パッド２６ａ〜２６ｄは、前記ＢＧＡパッケージ１を基板１０に実装した状態で、平面視において前記インターポーザ２よりも外側に配置されるため、テスター６０Ａ・６０Ｂの検査端子６０ａ〜６０ｄを、他の導電体に接触させることなく、検査用パッド２６ａ〜２６ｄに接触させることができる。 Further, with respect to the test pattern 55A, the test pads 26a and 26b are used as ends of a series circuit so that the test terminals 60a and 60b of the tester 60A (resistance meter) can be contacted outside the interposer 2. ing.
Further, with respect to the test pattern 55B, the test pads 26c and 26d are used as the end portions of the series circuit so that the test terminals 60c and 60d of the tester 60B (resistance meter) can be contacted outside the interposer 2. ing.
Further, since the inspection pads 26a to 26d are arranged outside the interposer 2 in a plan view with the BGA package 1 mounted on the substrate 10, the inspection terminals 60a to 60d of the testers 60A and 60B are provided. The test pads 26a to 26d can be brought into contact with each other without being brought into contact with other conductors.

以上が本発明に係る配線構造である。
即ち、図３に示すごとく、半導体素子３・３をインターポーザ２に実装したＩＣパッケージ（ＢＧＡパッケージ１）を、導電性部材（半田ボール７・７）を介して基板１０に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の配線構造であって、前記インターポーザ２に複数配置されたランド６・６・・・間は、配線５・５・・・により接続され、前記基板に複数配置されたランド１６・１６・・・間は、配線５・５・・・により接続され、前記ＢＧＡパッケージ１が基板１０に実装された状態で、前記インターポーザ２側の配線５・５・・・と、前記基板１０側の配線１５・１５・・・と、前記導電性部材（半田ボール７・７）とから、一連の直列回路であるテストパターン５５Ａ・５５Ｂを構成することとするものである。 The above is the wiring structure according to the present invention.
That is, as shown in FIG. 3, the IC package (BGA package 1) in which the semiconductor elements 3 and 3 are mounted on the interposer 2 is electrically connected to the substrate 10 via the conductive members (solder balls 7 and 7). A wiring structure of a substrate on which an IC package is mounted, wherein a plurality of lands 6, 6... Arranged on the interposer 2 are connected by wiring 5, 5. The arranged lands 16, 16,... Are connected by wirings 5, 5..., And the interposer 2 side wirings 5, 5,. And the wirings 15, 15... On the substrate 10 side and the conductive members (solder balls 7, 7) constitute test patterns 55 A and 55 B that are a series of series circuits. .

そして、以上のように構成し、各テスター６０Ａ・６０Ｂにて、各テストパターン５５Ａ・５５Ｂの導通検査を行う。図４（ａ）（ｂ）に示すごとく、仮に、一箇所でも半田未接合や半田ボール７６の欠落があった場合には、検査用パッド２６ａ〜２６ｂの区間が導通不良（抵抗値無限大）となるため、このことにより、検査用パッド２６ａ〜２６ｂの区間における半田不良（半田の未接合）の存在を確認できる。
また、前記テストパターン５５Ａ・５５Ｂを形成する配線５・１５の配線材料については、抵抗体の使用や、配線幅の設定により、任意の抵抗値を設定することができる。そして、規定の抵抗値を設定しておけば、図５（ａ）（ｂ）に示すごとく、仮に、半田ブリッジ７７によるショートＮＧが発生していた場合には、計測される抵抗値が規定の抵抗値よりも低くなるので、このショートＮＧを検出できる。
また、以上のようにして、半田不良を検出できるので、実装後の半導体装置の機能検査によっても検出できない半田不良、つまりは、接続端子として使用されない半田ボール（空きピン）の半田不良（半田ボールの欠落等）についても検出することができる。 And it comprises as mentioned above, and the continuity test of each test pattern 55A * 55B is performed in each tester 60A * 60B. As shown in FIGS. 4 (a) and 4 (b), if there is no solder joint or a missing solder ball 76 even at one location, the section of the test pads 26a to 26b has poor conduction (resistance value is infinite). As a result, it is possible to confirm the presence of defective solder (solder unbonded) in the section of the test pads 26a to 26b.
Further, for the wiring material of the wirings 5 and 15 forming the test patterns 55A and 55B, an arbitrary resistance value can be set by using a resistor and setting the wiring width. If a prescribed resistance value is set, as shown in FIGS. 5A and 5B, if a short NG occurs due to the solder bridge 77, the measured resistance value is the prescribed resistance value. Since it becomes lower than the resistance value, this short NG can be detected.
In addition, since a solder failure can be detected as described above, a solder failure that cannot be detected even by a functional inspection of a semiconductor device after mounting, that is, a solder failure (solder ball) of a solder ball (empty pin) that is not used as a connection terminal. ) Can also be detected.

また、図６に示すごとく、基板１０において、より多くの検査用パッド２６ｍ・２６ｎを設け、より多くのランド１６・１６・・・に対する接続端子をインターポーザ２の外部に構成すれば、一連のテストパターン５５Ａにおいて、半田不良の部位を特定することが可能となる。即ち、検査用パッドの取り出し箇所を増やすことで、不良箇所の絞込みが可能となるのである。
仮に、接合箇所７８ｂにおいて半田ボールの欠落があった場合、検査用パッド２６ａ・２６ｍにテスター６０Ａの検査端子６０ａ・６０ｂを接触させて検査した場合には、抵抗値無限大となるので、接合箇所７８ａ〜７８ｇの区間内に不良箇所があることを特定できるのである。 Further, as shown in FIG. 6, a series of tests can be performed by providing more test pads 26 m and 26 n on the substrate 10 and configuring connection terminals for more lands 16, 16... Outside the interposer 2. In the pattern 55A, it is possible to specify a solder defective portion. That is, it is possible to narrow down defective locations by increasing the number of locations where test pads are taken out.
If there is a missing solder ball at the joint portion 78b and the inspection terminals 60a and 60b of the tester 60A are in contact with the inspection pads 26a and 26m and the inspection is performed, the resistance value becomes infinite. It is possible to specify that there is a defective portion in the section 78a to 78g.

また、上記の構成により検査を行なうことによれば、半田結合の信頼性の評価を行なうに際し、評価試験用ワーク（試験サンプル）をカットせずに半田結合の評価を行なうことができ、半田結合の信頼性評価においても、作業効率の向上を図ることができる。   Further, according to the inspection with the above configuration, when evaluating the reliability of solder bonding, the evaluation of solder bonding can be performed without cutting the evaluation test work (test sample). Also in the reliability evaluation, the working efficiency can be improved.

（ａ）は本発明に係るＢＧＡパッケージについて示す図。（ｂ）は同じく底面図。(A) is a figure shown about the BGA package which concerns on this invention. (B) is also a bottom view. （ａ）は本発明に係る基板について示す図。（ｂ）は同じく底面図。(A) is a figure shown about the board | substrate which concerns on this invention. (B) is also a bottom view. （ａ）はＢＧＡパッケージを基板に実装した状態について示す図。（ｂ）は同じく底面図。(A) is a figure shown about the state which mounted the BGA package in the board | substrate. (B) is also a bottom view. （ａ）は半田不良の発生したＢＧＡパッケージの実装状態について示す図。（ｂ）は同じく底面図。(A) is a figure shown about the mounting state of the BGA package in which the solder defect occurred. (B) is also a bottom view. （ａ）は半田ブリッジの発生したＢＧＡパッケージの実装状態について示す図。（ｂ）は同じく底面図。(A) is a figure shown about the mounting state of the BGA package in which the solder bridge occurred. (B) is also a bottom view. 検査用パッドの数を増やした基板の構成について示す図。The figure shown about the structure of the board | substrate which increased the number of the pads for a test | inspection.

符号の説明Explanation of symbols

１ ＢＧＡパッケージ
２ インターポーザ
３ 半導体素子
５ 配線
６ ランド
１０ 基板
１５ 配線
１６ ランド
２６ａ 検査用パッド
５５Ａ テストパターン
６０Ａ テスター DESCRIPTION OF SYMBOLS 1 BGA package 2 Interposer 3 Semiconductor element 5 Wiring 6 Land 10 Substrate 15 Wiring 16 Land 26a Inspection pad 55A Test pattern 60A Tester

Claims (3)

半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の配線構造であって、
前記インターポーザに複数配置されたランド間は、配線により接続され、
前記基板に複数配置されたランド間は、配線により接続され、
前記ＩＣパッケージが基板に実装された状態で、
前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される、ＩＣパッケージを実装した基板の配線構造。 A wiring structure of a substrate on which an IC package is mounted, wherein an IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate via a conductive member,
A plurality of lands arranged in the interposer are connected by wiring,
A plurality of lands arranged on the substrate are connected by wiring,
With the IC package mounted on the substrate,
A wiring structure of a substrate on which an IC package is mounted, wherein a test pattern which is a series of series circuits is composed of the wiring on the interposer side, the wiring on the substrate side, and the conductive member. 前記基板には、該基板に複数配置されたランドと個別に配線接続され、
前記ＩＣパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、
検査用ランドが複数設けられる、ことを特徴とする請求項１に記載のＩＣパッケージを実装した基板の配線構造。 The board is individually connected by wiring with a plurality of lands arranged on the board,
In a state where the IC package is mounted on a substrate, the IC package is disposed outside the interposer.
2. The wiring structure of a substrate mounted with an IC package according to claim 1, wherein a plurality of inspection lands are provided. 半導体素子をインターポーザに実装したＩＣパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ＩＣパッケージを実装した基板の電気接続不良検査方法であって、
前記インターポーザに複数配置されたランド間は、配線により接続され、
前記基板に複数配置されたランド間は、配線により接続され、
前記ＩＣパッケージを基板に実装した状態で、
前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される配線構造とし、
前記基板には、該基板に複数配置されたランドと個別に配線接続され、
前記ＩＣパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられる構成とし、
前記複数の検査用ランドの内の２点間の導通検査により、電気接続不良を検出する、
ＩＣパッケージを実装した基板の電気接続不良検査方法。 An electrical connection failure inspection method for a substrate on which an IC package is mounted, wherein the IC package on which the semiconductor element is mounted on the interposer is electrically connected to the substrate via a conductive member,
A plurality of lands arranged in the interposer are connected by wiring,
A plurality of lands arranged on the substrate are connected by wiring,
With the IC package mounted on the substrate,
A wiring structure in which a test pattern that is a series of series circuits is formed from the wiring on the interposer side, the wiring on the substrate side, and the conductive member,
The board is individually connected by wiring with a plurality of lands arranged on the board,
In a state where the IC package is mounted on a substrate, a plurality of inspection lands are provided outside the interposer.
An electrical connection failure is detected by a continuity test between two points of the plurality of inspection lands.
A method for inspecting an electrical connection failure of a substrate mounted with an IC package.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4648505B1 (en) * 2010-03-30 2011-03-09 株式会社東芝 Electronic device and electronic system
JP2016058410A (en) * 2014-09-05 2016-04-21 株式会社半導体エネルギー研究所 Device, display unit and electronic apparatus
JP2017026382A (en) * 2015-07-17 2017-02-02 株式会社東芝 Electronic device
CN109379841A (en) * 2018-10-29 2019-02-22 Oppo（重庆）智能科技有限公司 Electronic equipment and its board structure of circuit and BGA Package mould group
CN113238164A (en) * 2021-05-14 2021-08-10 山东英信计算机技术有限公司 Device and method for detecting poor welding of BGA solder balls
WO2023209856A1 (en) * 2022-04-27 2023-11-02 日立Astemo株式会社 Onboard control device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4648505B1 (en) * 2010-03-30 2011-03-09 株式会社東芝 Electronic device and electronic system
WO2011121725A1 (en) * 2010-03-30 2011-10-06 株式会社 東芝 Electronic device and electronic system
US9383401B2 (en) 2010-03-30 2016-07-05 Kabushiki Kaisha Toshiba Device and system detecting breakage in dummy bumps and method thereof
JP2016058410A (en) * 2014-09-05 2016-04-21 株式会社半導体エネルギー研究所 Device, display unit and electronic apparatus
JP2017026382A (en) * 2015-07-17 2017-02-02 株式会社東芝 Electronic device
CN109379841A (en) * 2018-10-29 2019-02-22 Oppo（重庆）智能科技有限公司 Electronic equipment and its board structure of circuit and BGA Package mould group
CN113238164A (en) * 2021-05-14 2021-08-10 山东英信计算机技术有限公司 Device and method for detecting poor welding of BGA solder balls
CN113238164B (en) * 2021-05-14 2022-11-29 山东英信计算机技术有限公司 Device and method for detecting poor welding of BGA solder balls
WO2023209856A1 (en) * 2022-04-27 2023-11-02 日立Astemo株式会社 Onboard control device

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