JP2006165325A - Wiring structure of board mounting ic package and method for inspecting defective electric connection - Google Patents
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Abstract
Description
本発明は、半導体素子をインターポーザに実装したICパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ICパッケージを実装した基板の配線構造に関するものであり、より詳しくは、インターポーザと基板との間の電気接続の品質検査に関するものである。 The present invention relates to a wiring structure of a substrate on which an IC package is mounted, in which an IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate through a conductive member. It relates to the quality inspection of the electrical connection between the interposer and the substrate.
従来、半導体素子をインターポーザに実装したICパッケージを、導電性部材を介して基板に対し電気的に接続する構成とするものの部品検査においては、インサーキット試験装置等を用いたハンダ付け不良等の検査が行なわれており、検査方法に関して開示する文献も存在する(例えば、特許文献1・2参照。)。
そして、近年、半導体装置の高集積化、高性能化に伴う端子数の増大に対応すべく、端子の高密度実装を実現可能とするBGA(Ball Grid Array)パッケージが実用化されてきている。
このBGAパッケージでは、インターポーザを介して半導体素子(半導体装置)と基板を電気的に接続する構成としている。前記インターポーザには、エッチング加工により配線とランドが形成されている。また、前記ランドには半田ボールにて突起電極が形成され、該半田ボールを基板側に形成されたランドに当着させた状態でリフロー炉にて加熱することにより、インターポーザと基板とを半田接合する構成としている。
また、ICパッケージ全般においては、このように半田を用いる接合の他、Auボールを使った超音波接合、導電性接着材を使った圧着接合などが行われており、これらの導電性部材について導通検査が行われている。
In recent years, BGA (Ball Grid Array) packages capable of realizing high-density mounting of terminals have been put into practical use in order to cope with an increase in the number of terminals accompanying higher integration and higher performance of semiconductor devices.
In this BGA package, a semiconductor element (semiconductor device) and a substrate are electrically connected via an interposer. In the interposer, wiring and lands are formed by etching. In addition, a protruding electrode is formed on the land by a solder ball, and the interposer and the substrate are soldered by heating in a reflow furnace in a state where the solder ball is in contact with the land formed on the substrate side. It is configured to do.
In addition, in general IC packages, in addition to bonding using solder, ultrasonic bonding using Au balls, crimp bonding using a conductive adhesive, and the like are performed. Inspection is being conducted.
上述のICパッケージにおいて、例えば、前記BGAパッケージの場合では、半田接合部が外部から視認できないため、目視や画像認識といった通常の方法による半田接合の品質確認を行なうことができないものとなっている。
また、X線検査によれば、半田ブリッジについては検出可能であるが、基板側のランドと半田ボールとの間の半田接合不良を検出することはできない。
また、基板にランドが存在しない箇所に配置され、接続端子として使用されない半田ボール(空きピン)の半田不良(半田ボールの脱落等)については、実装後の半導体装置の機能検査によっても判定することはできない。
このように、前記BGAパッケージの場合は、半田接合の品質検査に関して解決すべき多くの課題が残されている。
そこで、本発明は、上記のようなICパッケージにおいて、導電性部材の電気接続の品質検査を行うために好適な技術を提案するものである。
In the above-described IC package, for example, in the case of the BGA package, since the solder joint portion cannot be visually recognized from the outside, the quality of the solder joint cannot be confirmed by a normal method such as visual observation or image recognition.
Further, according to the X-ray inspection, it is possible to detect the solder bridge, but it is impossible to detect a solder joint failure between the land on the board side and the solder ball.
Also, solder defects (solder ball dropout, etc.) of solder balls (empty pins) that are placed in places where there are no lands on the board and are not used as connection terminals can also be determined by functional inspection of the semiconductor device after mounting. I can't.
As described above, in the case of the BGA package, many problems to be solved regarding quality inspection of solder joints remain.
Therefore, the present invention proposes a technique suitable for performing a quality inspection of the electrical connection of the conductive member in the IC package as described above.
本発明の解決しようとする課題は以上のごとくであり、次にこの課題を解決するための手段を説明する。 The problem to be solved by the present invention is as described above. Next, means for solving the problem will be described.
即ち、請求項1に記載のごとく、半導体素子をインターポーザに実装したICパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ICパッケージを実装した基板の配線構造であって、前記インターポーザに複数配置されたランド間は、配線により接続され、前記基板に複数配置されたランド間は、配線により接続され、前記ICパッケージが基板に実装された状態で、前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成されることとする。
In other words, as described in
また、請求項2に記載のごとく、前記基板には、該基板に複数配置されたランドと個別に配線接続され、前記ICパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられることとする。 According to a second aspect of the present invention, the substrate is individually connected to a plurality of lands arranged on the substrate, and arranged outside the interposer in a state where the IC package is mounted on the substrate. A plurality of inspection lands are provided.
また、請求項3に記載のごとく、半導体素子をインターポーザに実装したICパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ICパッケージを実装した基板の電気接続不良検査方法であって、前記インターポーザに複数配置されたランド間は、配線により接続され、前記基板に複数配置されたランド間は、配線により接続され、前記ICパッケージを基板に実装した状態で、前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される配線構造とし、前記基板には、該基板に複数配置されたランドと個別に配線接続され、前記ICパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられる構成とし、前記複数の検査用ランドの内の2点間の導通検査により、電気接続不良を検出することとする。 According to a third aspect of the present invention, the IC package on which the IC package is mounted is configured such that the IC package on which the semiconductor element is mounted on the interposer is electrically connected to the substrate via the conductive member. A plurality of lands arranged on the interposer are connected by wiring, and a plurality of lands arranged on the substrate are connected by wiring, and the interposer is mounted on the substrate in a state where the IC package is mounted on the substrate. A wiring structure in which a test pattern which is a series of series circuits is configured by a wiring on the side, a wiring on the board, and the conductive member, and the board includes a plurality of lands arranged individually on the board. Provided with a plurality of inspection lands arranged on the outer side of the interposer with the IC package mounted on a substrate. And configuration, the continuity test between the two points of the plurality of test lands, and detecting an electrical connection failure.
以上の請求項1、3に記載の発明では、仮に、一箇所でも電気接続不良があった場合には、検査用パッドの区間が導通不良(抵抗値無限大)となるため、このことにより、検査用パッドの区間における電気接続不良の存在を確認できる。
また、前記テストパターンを形成する配線の配線材料について、規定の抵抗値を設定しておけば、仮に、導電性部材のブリッジによるショートNGが発生していた場合には、計測される抵抗値が規定の抵抗値よりも低くなるので、このショートNGを検出できる。
また、電気接続不良を検出できるので、実装後の半導体装置の機能検査によっても検出できない電気接続不良、つまりは、接続端子として使用されない半田ボール(空きピン)の電気接続不良(半田ボールの欠落等)についても検出することができる。
In the inventions according to
Further, if a prescribed resistance value is set for the wiring material of the wiring for forming the test pattern, if a short NG occurs due to a bridge of the conductive member, the measured resistance value is Since it becomes lower than the prescribed resistance value, this short NG can be detected.
In addition, since the electrical connection failure can be detected, the electrical connection failure that cannot be detected by the function inspection of the mounted semiconductor device, that is, the electrical connection failure of the solder ball (empty pin) that is not used as the connection terminal (solder ball missing, etc.) ) Can also be detected.
また、請求項2に記載の発明では、テスターの検査端子を、他の導電体に接触させることなく、検査用パッドに接触させることができる。
In the invention described in
本発明は、半導体素子をインターポーザに実装したICパッケージを、導電性部材を介して基板に対し電気的に接続する構成とする、ICパッケージを実装した基板の電気接続不良検査方法に関するものであり、以下では、ICパッケージの一つであるBGAパッケージの例を用いて説明する。
尚、本実施例のBGAパッケージにおいては、導電性部材として半田ボールを用いている。この導電性部材については、Auボールや、導電性接着材等も用いる形態も考えられ、本発明は、これら導電性部材全般の電気接続不良の検査に適用可能である。
The present invention relates to a method for inspecting an electrical connection failure of a substrate on which an IC package is mounted, wherein the IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate via a conductive member. Hereinafter, an example of a BGA package which is one of IC packages will be described.
In the BGA package of this embodiment, solder balls are used as the conductive members. Regarding the conductive member, a form using an Au ball, a conductive adhesive, or the like is also conceivable, and the present invention can be applied to inspection of poor electrical connection of these conductive members in general.
図1(a)(b)に示すごとく、BGAパッケージ1は、板状のインターポーザ2に半導体素子3・3(半導体装置)を実装し、該半導体素子3・3をモールド樹脂4にて覆う構成としている。
また、インターポーザ2の裏側面には、後述するテストパターン55A・55B(図3(b)参照)を形成する配線5・5・・・が、格子状に配置されたランド6・6・・・間を接続するように配置されている。
前記ランド6・6・・・は、図示せぬ配線を介して前記半導体素子3・3と接続されている。また、インターポーザ2には、前記配線5・5・・・以外にも配線が形成されており、これら図示せぬ配線によってもランド6・6・・・間が接続されている。
また、各ランド6・6・・・には、それぞれ半田ボール7・7・・・が溶着されている。
As shown in FIGS. 1A and 1B, the
Further, on the back side surface of the
The
Further,
図2(a)(b)に示すごとく、前記BGAパッケージ1が実装される基板10は、格子状に配置されたランド16・16・・・を配線15・15・・・にて接続したプリント基板であり、図に示す配線15・15・・・は、後述するテストパターン55A・55B(図3(b)参照)を形成する。
また、基板10には、前記配線15・15・・・以外にも配線が形成されており、これら図示せぬ配線によってもランド16・16・・・間が接続されている。
As shown in FIGS. 2 (a) and 2 (b), the
In addition to the
また、図1(b)及び図2(b)から解るように、BGAパッケージ1に形成された各ランド6・6・・・と、基板10に形成された各ランド16・16・・・は、一対となるように配置されている。
Further, as can be seen from FIG. 1B and FIG. 2B, the
そして、図3に示すごとく、BGAパッケージ1を基板10上にセットした状態でリフロー炉にて加熱し、半田ボール7・7・・・を溶融させることにより、半導体素子3・3がインターポーザ2、及び半田ボール7・7・・・を介して基板10と電気的に接続することで、BGAパッケージ1を実装した基板10が構成される。
Then, as shown in FIG. 3, the
また、図2及び図3に示すごとく、基板10において、格子状に配置されるランド16・16・・・の内、四隅に配置されるランド16a・16b・16c・16dにおいては、これらランド16a・16b・16c・16dから基板10の外縁に向かって配線15a・15b・15c・15dが延設されており、該配線15a・15b・15c・15dの先端には、検査用パッド26a・26b・26c・26dが形成されている。
この検査用パッド26a・26b・26c・26dは、基板10にBGAパッケージ1を実装した状態において、平面視においてBGAパッケージ1の外側に配置される。
As shown in FIGS. 2 and 3, the
The
また、図1(b)に示すごとく、BGAパッケージ1側の配線5・5・・・においては、各ランド6・6・・・には一つの配線5のみが接続され、かつ、隣り合うランド6・6同士が前記配線5によって接続されるように構成される。
また、図2(b)に示すごとく、基板10側の配線15・15・・・においては、各ランド16・16・・・には一つの配線15のみが接続され、かつ、隣り合うランド16・16同士が前記配線15によって接続されるように構成され、さらに、基板10側の配線15は、BGAパッケージ1側の配線5によって接続されていないランド6・6間に対向するランド16・16間を接続するように構成されている。
また、図3(b)に示すごとく、BGAパッケージ1、基板10の各配線5・15においては、BGAパッケージ1を基板10に実装した状態において、一又は複数の一連の直列回路であるテストパターン55A・55Bが構成されるようになっている。
本実施例では、BGAパッケージ1を基板10に実装した状態で、底面視において透過的に配線5・15を見た場合に、各半田ボール7・7・・・の区間において、BGAパッケージ1側の配線5・5・・・が存在しない区間に、基板10側の配線15・15・・・を存在させることにより、2つの一連の直列回路であるテストパターン55A・55Bを構成するようにしている。また、この例では、右側半分に配置されるランド16・16・・・にて直列回路を形成することとし、右上に配置されるランド16aと、右下に配置されるランド16bを、各ランド16・16・・・を通過させつつ一本の線で結んだ場合に、BGAパッケージ1側の配線5と、基板10側の配線15を交互に配置するようにして、一連の直列回路が形成するようにしている。左側半分に配置されるランド16・16・・・についても同様である。
Further, as shown in FIG. 1B, in the
As shown in FIG. 2B, in the
Further, as shown in FIG. 3B, in the
In this example, when the
また、前記テストパターン55Aについては、前記検査用パッド26a・26bを直列回路の端部とすることで、インターポーザ2の外部において、テスター60A(抵抗計)の検査端子60a・60bを接触できるようにしている。
また、前記テストパターン55Bについては、前記検査用パッド26c・26dを直列回路の端部とすることで、インターポーザ2の外部において、テスター60B(抵抗計)の検査端子60c・60dを接触できるようにしている。
また、前記検査用パッド26a〜26dは、前記BGAパッケージ1を基板10に実装した状態で、平面視において前記インターポーザ2よりも外側に配置されるため、テスター60A・60Bの検査端子60a〜60dを、他の導電体に接触させることなく、検査用パッド26a〜26dに接触させることができる。
Further, with respect to the
Further, with respect to the
Further, since the
以上が本発明に係る配線構造である。
即ち、図3に示すごとく、半導体素子3・3をインターポーザ2に実装したICパッケージ(BGAパッケージ1)を、導電性部材(半田ボール7・7)を介して基板10に対し電気的に接続する構成とする、ICパッケージを実装した基板の配線構造であって、前記インターポーザ2に複数配置されたランド6・6・・・間は、配線5・5・・・により接続され、前記基板に複数配置されたランド16・16・・・間は、配線5・5・・・により接続され、前記BGAパッケージ1が基板10に実装された状態で、前記インターポーザ2側の配線5・5・・・と、前記基板10側の配線15・15・・・と、前記導電性部材(半田ボール7・7)とから、一連の直列回路であるテストパターン55A・55Bを構成することとするものである。
The above is the wiring structure according to the present invention.
That is, as shown in FIG. 3, the IC package (BGA package 1) in which the
そして、以上のように構成し、各テスター60A・60Bにて、各テストパターン55A・55Bの導通検査を行う。図4(a)(b)に示すごとく、仮に、一箇所でも半田未接合や半田ボール76の欠落があった場合には、検査用パッド26a〜26bの区間が導通不良(抵抗値無限大)となるため、このことにより、検査用パッド26a〜26bの区間における半田不良(半田の未接合)の存在を確認できる。
また、前記テストパターン55A・55Bを形成する配線5・15の配線材料については、抵抗体の使用や、配線幅の設定により、任意の抵抗値を設定することができる。そして、規定の抵抗値を設定しておけば、図5(a)(b)に示すごとく、仮に、半田ブリッジ77によるショートNGが発生していた場合には、計測される抵抗値が規定の抵抗値よりも低くなるので、このショートNGを検出できる。
また、以上のようにして、半田不良を検出できるので、実装後の半導体装置の機能検査によっても検出できない半田不良、つまりは、接続端子として使用されない半田ボール(空きピン)の半田不良(半田ボールの欠落等)についても検出することができる。
And it comprises as mentioned above, and the continuity test of each
Further, for the wiring material of the
In addition, since a solder failure can be detected as described above, a solder failure that cannot be detected even by a functional inspection of a semiconductor device after mounting, that is, a solder failure (solder ball) of a solder ball (empty pin) that is not used as a connection terminal. ) Can also be detected.
また、図6に示すごとく、基板10において、より多くの検査用パッド26m・26nを設け、より多くのランド16・16・・・に対する接続端子をインターポーザ2の外部に構成すれば、一連のテストパターン55Aにおいて、半田不良の部位を特定することが可能となる。即ち、検査用パッドの取り出し箇所を増やすことで、不良箇所の絞込みが可能となるのである。
仮に、接合箇所78bにおいて半田ボールの欠落があった場合、検査用パッド26a・26mにテスター60Aの検査端子60a・60bを接触させて検査した場合には、抵抗値無限大となるので、接合箇所78a〜78gの区間内に不良箇所があることを特定できるのである。
Further, as shown in FIG. 6, a series of tests can be performed by providing
If there is a missing solder ball at the
また、上記の構成により検査を行なうことによれば、半田結合の信頼性の評価を行なうに際し、評価試験用ワーク(試験サンプル)をカットせずに半田結合の評価を行なうことができ、半田結合の信頼性評価においても、作業効率の向上を図ることができる。 Further, according to the inspection with the above configuration, when evaluating the reliability of solder bonding, the evaluation of solder bonding can be performed without cutting the evaluation test work (test sample). Also in the reliability evaluation, the working efficiency can be improved.
1 BGAパッケージ
2 インターポーザ
3 半導体素子
5 配線
6 ランド
10 基板
15 配線
16 ランド
26a 検査用パッド
55A テストパターン
60A テスター
DESCRIPTION OF
Claims (3)
前記インターポーザに複数配置されたランド間は、配線により接続され、
前記基板に複数配置されたランド間は、配線により接続され、
前記ICパッケージが基板に実装された状態で、
前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される、ICパッケージを実装した基板の配線構造。 A wiring structure of a substrate on which an IC package is mounted, wherein an IC package in which a semiconductor element is mounted on an interposer is electrically connected to the substrate via a conductive member,
A plurality of lands arranged in the interposer are connected by wiring,
A plurality of lands arranged on the substrate are connected by wiring,
With the IC package mounted on the substrate,
A wiring structure of a substrate on which an IC package is mounted, wherein a test pattern which is a series of series circuits is composed of the wiring on the interposer side, the wiring on the substrate side, and the conductive member.
前記ICパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、
検査用ランドが複数設けられる、ことを特徴とする請求項1に記載のICパッケージを実装した基板の配線構造。 The board is individually connected by wiring with a plurality of lands arranged on the board,
In a state where the IC package is mounted on a substrate, the IC package is disposed outside the interposer.
2. The wiring structure of a substrate mounted with an IC package according to claim 1, wherein a plurality of inspection lands are provided.
前記インターポーザに複数配置されたランド間は、配線により接続され、
前記基板に複数配置されたランド間は、配線により接続され、
前記ICパッケージを基板に実装した状態で、
前記インターポーザ側の配線と、前記基板側の配線と、前記導電性部材とから、一連の直列回路であるテストパターンが構成される配線構造とし、
前記基板には、該基板に複数配置されたランドと個別に配線接続され、
前記ICパッケージを基板に実装した状態で、前記インターポーザよりも外側に配置される、検査用ランドが複数設けられる構成とし、
前記複数の検査用ランドの内の2点間の導通検査により、電気接続不良を検出する、
ICパッケージを実装した基板の電気接続不良検査方法。 An electrical connection failure inspection method for a substrate on which an IC package is mounted, wherein the IC package on which the semiconductor element is mounted on the interposer is electrically connected to the substrate via a conductive member,
A plurality of lands arranged in the interposer are connected by wiring,
A plurality of lands arranged on the substrate are connected by wiring,
With the IC package mounted on the substrate,
A wiring structure in which a test pattern that is a series of series circuits is formed from the wiring on the interposer side, the wiring on the substrate side, and the conductive member,
The board is individually connected by wiring with a plurality of lands arranged on the board,
In a state where the IC package is mounted on a substrate, a plurality of inspection lands are provided outside the interposer.
An electrical connection failure is detected by a continuity test between two points of the plurality of inspection lands.
A method for inspecting an electrical connection failure of a substrate mounted with an IC package.
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