JP2006157675A

JP2006157675A - Power supply control apparatus

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Publication number: JP2006157675A
Application number: JP2004347189A
Authority: JP
Inventors: Masayuki Kato; 雅幸加藤; Norio Isshiki; 功雄一色; Seiji Takahashi; 成治高橋; Masahiko Koto; 正彦古都
Original assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-06-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a configuration of a power supply control apparatus capable of quickly detecting abnormalities and of effectively reducing power loss, in a power MOSFET. <P>SOLUTION: A semiconductor switching element 11 of the power supply control apparatus 10 is configured as a single chip with the power MOSFET 15, a sense MOSFET 16, and an abnormality detection circuit 13. An externally mounted resistor 12 is provided to the outside of the semiconductor switch element 11, one terminal of the externally mounted resistor 12 is connected to the source terminal of the power MOSFET 15, the other terminal of the externally mounted resistor 12 is connected to an external terminal P4 of the semiconductor switch element 11, and a current, according to a voltage level Vs of the source terminal flows through the externally mounted resistor 12 via the external terminal P4. The abnormality detection circuit 13 is connected to the external terminal P4, and provides abnormality signals SC, OC on the basis of the comparison between threshold currents Ia, Ib in response to a current through the external terminal P4 with the sense current. Since the sense current will immediately reach the threshold currents Ia, Ib on the occurrence of a short-circuit, short-circuit can quickly be detected and the power loss in the power MOSFET can be reduced. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、異常検出機能を備えた電力供給制御装置に関する。 The present invention relates to a power supply control device having an abnormality detection function.

従来、電源と負荷とを接続する電流供給ラインに、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該スイッチ素子をオフにして通電を遮断することにより、上記半導体スイッチ素子を保護するようなものが知られている。具体的には、例えば、電流検出抵抗を通電端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流と判定するようなものがある。他方、特許文献１では、このような過電流を、より低コストで好適に行おうとする技術が開示されている。
特開２００１−２１７６９６公報 Conventionally, a power supply line connecting a power source and a load is provided with a high-power semiconductor switch element such as a power MOSFET, and current supply to the load is controlled by turning on and off the semiconductor switch element. A power supply control device is provided. In such a power supply control device, when an overcurrent flows, the potential of the control terminal of the semiconductor switch element is controlled to turn off the switch element and cut off the current, thereby protecting the semiconductor switch element. Things are known. Specifically, for example, a current detection resistor is connected in series with a current-carrying terminal (for example, a source or drain in the case of a MOSFET), and a voltage drop at this resistor is detected. There is something that determines current. On the other hand, Patent Document 1 discloses a technique for suitably performing such overcurrent at a lower cost.
JP 2001-217696 A

ところで、パワーＭＯＳＦＥＴに流れる電流と閾値とを比較することで異常検出を行おうとした場合、パワーＭＯＳＦＥＴに流れる電流は、所定の負荷線に沿って変化しうるものであるため、閾値を一定のレベルに設定してしまうと、場合によっては、異常発生から異常検出まで時間を要してしまうといった問題がある。例えば、図８はパワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓと流れる電流Ｉｄとを示すものであるが、負荷が正常状態の場合、パワーＭＯＳＦＥＴがオンした際の、ドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、このパワーＭＯＳＦＥＴのオン状態が維持されるのに伴って、点Ｂ０から負荷線Ｌ０に沿って変化し、安定点Ａ０に到達した時点で安定するのが理想的である。 By the way, when an abnormality is detected by comparing the current flowing through the power MOSFET with the threshold value, the current flowing through the power MOSFET can change along a predetermined load line. If it is set to, there is a problem that it takes time from occurrence of abnormality to detection of abnormality in some cases. For example, FIG. 8 shows the drain-source voltage Vds of the power MOSFET and the flowing current Id. When the load is in a normal state, the drain-source voltage Vds and the current Id when the power MOSFET is turned on. As the power MOSFET is kept in the ON state, the value of changes from the point B0 along the load line L0 and ideally stabilizes when reaching the stable point A0.

しかしながら、負荷が短絡しているなどの異常事態が発生している場合、起動時に点Ｂ０から出発しても、その負荷での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧はほとんど上昇しない。即ち、パワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓがあまり変化しない状態で、パワーＭＯＳＦＥＴを流れる電流Ｉｄが急激に上昇してしまう。しかしながら、閾値を一定レベルとする場合、負荷線全体を網羅するレベルに設定する必要があるため、上記のように、オン直後に短絡が生じている場合には、線Ｌ６に示すように、閾値電流には達するのにある程度の時間がかかり、パワーＭＯＳＦＥＴでの電力損失も大きく、その間保護を図ることができない。 However, when an abnormal situation such as a short circuit of the load occurs, the source voltage of the power MOSFET 15 hardly rises even when starting from the point B0 at the start-up because the voltage drop at the load is very small. That is, the current Id flowing through the power MOSFET rapidly increases in a state where the drain-source voltage Vds of the power MOSFET does not change much. However, when the threshold value is set to a certain level, it is necessary to set the level to cover the entire load line. Therefore, as described above, when a short circuit occurs immediately after turning on, as shown by the line L6, the threshold value is set. It takes a certain amount of time to reach the current, and the power loss in the power MOSFET is large, so that protection cannot be achieved during that time.

本発明は、上記実情に基づいてなされたものであって、異常検出機能を備えた電力供給制御装置において、異常を迅速に検出し、適切な保護を実施しうる構成を提供することを目的とする。 The present invention has been made based on the above situation, and an object thereof is to provide a configuration capable of quickly detecting an abnormality and implementing appropriate protection in a power supply control device having an abnormality detection function. To do.

上記の目的を達成するための手段として、請求項１の発明は、
パワーＦＥＴを備え、このパワーＦＥＴを用いて電力供給制御を行う電力供給制御装置であって、
前記パワーＦＥＴの電流量に応じたセンス電流が流れるセンスＦＥＴと、
前記センス電流と閾値電流とに基づいて、前記パワーＦＥＴに流れる電流の異常検出を行う異常検出回路と、
一端が前記パワーＦＥＴのソース端子に接続され、このソース端子の電圧レベルに応じた電流を、前記異常検出回路に流すための閾値設定用抵抗と、
を備え、
前記異常検出回路は、前記閾値設定用抵抗を通して流れる電流に応じた前記閾値電流と、前記センス電流とを比較することに基づき異常信号を出力することを特徴とする。 As means for achieving the above object, the invention of claim 1
A power supply control device that includes a power FET and performs power supply control using the power FET,
A sense FET in which a sense current corresponding to the amount of current of the power FET flows;
Based on the sense current and the threshold current, an abnormality detection circuit that detects an abnormality of the current flowing through the power FET;
One end is connected to the source terminal of the power FET, and a threshold setting resistor for flowing a current corresponding to the voltage level of the source terminal to the abnormality detection circuit,
With
The abnormality detection circuit outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the threshold setting resistor with the sense current.

請求項２の発明は、請求項１に記載の電力供給制御装置において、
前記パワーＦＥＴと、前記センスＦＥＴと、前記異常検出回路とを備えて、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体スイッチ素子を有し、
前記半導体スイッチ素子には、前記パワーＦＥＴのソース端子が接続される出力端子と、この出力端子とは異なる外部端子とが設けられ、
前記閾値設定用抵抗は、前記半導体スイッチ素子の外部において、前記出力端子と前記外部端子とに接続される外付け抵抗からなり、
前記異常検出回路は、前記外部端子に接続されることを特徴とする。 The invention of claim 2 is the power supply control device according to claim 1,
The power FET, the sense FET, and the abnormality detection circuit are provided as a single chip, or a semiconductor switch element configured by a plurality of chips and housed in a single package,
The semiconductor switch element is provided with an output terminal to which a source terminal of the power FET is connected, and an external terminal different from the output terminal,
The threshold setting resistor is an external resistor connected to the output terminal and the external terminal outside the semiconductor switch element,
The abnormality detection circuit is connected to the external terminal.

請求項３の発明は、請求項２に記載の電力供給制御装置において、
前記異常検出回路は、前記センス電流に対応したミラー電流を流すカレントミラー回路を有し、
前記カレントミラー回路を流れる前記ミラー電流と、前記閾値電流とを比較することに基づいて前記異常信号を出力することを特徴とする。 The invention of claim 3 is the power supply control apparatus according to claim 2,
The abnormality detection circuit has a current mirror circuit for flowing a mirror current corresponding to the sense current,
The abnormal signal is output based on a comparison between the mirror current flowing through the current mirror circuit and the threshold current.

請求項４の発明は、請求項１ないし請求項３のいずれかに記載の電力供給制御装置において、
前記異常検出回路は、前記閾値設定用抵抗を流れる電流に基づいて複数の前記閾値電流を設定し、この複数の前記閾値電流と前記センス電流とを比較することに基づいて複数の前記異常信号を出力することを特徴とする。 According to a fourth aspect of the present invention, in the power supply control device according to any one of the first to third aspects,
The abnormality detection circuit sets a plurality of the threshold currents based on a current flowing through the threshold setting resistor, and compares the plurality of the threshold currents with the sense current to output a plurality of the abnormality signals. It is characterized by outputting.

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の電力供給制御装置において、
前記異常検出回路は、前記閾値設定用抵抗を流れる電流と、前記閾値設定用抵抗とは異なる経路からの定電流と、の加算電流に基づいて前記閾値電流を生成することを特徴とする。 A fifth aspect of the present invention is the power supply control device according to any one of the first to fourth aspects,
The abnormality detection circuit generates the threshold current based on an addition current of a current flowing through the threshold setting resistor and a constant current from a path different from the threshold setting resistor.

請求項６の発明は、請求項５に記載の電力供給制御装置において、
前記パワーＦＥＴと、前記センスＦＥＴと、前記異常検出回路とを備えて、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体スイッチ素子の外部において、一端が前記半導体スイッチ素子の入力手段に接続される第２外付け抵抗が設けられ、
前記入力端子に接続される定電圧手段の電圧レベルに応じて、前記第２外付け抵抗を介して前記定電流が流れることを特徴とする。 The invention of claim 6 is the power supply control apparatus according to claim 5,
The power FET, the sense FET, and the abnormality detection circuit are provided in one chip, or one end is formed outside the semiconductor switch element formed of a plurality of chips and accommodated in one package. A second external resistor connected to the input means of the semiconductor switch element is provided;
The constant current flows through the second external resistor in accordance with a voltage level of constant voltage means connected to the input terminal.

請求項７の発明は、請求項６に記載の電力供給制御装置において、
前記半導体スイッチ素子の内部において、前記入力端子と接続されるツェナーダイオードが設けられ、前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする。 The invention according to claim 7 is the power supply control apparatus according to claim 6,
A Zener diode connected to the input terminal is provided inside the semiconductor switch element, and the input terminal is configured to have a constant voltage when an input signal is active.

請求項８の発明は、請求項６に記載の電力供給制御装置において、
前記半導体スイッチ素子の内部において、前記入力端子とダイオード接続されるＦＥＴが複数直列接続されて設けられ、前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする。 The invention according to claim 8 is the power supply control device according to claim 6,
Inside the semiconductor switching element, a plurality of diode-connected FETs connected to the input terminal are provided in series, and the input terminal is configured to have a constant voltage when the input signal is active. Features.

＜請求項１の発明＞
請求項１の構成によれば、ソース端子の電位の増減に応じて増減するように閾値電流を設定できるため、一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。 <Invention of Claim 1>
According to the configuration of the first aspect, the threshold current can be set so as to increase / decrease in accordance with the increase / decrease of the potential of the source terminal. Therefore, when a short circuit occurs, compared to a configuration in which a certain level of threshold is set. The sense current level immediately reaches the threshold current level, and quick protection is achieved.

＜請求項２の発明＞
請求項２の構成によれば、閾値設定用の抵抗を半導体スイッチ素子内に設けるのではなく、半導体スイッチ素子の外部に外付け抵抗として設けることができるので、製造過程に起因する抵抗値のばらつきを抑えて閾値電流を精度高く設定でき、その結果、異常検出を高精度に行うことができる。また、半導体スイッチ素子の構成にあまり依存することなく閾値電流を自由に設定できるため、異常検出を行う上での自由度が大きくなる。 <Invention of Claim 2>
According to the configuration of the second aspect, the resistance for setting the threshold value is not provided in the semiconductor switch element, but can be provided as an external resistor outside the semiconductor switch element. , And the threshold current can be set with high accuracy. As a result, abnormality detection can be performed with high accuracy. In addition, since the threshold current can be set freely without depending on the configuration of the semiconductor switch element, the degree of freedom in detecting an abnormality increases.

＜請求項３の発明＞
請求項３の構成によれば、閾値電流が精度高く設定される一方で、カレントミラー回路によってセンス電流を精度高く反映したミラー電流が生成され、これが閾値電流と比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。 <Invention of Claim 3>
According to the configuration of claim 3, while the threshold current is set with high accuracy, a mirror current reflecting the sense current with high accuracy is generated by the current mirror circuit, and this is compared with the threshold current. High currents can be compared, and the accuracy of abnormality detection becomes extremely high.

＜請求項４の発明＞
請求項４の構成によれば、複数の異常状態を同時に検出でき、検出の自由度を高めることができる。 <Invention of Claim 4>
According to the configuration of the fourth aspect, a plurality of abnormal states can be detected simultaneously, and the degree of freedom of detection can be increased.

＜請求項５の発明＞
請求項５の構成によれば、ソース端子の電圧が低く閾値設定用抵抗に電流が流れないような場合（例えば、ソース端子の電位が零レベルに近い領域など）においても、閾値電流を良好に生成でき、異常検出を安定して行うことができる。 <Invention of Claim 5>
According to the configuration of the fifth aspect, even when the voltage at the source terminal is low and no current flows through the threshold setting resistor (for example, a region where the potential at the source terminal is close to zero level), the threshold current is improved. Can be generated, and abnormality detection can be performed stably.

＜請求項６の発明＞
請求項６の構成によれば、加算するためバイアス電流を、半導体スイッチ素子の外部の第２外付け抵抗に基づいて生成できるため、半導体スイッチ素子内の抵抗によってバイアス電流を生成する場合と比較してばらつきを抑えることができ、その結果、閾値電流の精度高い設定が可能となる。 <Invention of Claim 6>
According to the configuration of the sixth aspect, since the bias current to be added can be generated based on the second external resistor external to the semiconductor switch element, the bias current is generated by the resistance in the semiconductor switch element. As a result, it is possible to set the threshold current with high accuracy.

＜請求項７の発明＞
請求項７の構成によれば、第２外付け抵抗に印加する電圧を一定電圧に維持できるため、精度高い定電流を安定して流すことができる。 <Invention of Claim 7>
According to the configuration of the seventh aspect, since the voltage applied to the second external resistor can be maintained at a constant voltage, a highly accurate constant current can be flowed stably.

＜請求項８の発明＞
請求項８の構成によれば、第２外付け抵抗に印加する電圧を一定電圧に維持できるため、精度高い定電流を安定して流すことができる。 <Invention of Claim 8>
According to the configuration of the eighth aspect, since the voltage applied to the second external resistor can be maintained at a constant voltage, a highly accurate constant current can be flowed stably.

＜実施形態１＞
本発明の実施形態１を図１ないし図６を参照しつつ説明する。
（１）全体構成
図１は、実施形態１に係る電力供給制御装置１０の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置１０は、定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を直接又は間接的にパワーＭＯＳＦＥＴ１５の制御入力端子（ゲート端子Ｇ）に与えることで、このパワーＭＯＳＦＥＴ１５の出力側に連なる車両用電源６０（以下、単に電源６０とも称する）から負荷５０への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置１０は図示しない車両に搭載され、負荷５０として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置１０は、入力端子Ｐ１において、操作スイッチ５２及び抵抗（図２：図１では図示略）が接続される構成をなし、操作スイッチ５２がＯＮとなることで動作するようになっている。 <Embodiment 1>
Embodiment 1 of the present invention will be described with reference to FIGS.
(1) Overall Configuration FIG. 1 is a block diagram showing the overall configuration of the power supply control apparatus 10 according to the first embodiment. As shown in the figure, the power supply control apparatus 10 according to the present embodiment includes a constant voltage signal. Alternatively, a control signal S1 such as a PWM (Pulse Width Modulation) control signal is directly or indirectly applied to the control input terminal (gate terminal G) of the power MOSFET 15 to be connected to the output side of the power MOSFET 15. The power supply from the vehicle power supply 60 (hereinafter also simply referred to as the power supply 60) to the load 50 is controlled. In the present embodiment, the power supply control device 10 is mounted on a vehicle (not shown) and is used as a load 50 to control driving of a vehicle lamp, a cooling fan motor, a defogger heater, and the like. This power supply control device 10 has a configuration in which an operation switch 52 and a resistor (not shown in FIG. 2: not shown in FIG. 1) are connected to each other at the input terminal P1, and operates when the operation switch 52 is turned on. ing.

図１に示すように、信号Ｓ１は入力端子Ｐ１に接続された入力インターフェース４５に入力されるようになっており、このＳ１の入力に応じてＦＥＴ４７がオン状態となり、保護用論理回路４０が通電される構成をなしている。保護用論理回路４０にはチャージポンプ回路４１とターンオフ回路４２がそれぞれ接続されており、さらに過電流検知回路１３、過温度検出回路４８もそれぞれ接続されている。 As shown in FIG. 1, the signal S1 is input to the input interface 45 connected to the input terminal P1, and the FET 47 is turned on in response to the input of S1, and the protection logic circuit 40 is energized. The structure is made. A charge pump circuit 41 and a turn-off circuit 42 are connected to the protection logic circuit 40, respectively, and an overcurrent detection circuit 13 and an overtemperature detection circuit 48 are also connected to each other.

チャージポンプ回路４１は、パワーＭＯＳＦＥＴ１５に接続されており、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、過電流検出回路１３からのライン（具体的には、後述するセンスＭＯＳＦＥＴ１６のゲート端子Ｇからのライン（図２参照））が接続されている。また、チャージポンプ回路４１とパワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間のラインにおける過電流検知回路１３との接続点と、パワーＭＯＳＦＥＴ１５のゲート端子Ｇとの間には、ターンオフ回路４２からのラインが接続されている。また、ターンオフ回路４２は、パワーＭＯＳＦＥＴ１５のドレイン電源端子Ｄとソース端子Ｓにもそれぞれ接続されている。なお、図１において図示は省略しているが、半導体スイッチ素子１１の出力端子Ｐ３と外部端子Ｐ４の間には外付け抵抗１２が接続され、外部端子Ｐ４と入力端子Ｐ１の間には第２外付け抵抗１４が接続されている。なお、これらの端子の詳細については後述する。 The charge pump circuit 41 is connected to the power MOSFET 15. Between the charge pump circuit 41 and the gate terminal G of the power MOSFET 15, there is a line from the overcurrent detection circuit 13 (specifically, a sense MOSFET 16 described later). A line (see FIG. 2) from the gate terminal G is connected. A line from the turn-off circuit 42 is connected between the connection point of the overcurrent detection circuit 13 in the line between the charge pump circuit 41 and the gate terminal G of the power MOSFET 15 and the gate terminal G of the power MOSFET 15. Has been. The turn-off circuit 42 is also connected to the drain power supply terminal D and the source terminal S of the power MOSFET 15, respectively. Although not shown in FIG. 1, the external resistor 12 is connected between the output terminal P3 and the external terminal P4 of the semiconductor switch element 11, and the second terminal is connected between the external terminal P4 and the input terminal P1. An external resistor 14 is connected. Details of these terminals will be described later.

次に、過電流検知回路１３について説明する。図２は、電力供給制御装置１０の過電流検知回路１３（過電流検知回路１３は異常検出回路に相当する）を主として示す回路図である。同図に示すように、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１５（パワーＭＯＳＦＥＴ１５は、パワーＦＥＴに相当する）と、パワーＭＯＳＦＥＴ１５の電流量に応じたセンス電流が流れるセンスＭＯＳＦＥＴ１６（センスＭＯＳＦＥＴ１６は、センスＦＥＴに相当する）と、パワーＭＯＳＦＥＴ１５に流れる電流の異常検出を行う後述の過電流検知回路１３とがワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態にて半導体スイッチ素子１１が構成されている。 Next, the overcurrent detection circuit 13 will be described. FIG. 2 is a circuit diagram mainly showing an overcurrent detection circuit 13 (the overcurrent detection circuit 13 corresponds to an abnormality detection circuit) of the power supply control device 10. As shown in the figure, the power supply control device 10 includes a power MOSFET 15 (the power MOSFET 15 corresponds to a power FET) and a sense MOSFET 16 (a sense MOSFET 16 is a sense FET) in which a sense current corresponding to the current amount of the power MOSFET 15 flows. And an overcurrent detection circuit 13 (to be described later) that detects an abnormality of the current flowing through the power MOSFET 15 in a single-chip form or a form that is configured by a plurality of chips and accommodated in a single package. Thus, the semiconductor switch element 11 is configured.

パワーＭＯＳＦＥＴ１５は、ドレイン端子Ｄが電源端子Ｐ２に接続され、ソース端子Ｓが出力端子Ｐ３に接続されている。センスＭＯＳＦＥＴ１６は、ゲート端子Ｇ及びドレイン端子ＤがパワーＭＯＳＦＥＴ１５のゲート端子Ｇ及びドレイン端子Ｄと共通接続されている。また、パワーＭＯＳＦＥＴ１５のソース端子Ｓ及びセンスＭＯＳＦＥＴ１６のソース端子Ｓは、オペアンプ１８の各入力端子にそれぞれ接続されており、互いに同電位に保たれるように構成されている。オペアンプ１８の出力側には、ＦＥＴ２０のゲート端子が接続されている。これらパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、スイッチ５２がＯＮとなって入力端子Ｐ１から入力信号Ｓ１が入力されることを条件としてＯＮするように構成されている。 The power MOSFET 15 has a drain terminal D connected to the power supply terminal P2 and a source terminal S connected to the output terminal P3. The sense MOSFET 16 has a gate terminal G and a drain terminal D commonly connected to the gate terminal G and the drain terminal D of the power MOSFET 15. Further, the source terminal S of the power MOSFET 15 and the source terminal S of the sense MOSFET 16 are respectively connected to the input terminals of the operational amplifier 18 and are configured to be kept at the same potential. The gate terminal of the FET 20 is connected to the output side of the operational amplifier 18. The power MOSFET 15 and the sense MOSFET 16 are configured to be turned on on condition that the switch 52 is turned on and the input signal S1 is input from the input terminal P1.

半導体スイッチ素子１１の外部には、外付け抵抗１２（外付け抵抗１２は、閾値設定用抵抗に相当する）が設けられており、この外付け抵抗１２は、一端が半導体スイッチ素子１１の出力端子Ｐ３（パワーＭＯＳＦＥＴ１５のソース端子Ｓが接続される端子）に接続され、他端が、半導体スイッチ素子１１の外部端子Ｐ４と接続されている。外付け抵抗１２は、一端の接続点（即ち、パワーＭＯＳＦＥＴのソース端子Ｓ）の電圧レベルＶｓに応じた電流を、外部端子Ｐ４を通して流すように構成されている。 An external resistor 12 (the external resistor 12 corresponds to a threshold setting resistor) is provided outside the semiconductor switch element 11. One end of the external resistor 12 is an output terminal of the semiconductor switch element 11. P3 (terminal to which the source terminal S of the power MOSFET 15 is connected) is connected, and the other end is connected to the external terminal P4 of the semiconductor switch element 11. The external resistor 12 is configured to pass a current according to the voltage level Vs of the connection point at one end (that is, the source terminal S of the power MOSFET) through the external terminal P4.

また、半導体スイッチ素子１１の外部には、後述の定電圧手段と外部端子Ｐ４との間に接続される第２外付け抵抗１４が設けられており、定電圧手段の電圧レベルに応じて第２外付け抵抗１４を電流Ｉｒｂが流れるようになっている。この電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、過電流検知回路１３で閾値電流Ｉａ、Ｉｂ（後述）が生成されるようになっている。 In addition, a second external resistor 14 connected between a constant voltage unit, which will be described later, and an external terminal P4 is provided outside the semiconductor switch element 11, and a second external resistor 14 is provided according to the voltage level of the constant voltage unit. A current Irb flows through the external resistor 14. The overcurrent detection circuit 13 generates threshold currents Ia and Ib (described later) in accordance with the addition current Ir of the current Irb and the current Irs flowing through the external resistor 12.

半導体スイッチ素子１１の内部には、入力端子Ｐ１と接続されるツェナーダイオード３８が設けられている。このツェナーダイオード３８は、図１に示す入力インターフェース４５の一部を構成している。本実施形態では、入力の論理は正論理とされており、入力端子Ｐ１は、入力信号Ｓ１がアクティブのときに一定電圧に保たれるように構成されている。即ち、本実施形態では、電源と抵抗５４とツェナーダイオード３８によって定電圧手段が構成されている。第２外付け抵抗１４は、このように一定電圧に設定される入力端子Ｐ１に一端が接続され、他端が外部端子Ｐ４に接続されており、この第２外付け抵抗１４を、一定電流Ｉｒｂが流れるようになっている。つまり、外部端子Ｐ４には、一定電流Ｉｒｂと外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒが流れることとなる。 Inside the semiconductor switch element 11, a Zener diode 38 connected to the input terminal P1 is provided. The Zener diode 38 constitutes a part of the input interface 45 shown in FIG. In this embodiment, the input logic is positive logic, and the input terminal P1 is configured to be maintained at a constant voltage when the input signal S1 is active. In other words, in this embodiment, the power source, the resistor 54, and the Zener diode 38 constitute constant voltage means. The second external resistor 14 has one end connected to the input terminal P1 set to a constant voltage in this way and the other end connected to the external terminal P4. The second external resistor 14 is connected to the constant current Irb. Is flowing. That is, the addition current Ir of the constant current Irb and the current Irs flowing through the external resistor 12 flows through the external terminal P4.

一方、過電流検知回路１３は、外部端子Ｐ４に接続されており、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧レベルＶｓに応じて外付け抵抗１２を通して流れる電流Ｉｒｓと、外付け抵抗１２とは異なる経路からの定電流（即ち、電流Ｉｒｂ）との加算電流Ｉｒに基づいて閾値電流Ｉａ、Ｉｂ（後述）を設定し、この閾値電流Ｉａ、Ｉｂをセンス電流Ｉｓと比較することに基づいて異常信号ＯＣ、ＳＣ（後述）を出力することとなる。なお、電流Ｉｒｓは、外付け抵抗１２の抵抗値Ｒｓに対するパワーＭＯＳＦＥＴ１５のソース端子レベルＶｓの割合Ｖｓ／Ｒｓに応じて定まる値であり、ソース端子レベルＶｓが増加するとＩｒｓも増加し、Ｖｓが減少するとＩｒｓも減少するようになっている（即ち、ソース端子レベルＶｓの増減に応じてＩｒｓも増減するようになっている）。 On the other hand, the overcurrent detection circuit 13 is connected to the external terminal P 4, and the current Irs flowing through the external resistor 12 according to the voltage level Vs of the source terminal S of the power MOSFET 15 and the path different from the external resistor 12. The threshold currents Ia and Ib (described later) are set on the basis of the addition current Ir with the constant current (that is, the current Irb), and the abnormal signal OC and the threshold currents Ia and Ib are compared with the sense current Is. SC (described later) is output. The current Irs is a value determined according to the ratio Vs / Rs of the source terminal level Vs of the power MOSFET 15 to the resistance value Rs of the external resistor 12, and when the source terminal level Vs increases, Irs increases and Vs decreases. Then, Irs also decreases (that is, Irs increases and decreases according to the increase and decrease of the source terminal level Vs).

過電流検知回路１３においては、ＦＥＴ２４、ＦＥＴ２６によってカレントミラー回路が構成されるため、センス電流Ｉｓと同レベルのミラー電流Ｉｓ’が流れ、ＦＥＴ２８、ＦＥＴ３０、及びＦＥＴ３４によるカレントミラー回路により、ミラー電流Ｉｓ’と同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れるように構成されている。即ち、センス電流Ｉｓと同レベルのミラー電流Ｉｓ”がＦＥＴ３０、ＦＥＴ３４に流れることとなる。そして、これらミラー電流Ｉｓ”を後述する閾値電流Ｉａ、Ｉｂと比較することによって異常検出を行う。 In the overcurrent detection circuit 13, since a current mirror circuit is configured by the FET 24 and FET 26, a mirror current Is ′ having the same level as the sense current Is flows, and the mirror current Is is generated by the current mirror circuit including the FET 28, FET 30, and FET 34. The mirror current Is ″ having the same level as that of the current flows through the FETs 30 and 34. That is, the mirror current Is ″ at the same level as the sense current Is flows through the FETs 30 and 34. Then, abnormality detection is performed by comparing the mirror current Is ″ with threshold currents Ia and Ib described later.

また、過電流検知回路１３は、外部端子Ｐ４に接続されており、外部端子Ｐ４を通して流れる電流Ｉｒに応じた閾値電流Ｉａ、Ｉｂと、センス電流Ｉｓ（詳しくは、センス電流Ｉｓのミラー電流Ｉｓ”）とを比較することに基づき異常信号を出力する構成をなしている。具体的には、ＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６によりカレントミラー回路が構成されており、外部端子Ｐ４を通して流れる電流Ｉｒと同レベル、又は、電流Ｉｒと比例するレベルの第１閾値電流Ｉａ及び第２閾値電流ＩｂがＦＥＴ３２、ＦＥＴ３６にそれぞれ流れるように構成されている。ＦＥＴ３２とＦＥＴ３６は、互いにチャネル幅が異なるように設定されており、一定比率の電流が流れるように構成されている。本実施形態では、外部端子Ｉｒを流れる電流と同じレベルの第２閾値電流Ｉｂが流れ、第２閾値電流Ｉｂに対して一定割合（例えばＩｂの５／８程度）の第１閾値電流Ｉａが流れるようにＦＥＴ２２、ＦＥＴ３２、ＦＥＴ３６が構成されている。なお、ＩｂとＩａの比率は一定であればよく、構成や環境に応じて適切に定めることができる。 The overcurrent detection circuit 13 is connected to the external terminal P4, and threshold currents Ia and Ib corresponding to the current Ir flowing through the external terminal P4 and a sense current Is (specifically, a mirror current Is "of the sense current Is"). In other words, a current mirror circuit is configured by the FET 22, FET 32, and FET 36, and has the same level as the current Ir flowing through the external terminal P4. Alternatively, the first threshold current Ia and the second threshold current Ib at levels proportional to the current Ir are configured to flow through the FET 32 and the FET 36. The FET 32 and the FET 36 are set to have different channel widths. In this embodiment, the same current as that flowing through the external terminal Ir is used. The FET 22, FET 32, and FET 36 are configured such that the second threshold current Ib of the level flows and the first threshold current Ia flows at a constant rate (for example, about 5/8 of Ib) with respect to the second threshold current Ib. It should be noted that the ratio of Ib to Ia only needs to be constant and can be determined appropriately according to the configuration and environment.

過電流検知回路１３は、第１異常状態を検出する第１異常検出部（即ち、ＦＥＴ３０、ＦＥＴ３２、検出ライン３１によって構成される部分）と、第２異常状態を検出する第２異常検出部（即ち、ＦＥＴ３４、ＦＥＴ３６、検出ライン３５によって構成される部分）とを有している。 The overcurrent detection circuit 13 includes a first abnormality detection unit (that is, a part constituted by the FET 30, the FET 32, and the detection line 31) for detecting a first abnormal state, and a second abnormality detection unit (for detecting a second abnormal state). That is, it includes a portion constituted by the FET 34, the FET 36, and the detection line 35).

第１異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒに比例した第１閾値電流Ｉａが設定され、この第１閾値電流Ｉａとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）と比較し、センス電流Ｉｓが第１閾値電流Ｉａを上回る場合（即ち、ミラー電流Ｉｓ”が第１閾値電流Ｉａを超える場合）に、検出ライン３１から第１異常信号ＯＣを出力する。この第１異常信号ＯＣは、過電流状態を示す信号として用いられる。 In the first abnormality detector, a first threshold current Ia proportional to the sum current Ir of the current Irs and the current Irb is set. The first threshold current Ia and the sense current Is (specifically, the mirror current Is of the sense current Is ”) ), The first abnormality signal OC is output from the detection line 31 when the sense current Is exceeds the first threshold current Ia (that is, when the mirror current Is ″ exceeds the first threshold current Ia). The first abnormal signal OC is used as a signal indicating an overcurrent state.

第２異常検出部では、電流Ｉｒｓと電流Ｉｒｂとの加算電流Ｉｒと同レベルの閾値電流Ｉｂが設定され、この第２閾値電流Ｉｂとセンス電流Ｉｓ(詳しくはセンス電流Ｉｓのミラー電流Ｉｓ”）とを比較し、センス電流Ｉｓが第２閾値電流Ｉｂを上回る場合（即ち、ミラー電流Ｉｓ”が第２閾値電流Ｉｂを超える場合）に、検出ライン３５から第２異常信号ＳＣを出力する。この第２異常信号ＳＣは、短絡状態を示す信号（換言すれば、第１異常状態よりも大きな電流が流れた状態を示す信号）として用いられる。 In the second abnormality detection unit, a threshold current Ib having the same level as the addition current Ir of the current Irs and the current Irb is set, and the second threshold current Ib and the sense current Is (specifically, the mirror current Is ″ of the sense current Is ”). When the sense current Is exceeds the second threshold current Ib (that is, when the mirror current Is ″ exceeds the second threshold current Ib), the second abnormality signal SC is output from the detection line 35. The second abnormal signal SC is used as a signal indicating a short-circuit state (in other words, a signal indicating a state in which a larger current flows than in the first abnormal state).

なお、上述の第１異常信号ＯＣ及び第２異常信号ＳＣは保護用論理回路４０に並列に入力されるように構成されており、後述の保護動作がなされるようになっている。また、これら第１異常信号ＯＣ及び第２異常信号ＳＣはＯＲ回路４９にも入力されるようになっており、これら第１異常信号ＯＣ及び第２異常信号ＳＣ、或いは過温度検知回路からの温度異常を示す第３異常信号ＯＴのいずれかの信号が入力された場合には、ＦＥＴ４６がオンされ、プルアップ抵抗５４を利用して外部装置（例えば警告ランプ等）に異常を示す信号が出力される。 The first abnormality signal OC and the second abnormality signal SC are configured to be input in parallel to the protection logic circuit 40, and a protection operation described later is performed. The first abnormal signal OC and the second abnormal signal SC are also input to the OR circuit 49, and the temperature from the first abnormal signal OC and the second abnormal signal SC or the over-temperature detection circuit is obtained. When any one of the third abnormality signals OT indicating an abnormality is input, the FET 46 is turned on, and a signal indicating the abnormality is output to an external device (for example, a warning lamp) using the pull-up resistor 54. The

（２）閾値設定
次に、閾値電流の設定について説明する。
図３は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓと、センスＭＯＳＦＥＴ１６に流れるセンス電流Ｉｓとの関係、及び閾値電流Ｉｂを示す図である。横軸は、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、そのドレイン−ソース間電圧Ｖｄｓに応じてセンスＭＯＳＦＥＴ１６を流れるセンス電流Ｉｓを示している。 (2) Threshold setting Next, setting of the threshold current will be described.
FIG. 3 is a diagram showing the relationship between the drain-source voltage Vds of the sense MOSFET 16 and the sense current Is flowing in the sense MOSFET 16, and the threshold current Ib. The horizontal axis indicates the drain-source voltage Vds of the sense MOSFET 16, and the vertical axis indicates the sense current Is flowing through the sense MOSFET 16 in accordance with the drain-source voltage Vds.

負荷が正常状態の場合パワーＭＯＳＦＥＴ１５がオンした際の、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの安定点は、負荷線Ｌ１とオン抵抗線Ｌ２との交点Ａとなる。即ち、センスＭＯＳＦＥＴ１６のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｓの値は、パワーＭＯＳＦＥＴ１５のオン状態が維持されるのに伴って、点Ｂ（Ｖｓ（パワーＭＯＳＦＥＴ１５のソース電圧）＝０、Ｉｄ（パワーＭＯＳＦＥＴ１５のドレイン電流）＝０の状態）から、負荷線Ｌ１に沿って変化し、安定点（交点Ａ）に到達した時点で安定するのが理想的である。 When the load is in a normal state, the stable point of the drain-source voltage Vds and current Is of the sense MOSFET 16 when the power MOSFET 15 is turned on is an intersection A between the load line L1 and the on-resistance line L2. That is, the values of the drain-source voltage Vds and the current Is of the sense MOSFET 16 correspond to points B (Vs (source voltage of the power MOSFET 15) = 0, Id (power MOSFET 15) as the power MOSFET 15 is kept on. It is ideal that the voltage changes along the load line L1 and reaches a stable point (intersection A) and stabilizes.

しかしながら、負荷が短絡しているなどの異常事態が発生している場合、起動時に点Ｂから出発しても、その負荷５０での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴ１５のソース電圧Ｖｓはほとんど上昇しない。即ち、パワーＭＯＳＦＥＴ１５のドレイン−ソース間電圧があまり変化しない状態で、パワーＭＯＳＦＥＴ１５を流れる電流Ｉｄが急激に上昇してしまい、対応して、線Ｌ３に示すようにセンス電流Ｉｓが点Ｂから出発して急激に上昇することとなる。 However, when an abnormal situation such as a short circuit of the load occurs, the voltage drop at the load 50 is very small even when starting from the point B at the start-up, so that the source voltage Vs of the power MOSFET 15 is almost increased. do not do. That is, in the state where the drain-source voltage of the power MOSFET 15 does not change so much, the current Id flowing through the power MOSFET 15 rapidly rises. Correspondingly, the sense current Is starts from the point B as shown by the line L3. Will rise rapidly.

即ち、ソース電圧Ｖｓが低く、ドレイン−ソース間電圧Ｖｄｓが高いときに電流Ｉｄが急上昇してしまうこととなるが、本実施形態に係る電力供給制御装置１０では、このような電流Ｉｄの異常上昇を速やかに防止するため、電流Ｉｄに対し一定比率で流れるセンス電流Ｉｓを閾値電流Ｉａ、Ｉｂと比較して異常検出を行う構成とし、さらに、ソース電圧Ｖｓが低いときには、それに応じて閾値電流Ｉａ、Ｉｂを低く設定するようにして閾値設定の適正化を図っている。そして、Ｉｓが閾値電流Ｉａ、Ｉｂを上回ることを条件として保護回路４０にて遮断動作を行うようにしている。なお、保護回路４０による遮断動作については後述する。 That is, when the source voltage Vs is low and the drain-source voltage Vds is high, the current Id increases rapidly. However, in the power supply control device 10 according to the present embodiment, such an abnormal increase in the current Id occurs. In order to quickly prevent the current Id, the sense current Is flowing at a constant ratio with respect to the current Id is compared with the threshold currents Ia and Ib to detect an abnormality. Further, when the source voltage Vs is low, the threshold current Ia is accordingly detected. , Ib is set low so as to optimize the threshold setting. Then, the protection circuit 40 performs a cutoff operation on condition that Is exceeds the threshold currents Ia and Ib. The blocking operation by the protection circuit 40 will be described later.

閾値電流Ｉａ、Ｉｂは、上述したように、第２外付け抵抗１４を流れる定電流Ｉｒｂと、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓに応じて外付け抵抗１２を流れる電流Ｉｒｓとの加算電流Ｉｒに応じて、ＦＥＴ２２，ＦＥＴ３２、ＦＥＴ３６によるカレントミラー回路により生成される。このうち、第２閾値電流Ｉｂが、電流Ｉｒと同レベルの電流となるように、ＦＥＴ２２、ＦＥＴ３６が構成されており、電流Ｉｒ（即ち、第２閾値電流Ｉｂ）とドレイン−ソース間電圧Ｖｄｓとの関係は図３の線Ｌ４のように示される。図３に示すように、電流Ｉｒとドレイン−ソース間電圧Ｖｄｓとの関係を示す線Ｌ４は、所定領域においてＬ１の勾配と同勾配とされている。 As described above, the threshold currents Ia and Ib are the addition current Ir of the constant current Irb flowing through the second external resistor 14 and the current Irs flowing through the external resistor 12 according to the voltage Vs of the source terminal S of the power MOSFET 15. Is generated by a current mirror circuit composed of FET22, FET32, and FET36. Among them, the FET 22 and the FET 36 are configured such that the second threshold current Ib is the same level as the current Ir, and the current Ir (that is, the second threshold current Ib) and the drain-source voltage Vds This relationship is shown as a line L4 in FIG. As shown in FIG. 3, a line L4 indicating the relationship between the current Ir and the drain-source voltage Vds has the same slope as the slope of L1 in a predetermined region.

第２閾値電流Ｉｂは、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減する電流とされている。即ち、ソース端子Ｓの電圧Ｖｓのレベルが低い状態ではそれに応じた低い閾値電流Ｉｂが設定され、Ｖｓが高い場合には、それに応じた高い閾値電流が設定されるようになっている。したがって、閾値電流を一定値とする場合と比較して閾値電流を最適化できる。即ち、Ｖｄｓが大きくなるに従って閾値電流に達するまでの時間が短くなり、迅速かつパワーＭＯＳＦＥＴ１５での電力損失が小さい状態での遮断が可能となる。 The second threshold current Ib is a current that increases or decreases in accordance with the increase or decrease of the voltage Vs of the source terminal S of the power MOSFET 15. That is, when the level of the voltage Vs of the source terminal S is low, a low threshold current Ib is set accordingly, and when Vs is high, a high threshold current is set accordingly. Therefore, the threshold current can be optimized as compared with the case where the threshold current is set to a constant value. That is, as Vds increases, the time until the threshold current is reached is shortened, and it is possible to quickly cut off in a state where the power loss in the power MOSFET 15 is small.

本実施形態では、最大負荷時におけるセンス電流Ｉｓの通常時（異常状態が発生していない場合）の負荷線Ｌ１を、Ｉｓ＝ｍ・Ｖｄｓ＋ｎ（ただし、ｍ、ｎは定数）で表した場合、第２閾値電流Ｉｂは、領域Ｃにおいて、Ｉｂ＝ｍ・Ｖｄｓ＋ｓ（ただし、ｓは定数）と設定される。領域ＤにおいてＩｂ＝ｓ（ただしｓは定数）と設定される。また、Ｉｂの勾配は、Ｖｓ／Ｒｓで定められるため、外付け抵抗１２の抵抗値Ｒｓを調整することにより、負荷線Ｌ１の勾配と閾値電流のラインＬ４の勾配を領域Ｃにおいて同一とすることができる。また、バイアス電流Ｉｒｂは、第２外付け抵抗１４の抵抗値Ｒｂを調整することにより設定できる。 In the present embodiment, when the load line L1 at the normal time of the sense current Is at the maximum load (when no abnormal state occurs) is expressed by Is = m · Vds + n (where m and n are constants), In the region C, the second threshold current Ib is set as Ib = m · Vds + s (where s is a constant). In region D, Ib = s (where s is a constant) is set. Since the slope of Ib is determined by Vs / Rs, the slope of the load line L1 and the slope of the threshold current line L4 are made the same in the region C by adjusting the resistance value Rs of the external resistor 12. Can do. The bias current Irb can be set by adjusting the resistance value Rb of the second external resistor 14.

大部分の領域Ｃにおいて勾配がほぼ同一とされ、領域Ｄにおいて適切な閾値電流が定められることで、短絡が生じたとしても、センス電流Ｉｓは、時間を要することなく即座に閾値電流Ｉｂに達することとなり、効果的な保護が図られることとなる。即ち、仮に閾値電流を一定レベルに設定する場合、短絡発生からセンス電流Ｉｓが閾値電流に達するまでに時間がかかるため、その間、保護が図られず、悪影響が懸念されるが、本実施形態では、状態に応じた閾値電流が設定されるため、迅速で適切な保護が図られることとなる。 Even if a short circuit occurs because the gradient is almost the same in most regions C and an appropriate threshold current is determined in region D, the sense current Is immediately reaches the threshold current Ib without taking time. As a result, effective protection is achieved. That is, if the threshold current is set to a certain level, it takes time from the occurrence of a short circuit until the sense current Is reaches the threshold current. During this time, protection is not achieved and there is a concern about adverse effects. Since the threshold current corresponding to the state is set, quick and appropriate protection is achieved.

なお、図３では、第２閾値電流Ｉｂの設定方法について詳細に説明したが、第１閾値電流Ｉａも同様に設定されることとなる。なお、第１閾値電流Ｉａは第２閾値電流Ｉｂに対して所定割合となる電流であるため、第１閾値電流Ｉａを示すラインはそのようなラインとなる In FIG. 3, the method for setting the second threshold current Ib has been described in detail, but the first threshold current Ia is also set in the same manner. Since the first threshold current Ia is a current having a predetermined ratio with respect to the second threshold current Ib, the line indicating the first threshold current Ia is such a line.

本実施形態では、閾値設定用の抵抗が半導体スイッチ素子１１の内部ではなく、半導体スイッチ素子１１の外部に外付け抵抗１２、１４として設けられるため、図３の破線Ｌ４にてばらつき幅が例示されるように、製造過程に起因する抵抗値のばらつきが抑えられ、閾値電流Ｉａ、Ｉｂを精度高く設定でき、ひいては、異常検出を高精度に行うことができる。また、このように閾値電流Ｉａ、Ｉｂが精度高く設定される一方で、カレントミラー回路によってセンス電流Ｉｓを精度高く反映したばらつきの少ないミラー電流Ｉｓ”が生成され（破線Ｌ１にて示されるばらつき幅を参照）、これが閾値電流Ｉａ、Ｉｂと比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。そして、パワーＭＯＳＦＥＴ１５のソース端子Ｓの電圧Ｖｓの増減に応じて増減するように閾値電流Ｉａ、Ｉｂを設定できるため（より詳しくは、大部分の領域において、閾値電流のラインＬ４が負荷線Ｌ１の勾配とほぼ同勾配となるように設定され、それ以外の領域についても、適切な閾値電流が定められるため）、全ての領域において一律に一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。 In this embodiment, the threshold setting resistors are provided not as the semiconductor switch element 11 but as the external resistors 12 and 14 outside the semiconductor switch element 11, and therefore the variation width is illustrated by the broken line L4 in FIG. As described above, variations in the resistance value due to the manufacturing process can be suppressed, the threshold currents Ia and Ib can be set with high accuracy, and thus abnormality detection can be performed with high accuracy. Further, while the threshold currents Ia and Ib are set with high accuracy in this way, a mirror current Is ″ with less variation reflecting the sense current Is with high accuracy is generated by the current mirror circuit (the variation width indicated by the broken line L1). Since this is compared with the threshold currents Ia and Ib, it becomes possible to compare the currents with high accuracy, and the accuracy of abnormality detection becomes extremely high, and the voltage Vs of the source terminal S of the power MOSFET 15 The threshold currents Ia and Ib can be set to increase / decrease in accordance with the increase / decrease (more specifically, in most regions, the threshold current line L4 is set to have substantially the same gradient as the gradient of the load line L1. For other regions, appropriate threshold currents are set), so that a constant level threshold is set uniformly in all regions. Configuration as compared with the case where short circuit occurs, the level of sense current immediately becomes to reach a threshold current level, immediate protection is achieved.

（３）保護用論理回路
図４には、前述の制御信号Ｓ１を受けることで起動する保護用論理回路４０の構成が示されている。この保護用論理回路４０は、正常時には、チャージポンプ回路４１を駆動させ、このチャージポンプ回路４１は昇圧した電圧をパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路４０は、上記第１異常信号ＯＣ、第２異常信号ＳＣを受けた異常検出時には、チャージポンプ回路４１をオフさせるとともに、ターンオフ回路４２を駆動させる制御信号Ｓ４を出力し、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６の各ゲート−ソース間の電荷を放電し、遮断動作させるように動作する。 (3) Protection Logic Circuit FIG. 4 shows the configuration of the protection logic circuit 40 that is activated by receiving the control signal S1. The protection logic circuit 40 drives the charge pump circuit 41 in a normal state, and the charge pump circuit 41 applies a boosted voltage between the gate and the source of the power MOSFET 15 and the sense MOSFET 16 to turn on the power supply state. To work. On the other hand, the protection logic circuit 40 outputs the control signal S4 that turns off the charge pump circuit 41 and drives the turn-off circuit 42 when detecting the abnormality that has received the first abnormality signal OC and the second abnormality signal SC. As a result, the power MOSFET 15 and the sense MOSFET 16 are operated so as to discharge the electric charges between the gates and the sources and to perform the blocking operation.

保護用論理回路４０は、オシュレータ７２（ＯＳＣ）、Ｎｂｉｔカウンタ回路７０、Ｍｂｉｔカウンタ回路７１、ＮＯＲ回路７６及びＡＮＤ回路７７等を含んで構成されている。このうち、ＮＯＲ回路７６には、第１異常信号ＯＣ、第２異常信号ＳＣが入力される。そして、このＮＯＲ回路７６からの信号Ｓ５と、Ｎｂｉｔカウンタ回路７０からそのカウンタが初期値（Ｎ＝０）のときに出力される信号Ｓ６とがＡＮＤ回路７７に入力され、このＡＮＤ回路７７からのリセット信号ＲＳＴ３がオシュレータ７２及びＮｂｉｔカウンタ回路７０に与えられて初期化されるようになっている。 The protection logic circuit 40 includes an oscillator 72 (OSC), an Nbit counter circuit 70, an Mbit counter circuit 71, a NOR circuit 76, an AND circuit 77, and the like. Among these, the NOR circuit 76 receives the first abnormality signal OC and the second abnormality signal SC. Then, the signal S5 from the NOR circuit 76 and the signal S6 output from the Nbit counter circuit 70 when the counter is the initial value (N = 0) are input to the AND circuit 77. A reset signal RST3 is supplied to the oscillator 72 and the Nbit counter circuit 70 to be initialized.

このような構成により、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを受ける前は、リセット状態で待機する。そして、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、第１異常信号ＯＣ又は第２異常信号ＳＣを受けたときにリセット状態が解除され、Ｎｂｉｔカウンタ回路７０がオシュレータ７２の発振周波数に応じたタイミングでＮｂｉｔ分の時間（本実施形態では例えば１０ｍｓ）のカウントを開始し、Ｎｂｉｔ分カウントした後にリセットされ再びＮｂｉｔ分のカウントを開始する。また、オシュレータ７２及びＮｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ及び第２異常信号ＳＣのいずれも受けておらず、かつ、Ｎｂｉｔカウンタ回路７０のカウンタがゼロになっているときにリセットされるようになっている。従って、Ｎｂｉｔカウンタ回路７０は、保護用論理回路４０が第１異常信号ＯＣ又は第２異常信号ＳＣを一旦受けると、その後、再度第１異常信号ＯＣ又は第２異常信号ＳＣを受けるかどうかにかかわらず、Ｎｂｉｔ分カウントアップするまでカウントを継続する。 With such a configuration, the oscillator 72 and the Nbit counter circuit 70 wait in a reset state before the protection logic circuit 40 receives the first abnormality signal OC or the second abnormality signal SC. The oscillator 72 and the Nbit counter circuit 70 are released from the reset state when the first abnormal signal OC or the second abnormal signal SC is received, and the Nbit counter circuit 70 counts Nbit at a timing according to the oscillation frequency of the oscillator 72. (For example, 10 ms in this embodiment) is started, and after counting for N bits, the counter is reset and starts counting for N bits again. In the oscillator 72 and the Nbit counter circuit 70, the protection logic circuit 40 receives neither the first abnormality signal OC nor the second abnormality signal SC, and the counter of the Nbit counter circuit 70 is zero. When it comes to reset. Therefore, once the protection logic circuit 40 receives the first abnormal signal OC or the second abnormal signal SC, the Nbit counter circuit 70 determines whether or not it receives the first abnormal signal OC or the second abnormal signal SC again. Instead, the count is continued until N bits are counted up.

また、Ｎｂｉｔカウンタ回路７０は、ｋ（＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば５００μｓ）したときに出力信号Ｓ８を出力する。そして、ＡＮＤ回路７９は、この出力信号Ｓ８と、第２異常信号ＳＣとが与えられるようになっている。要するに、ＡＮＤ回路７９は、保護用論理回路４０に第２異常信号ＳＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｋ（＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ９を出力するのである。
更に、Ｎｂｉｔカウンタ回路７０は、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント（本実施形態では例えば２ｍｓ）したときに出力信号Ｓ２を出力する。そして、ＡＮＤ回路７８は、この出力信号Ｓ２と、第１異常信号ＯＣとが与えられるようになっている。要するに、ＡＮＤ回路７８は、保護用論理回路４０に第１異常信号ＯＣが入力されてＮｂｉｔカウンタ回路７０がカウントを開始したときは、ｈ（ｋ＜ｈ＜Ｎ）ｂｉｔ分カウント後に出力信号Ｓ７を出力するのである。 The Nbit counter circuit 70 outputs the output signal S8 when counting by k (<N) bits (for example, 500 μs in this embodiment). The AND circuit 79 is supplied with the output signal S8 and the second abnormality signal SC. In short, the AND circuit 79 outputs the output signal S9 after counting by k (<N) bits when the N bit counter circuit 70 starts counting when the second abnormal signal SC is input to the protection logic circuit 40. is there.
Further, the Nbit counter circuit 70 outputs the output signal S2 when counting by h (k <h <N) bits (for example, 2 ms in this embodiment). The AND circuit 78 is supplied with the output signal S2 and the first abnormality signal OC. In short, when the first abnormality signal OC is input to the protection logic circuit 40 and the Nbit counter circuit 70 starts counting, the AND circuit 78 outputs the output signal S7 after counting h (k <h <N) bits. It outputs.

Ｍｂｉｔカウンタ回路７１は、Ｎｂｉｔカウンタ回路７０がオーバフロー（Ｎｂｉｔ分カウントアップ）した回数をＭｂｉｔ分カウントするものである。そして、Ｍｂｉｔカウンタ回路７１は、例えば、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）にリセット信号ＲＳＴ２を受けてカウンタがリセットされ、常にはローレベルの出力信号Ｓ３を出力し、オーバフロー（Ｍｂｉｔ分カウントアップ）したときに反転したハイレベルの出力信号Ｓ３を出力するように動作する。つまり、Ｍｂｉｔカウンタ回路７１は、制御信号Ｓ１が入力端子に入力された時（例えば負荷駆動信号が入力された時）のリセット信号ＲＳＴ２を受けたときのみカウンタがリセットされるようになっている。 The Mbit counter circuit 71 counts the number of times the Nbit counter circuit 70 has overflowed (counted up by Nbits) for Mbits. The Mbit counter circuit 71 receives the reset signal RST2 when, for example, the control signal S1 is input to the input terminal (for example, when the load drive signal is input), and the counter is reset. The signal S3 is output, and an operation is performed so as to output a high-level output signal S3 that is inverted when overflowing (counting up by Mbit). That is, the Mbit counter circuit 71 is configured to reset the counter only when receiving the reset signal RST2 when the control signal S1 is input to the input terminal (for example, when the load drive signal is input).

また、保護用論理回路４０は、チャージポンプ回路４１、ターンオフ回路４２に制御信号Ｓ４を与えてオンオフ動作させる、ラッチ回路としてのＲＳ−ＦＦ７４（ＲＳフリップフロップ）を有している。このＲＳ−ＦＦ７４は、セット端子ＳにＯＲ回路７３からのセット信号ＳＥＴが入力され、リセット端子Ｒにリセット信号ＲＳＴ１が入力され、出力端子Ｑにチャージポンプ回路４１及びターンオフ回路４２のそれぞれ入力端子が接続されている。 Further, the protection logic circuit 40 has an RS-FF 74 (RS flip-flop) as a latch circuit that applies a control signal S4 to the charge pump circuit 41 and the turn-off circuit 42 to perform an on / off operation. In this RS-FF 74, the set signal SET from the OR circuit 73 is input to the set terminal S, the reset signal RST1 is input to the reset terminal R, and the input terminals of the charge pump circuit 41 and the turn-off circuit 42 are input to the output terminal Q, respectively. It is connected.

ＲＳ−ＦＦ７４は、リセット状態で出力端子Ｑからローレベルの制御信号Ｓ４を出力してチャージポンプ回路４１をオンしターンオフ回路４２をオフすることにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、チャージポンプ回路４１からの昇圧された電圧信号を受けて通電状態となる。そして、このリセット状態でセット信号ＳＥＴが入力されることでチャージポンプ回路４１がオフしターンオフ回路４２がオンし、これにより、パワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６は、各ゲートーソース間の電荷が放電され遮断動作に切り替わり、オフする。 The RS-FF 74 outputs a low-level control signal S4 from the output terminal Q in the reset state to turn on the charge pump circuit 41 and turn off the turn-off circuit 42, whereby the power MOSFET 15 and the sense MOSFET 16 are connected to the charge pump circuit 41. In response to the boosted voltage signal, an energized state is established. Then, when the set signal SET is input in this reset state, the charge pump circuit 41 is turned off and the turn-off circuit 42 is turned on. As a result, the power MOSFET 15 and the sense MOSFET 16 are discharged from each gate and source and are cut off. Switch and turn off.

ＯＲ回路７３は、上記ＡＮＤ回路７８からの出力信号Ｓ７が入力されるとともに、ＡＮＤ回路７９からの出力信号Ｓ９が入力される。従って、ＯＲ回路７３は、過電流状態の検出（第１異常信号ＯＣ出力）時から２ｍｓ経過後、又は、短絡状態の検出（第２異常信号ＳＣ出力）時から５００μｓ経過後に、ＲＳ−ＦＦ７４にセット信号ＳＥＴを与える。 The OR circuit 73 receives the output signal S7 from the AND circuit 78 and the output signal S9 from the AND circuit 79. Therefore, the OR circuit 73 is connected to the RS-FF 74 after 2 ms from the detection of the overcurrent state (first abnormality signal OC output) or after 500 μs from the detection of the short circuit state (second abnormality signal SC output). A set signal SET is given.

また、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からの出力信号Ｓ３を反転した信号が入力されるとともに、リセット信号ＲＳＴ１が入力される。つまり、ＡＮＤ回路７５は、Ｍｂｉｔカウンタ回路７１からローレベルの出力信号を受けているときは、リセット信号ＲＳＴ１を有効化させてＲＳ−ＦＦ７４のリセット端子Ｒに与える一方で、Ｍｂｉｔカウンタ回路７１からハイレベルの出力信号を受けたときには、リセット信号ＲＳＴ１を無効化させてＲＳ−ＦＦ７４のリセット端子Ｒにリセット信号ＲＳＴ１を与えないようにする有効化手段として機能する。 The AND circuit 75 receives a signal obtained by inverting the output signal S3 from the Mbit counter circuit 71 and a reset signal RST1. That is, when the AND circuit 75 receives a low-level output signal from the Mbit counter circuit 71, the AND circuit 75 validates the reset signal RST1 and applies the reset signal RST1 to the reset terminal R of the RS-FF 74, while the high level from the Mbit counter circuit 71. When the level output signal is received, it functions as an enabling means that invalidates the reset signal RST1 and prevents the reset signal RST1 from being applied to the reset terminal R of the RS-FF 74.

次に、リセット信号ＲＳＴ１は、制御信号Ｓ１が入力端子に入力された時、又は、Ｎｂｉｔカウンタ回路７０のカウンタが初期値（Ｎ＝０）の時に出力される。 Next, the reset signal RST1 is output when the control signal S1 is input to the input terminal or when the counter of the Nbit counter circuit 70 is the initial value (N = 0).

（動作）
＜短絡異常の発生時＞
以上の構成により、保護用論理回路４０は、制御信号Ｓ１が入力端子に入力された時にＲＳ−ＦＦ７４によってパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオンして通電状態とし、例えば、第２異常信号ＳＣを受けたときに、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｋカウントし、かつ、短絡状態が継続したとき（５００μｓ後）にＲＳ−ＦＦ７４がセット状態となりパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６をオフして強制的に遮断動作をさせる。 (Operation)
<When a short circuit abnormality occurs>
With the above configuration, the protection logic circuit 40 turns on the power MOSFET 15 and the sense MOSFET 16 by the RS-FF 74 when the control signal S1 is input to the input terminal, and receives the second abnormal signal SC, for example. When the Nbit counter circuit 70 starts counting, the Nbit counter circuit 70 counts k and the short-circuit state continues (after 500 μs), the RS-FF 74 is set and the power MOSFET 15 and the sense MOSFET 16 are turned off. To forcibly shut off.

このときの遮断動作は、「自己復帰可能な１次遮断動作」に相当する。即ち、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、このリセット信号ＲＳＴ１は、ＡＮＤ回路７５において有効化される。従って、これによりＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させることができるのである。 The shut-off operation at this time corresponds to a “primary shut-off operation capable of self-return”. That is, the reset signal RST1 is output when the Nbit counter circuit 70 overflows and the count is initialized to zero, and the reset signal RST1 is validated in the AND circuit 75. Accordingly, this allows the RS-FF 74 to change to the reset state and return the power MOSFET 15 and the sense MOSFET 16 to the energized state.

そして、この通電状態に復帰したときに、未だ短絡状態となっており、保護用論理回路４０が第２異常信号ＳＣを受けたときには、再び上記１次遮断動作を実行する。従って、短絡状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ａ）に示すように、５００μｓの時間幅（パルス幅）のハイレベル信号（パワーＭＯＳＦＥＴ１５等をオンして通電状態とする信号）を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比５％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。 When the energized state is restored, the circuit is still in a short-circuit state, and when the protective logic circuit 40 receives the second abnormal signal SC, the primary cutoff operation is executed again. Therefore, as long as the short-circuit state is not eliminated, the RS-FF 74 is a high-level signal (a signal for turning on the power MOSFET 15 and the like to turn on the current) as shown in FIG. Is supplied to the gates G of the power MOSFET 15 and the sense MOSFET 16 through the charge pump circuit 41 to execute the forced on / off operation.

そして、Ｍｂｉｔカウンタ回路７１は、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、ハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる。つまり、このときの遮断動作が「自己復帰不能な２次遮断動作」に相当する。 The Mbit counter circuit 71 counts the number of executions of the forced on / off operation, that is, the number of times the Nbit counter circuit 70 has overflowed, and outputs a high-level output signal when it reaches M times. As a result, the AND circuit 75 invalidates the reset signal RST1, and the RS-FF 74 does not change to the reset state even if the Nbit counter circuit 70 overflows next time. That is, the blocking operation at this time corresponds to a “secondary blocking operation incapable of self-return”.

＜過電流異常の発生時＞
一方、保護用論理回路４０は、第１異常信号ＯＣを受けたとき、Ｎｂｉｔカウンタ回路７０がカウントを開始し、そのＮｂｉｔカウンタ回路７０がｈカウントし、かつ、過電流状態が継続したとき（２ｍｓ後）に、上記１次遮断動作を実行する。その後、Ｎｂｉｔカウンタ回路７０がオーバフローしてカウントがゼロに初期化されたときにリセット信号ＲＳＴ１が出力され、ＲＳ−ＦＦ７４はリセット状態に変移してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６を通電状態に復帰させる。続いて、この通電状態に復帰したときに、未だ過電流状態となっており、保護用論理回路４０が第１異常信号ＯＣを受けたときには、再び上記１次遮断動作を実行する。従って、過電流状態が解消されない限り、ＲＳ−ＦＦ７４は、図５（Ｂ）に示すように、２ｍｓの時間幅（パルス幅）のハイレベル信号を１０ｍｓ周期で出力する制御信号Ｓ４（デューティ比２０％）をチャージポンプ回路４１を通してパワーＭＯＳＦＥＴ１５及びセンスＭＯＳＦＥＴ１６のゲートＧに与えて強制オンオフ動作を実行する。 <When an overcurrent error occurs>
On the other hand, when the protection logic circuit 40 receives the first abnormality signal OC, the Nbit counter circuit 70 starts counting, the Nbit counter circuit 70 counts h, and the overcurrent state continues (2 ms). After), the above-mentioned primary shut-off operation is executed. Thereafter, when the Nbit counter circuit 70 overflows and the count is initialized to zero, the reset signal RST1 is output, and the RS-FF 74 shifts to the reset state and returns the power MOSFET 15 and the sense MOSFET 16 to the energized state. Subsequently, when the energized state is restored, the overcurrent state is still present, and when the protective logic circuit 40 receives the first abnormality signal OC, the primary cutoff operation is executed again. Therefore, as long as the overcurrent state is not eliminated, the RS-FF 74 outputs a control signal S4 (duty ratio 20) that outputs a high level signal having a time width (pulse width) of 2 ms in a cycle of 10 ms as shown in FIG. %) Is applied to the gates G of the power MOSFET 15 and the sense MOSFET 16 through the charge pump circuit 41 to execute the forced on / off operation.

そして、やはり、この強制オンオフ動作の実行回数、つまり、Ｎｂｉｔカウンタ回路７０がオーバフローした回数をカウントしＭ回になったときに、Ｍｂｉｔカウンタ回路７１はハイレベルの出力信号を出力する。これにより、ＡＮＤ回路７５は、リセット信号ＲＳＴ１を無効化させ、次にＮｂｉｔカウンタ回路７０がオーバフローしてもＲＳ−ＦＦ７４はリセット状態に変移しなくなる上記２次遮断動作を実行する。 Again, when the number of executions of this forced on / off operation, that is, the number of times that the Nbit counter circuit 70 has overflowed is counted and becomes M times, the Mbit counter circuit 71 outputs a high level output signal. As a result, the AND circuit 75 invalidates the reset signal RST1, and executes the above-described secondary cutoff operation in which the RS-FF 74 does not change to the reset state even if the Nbit counter circuit 70 overflows next time.

＜閾値電流値と、デューティ比の定め方＞
次に、過電流異常時における第１閾値電流値Ｉａ及び強制オンオフ動作の第１デューティ比Ｄ（Ｄａ）、短絡異常時における第２閾値電流値Ｉｂ及び強制オンオフ動作の第２デューティ比Ｄ（Ｄｂ）の定め方について説明する。 <Threshold current value and duty ratio setting method>
Next, the first threshold current value Ia at the time of overcurrent abnormality and the first duty ratio D (Da) of the forced on / off operation, the second threshold current value Ib at the time of short circuit abnormality and the second duty ratio D (Db of the forced on / off operation) ) Is explained.

図６は、本実施形態の電力供給制御装置１０に接続され得る外部回路、例えば電線（例えば電線被覆材）の発煙特性について、電流レベルと通電時間（溶断時間）との関係を示したグラフである。つまり、任意の一定電流（ワンショット電流）を電線に流したときに、当該電線の被覆材の焼損が発生するまでの時間を示している。なお、同グラフは、電力供給制御装置１０に接続される電線の発煙特性を示している。なお、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、次述する方法によって定まる閾値電流値もそれに対応して異なってくるが、この調整は、前述した外付け抵抗１２、１４の抵抗値を変更することにより容易に行うことができる。 FIG. 6 is a graph showing the relationship between the current level and the energization time (melting time) for smoke characteristics of an external circuit, for example, an electric wire (for example, a wire covering material) that can be connected to the power supply control device 10 of the present embodiment. is there. That is, it shows the time until burning of the covering material of the wire when an arbitrary constant current (one-shot current) is passed through the wire. The graph shows the smoke generation characteristics of the electric wire connected to the power supply control device 10. The smoke generation characteristic varies depending on the external circuit (wiring member such as an electric wire, load) connected to the power supply control device 10, and the threshold current value determined by the method described below varies correspondingly. This can be easily performed by changing the resistance values of the external resistors 12 and 14 described above.

同グラフ中、Ｉstdは定格電流であり、Ｉoは電線における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉoよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。本実施形態のように、電流異常検出時に強制オンオフ制御してパワーＭＯＳＦＥＴ１５等をデューティ比制御する場合には、上記熱平衡状態における平衡時限界電流Ｉoを基準に、各閾値電流値及びデューディ比を考える必要がある。 In the graph, Istd is a rated current, and Io is an equilibrium limit current that can flow in a thermal equilibrium state in which heat generation and heat dissipation in the wire are balanced. In the case where a current having a level higher than the equilibrium limit current Io is applied, the region becomes an excessive thermal resistance region, and the current level and the time until burning are in an inversely proportional relationship. As in the present embodiment, when the duty ratio control is performed on the power MOSFET 15 and the like by performing forced on / off control when a current abnormality is detected, each threshold current value and the duty ratio are considered based on the equilibrium limit current Io in the thermal equilibrium state. There is a need.

ここで、一定の平衡時限界電流Ｉoを与えて電線が溶断するまでの時間ｔ１の総発熱量は、平衡時限界電流Ｉoの２乗に比例し、デューティ比Ｄの電流を与えた場合の最大許容電流レベルＩmaxは、次の式１から求めることができる。 Here, the total amount of heat generated during the time t1 from when a constant equilibrium limit current Io is applied to when the electric wire is blown is proportional to the square of the equilibrium limit current Io, and is the maximum when a current having a duty ratio D is applied. The allowable current level Imax can be obtained from the following equation 1.

Ｉmax＝Ｉo／√Ｄ
従って、第１閾値電流値Ｉａ及び第２閾値電流値Ｉｂは、この最大許容電流レベルＩmax以下のレベルに設定する必要がある。また、例えば制御信号Ｓ１が入力端子に入力された時には定格電流の約１０倍（負荷がランプの場合）の突入電流がパワーＭＯＳＦＥＴ１５等に流れるため、この突入電流値よりも大きい値に設定することが望ましい。少なくとも第２閾値電流値Ｉｂは突入電流値よりも大きい値にすべきである。この点を考慮して、本実施形態では、過電流異常について第１デューティ比Ｄａを２０％とし、第１閾値電流値Ｉａの最大値は上記数式１から導出されるＩmax以下の値に設定されている。また、短絡異常について第２デューティ比Ｄｂを５％とし、第２閾値電流値Ｉｂの最大値は上記数式１から導出されるＩmax以下の値に設定されている。 Imax = Io / √D
Therefore, the first threshold current value Ia and the second threshold current value Ib must be set to a level equal to or lower than the maximum allowable current level Imax. Further, for example, when the control signal S1 is input to the input terminal, an inrush current of about 10 times the rated current (when the load is a lamp) flows to the power MOSFET 15 and the like. Is desirable. At least the second threshold current value Ib should be larger than the inrush current value. In consideration of this point, in the present embodiment, the first duty ratio Da is set to 20% for the overcurrent abnormality, and the maximum value of the first threshold current value Ia is set to a value equal to or less than Imax derived from the above Equation 1. ing. For the short-circuit abnormality, the second duty ratio Db is set to 5%, and the maximum value of the second threshold current value Ib is set to a value equal to or less than Imax derived from Equation 1 above.

しかも、過電流異常時と短絡異常時とで強制オンオフ動作の１周期時間を同じ１０ｍｓとし、かつ、第１閾値電流値Ｉａ²に第１デューティ比Ｄａを乗じた値と、第２閾値電流値Ｉｂ²に第２デューティ比Ｄｂを乗じた値とが等量になるように、第１閾値電流値Ｉａと第２閾値電流値Ｉｂとが調整されている。なお、各デューティ比の調整は、前述のＮｂｉｔカウンタ回路７０が出力信号Ｓ２，Ｓ８を出力するカウント数ｋ、ｈを変更することにより行うことができる。 In addition, the same cycle time of the forced on / off operation is set to 10 ms in the case of an overcurrent abnormality and a short circuit abnormality, and a value obtained by multiplying the first threshold current value Ia ² by the first duty ratio Da, and a second threshold current value The first threshold current value Ia and the second threshold current value Ib are adjusted so that the value obtained by multiplying Ib ² by the second duty ratio Db is equal. Each duty ratio can be adjusted by changing the count numbers k and h at which the Nbit counter circuit 70 outputs the output signals S2 and S8.

そして、Ｍｂｉｔカウンタ回路７１のカウント数Ｍ（回数閾値）は、平衡時限界電流Ｉo（定電流）の溶断時間ｔ１と、上記１回の強制オンオフ動作時の強制オンオフ時間（オン時間及びオフ時間の合計）との除算によって求めることができる。つまり、強制オンオフ動作が繰り返し行われた場合の積算オン時間が、上記平衡時限界電流Ｉo（定電流）の溶断時間ｔ１を超えない範囲でカウント数Ｍを定めればよいのである。 The count number M (threshold value threshold) of the Mbit counter circuit 71 includes the fusing time t1 of the equilibrium limit current Io (constant current) and the forced on / off time (on time and off time) at the time of the one forced on / off operation. It can be obtained by dividing the total). That is, the count number M may be determined within a range in which the integrated on-time when the forced on / off operation is repeatedly performed does not exceed the fusing time t1 of the equilibrium limit current Io (constant current).

このように、過電流異常時と短絡異常時とで、同一周期で、かつ、各電流異常毎の閾値電流値（Ｉａ，Ｉｂ）に応じたデューティ比（Ｄａ，Ｄｂ）で強制オンオフ動作を実行することで、いずれの電流異常が発生しても、共通のＭｂｉｔカウンタ回路７１のカウンタ数に基づいて２次遮断動作を実行できるのである。即ち、本実施形態に係る電力供給制御装置１０は、電流異常を検出して自己復帰可能な１次遮断動作を行う自己保護機能を有するとともに、その電流異常によって電線等に熱量が蓄積されて焼損する前に自己復帰不能な２次遮断動作を行うヒューズ機能（外部回路保護機能）を有するのである。 As described above, the forced on / off operation is executed at the same period and the duty ratio (Da, Db) corresponding to the threshold current value (Ia, Ib) for each current abnormality at the time of overcurrent abnormality and at the time of short circuit abnormality. Thus, even if any current abnormality occurs, the secondary cutoff operation can be executed based on the counter number of the common Mbit counter circuit 71. In other words, the power supply control device 10 according to the present embodiment has a self-protection function that performs a primary shut-off operation capable of self-recovery by detecting a current abnormality, and the amount of heat is accumulated in an electric wire or the like due to the current abnormality, causing burnout. It has a fuse function (external circuit protection function) for performing a secondary shut-off operation that cannot be self-recovered before the operation.

＜実施形態２＞
次に、図７を参照して実施形態２について説明する。
実施形態２では、図７に示すように、半導体スイッチ素子１１の内部において、ツェナーダイオードの代わりに、入力端子Ｐ１とダイオード接続される複数のＦＥＴ３９が設けられている点が実施形態１と異なり、それ以外の構成は、実施形態１と同様であるので同一の部分については同一の符号を付し詳細な説明は省略する。ＦＥＴ３９の数は、ＦＥＴ２２よりも多くなるように構成されており、ここでは４つのＦＥＴが直列にダイオード接続されている。本実施形態でも、入力論理は正論理とされ、半導体スイッチ素子１１の内部において入力端子Ｐ１とダイオード接続されるＦＥＴ３９が設けられているため、入力端子Ｐ１は、入力信号がアクティブのときに一定電圧となるように構成されている。そして、実施形態１と同様に、半導体スイッチ素子１１の外部において、入力端子Ｐ１と外部端子Ｐ４とに第２外付け抵抗１４が接続されている。 <Embodiment 2>
Next, Embodiment 2 will be described with reference to FIG.
In the second embodiment, as shown in FIG. 7, the semiconductor switch element 11 is different from the first embodiment in that a plurality of FETs 39 that are diode-connected to the input terminal P1 are provided instead of the Zener diode. Since other configurations are the same as those of the first embodiment, the same portions are denoted by the same reference numerals, and detailed description thereof is omitted. The number of FETs 39 is configured to be larger than that of the FET 22, and here, four FETs are diode-connected in series. Also in this embodiment, since the input logic is positive logic and the FET 39 diode-connected to the input terminal P1 is provided inside the semiconductor switch element 11, the input terminal P1 has a constant voltage when the input signal is active. It is comprised so that. As in the first embodiment, the second external resistor 14 is connected to the input terminal P1 and the external terminal P4 outside the semiconductor switch element 11.

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記実施形態では、閾値設定用抵抗を外付け抵抗としたが、閾値設定用抵抗を半導体スイッチ素子の内部に設けてもよい。
（２）上記実施形態では、バイアス用の抵抗を、半導体スイッチ素子の外部に接続される第２外付け抵抗としたが、バイアス用の抵抗は、半導体スイッチ素子の内部に設けてもよい。 <Other embodiments>
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention, and further, within the scope not departing from the gist of the invention other than the following. Various modifications can be made.
(1) In the above embodiment, the threshold setting resistor is an external resistor. However, the threshold setting resistor may be provided inside the semiconductor switch element.
(2) In the above embodiment, the bias resistor is the second external resistor connected to the outside of the semiconductor switch element. However, the bias resistor may be provided inside the semiconductor switch element.

本発明の電力供給制御装置の全体構成を例示するブロック図The block diagram which illustrates the whole structure of the power supply control apparatus of this invention 図１の電力供給制御装置の過電流検知回路（異常検出回路）の構成を主として例示する回路図1 is a circuit diagram mainly illustrating the configuration of an overcurrent detection circuit (abnormality detection circuit) of the power supply control device of FIG. センスＭＯＳＦＥＴのドレイン−ソース間の電圧と、各電流との関係を示す図The figure which shows the relationship between the voltage between the drain-source of a sense MOSFET, and each current 保護回路を概念的に例示するブロック図Block diagram conceptually illustrating a protection circuit 制御信号Ｓ４について説明する説明図Explanatory drawing explaining control signal S4 発煙特性について説明する説明図Explanatory drawing explaining smoke generation characteristics 本発明の実施形態２に係る電力供給制御装置の回路構成を例示する回路図The circuit diagram which illustrates the circuit composition of the power supply control device concerning Embodiment 2 of the present invention. 閾値を一定に設定する場合の問題点を説明する説明図Explanatory drawing explaining the problem when setting the threshold value constant

Explanation of symbols

１０…電力供給制御装置
１１…半導体スイッチ素子
１２…外付け抵抗（閾値設定用抵抗）
１３…過電流検知回路（異常検出回路）
１４…第２外付け抵抗
１５…パワーＭＯＳＦＥＴ（パワーＦＥＴ）
１６…センスＭＯＳＦＥＴ（センスＦＥＴ）
３８…ツェナーダイオード
３９…ＦＥＴ
Ｐ１…入力端子
Ｐ３…出力端子
Ｐ４…外部端子
Ｉａ…第１閾値電流（閾値電流）
Ｉｂ…第２閾値電流（閾値電流） DESCRIPTION OF SYMBOLS 10 ... Power supply control apparatus 11 ... Semiconductor switch element 12 ... External resistor (resistance for threshold setting)
13. Overcurrent detection circuit (abnormality detection circuit)
14 ... Second external resistor 15 ... Power MOSFET (Power FET)
16 ... sense MOSFET (sense FET)
38 ... Zener diode 39 ... FET
P1: Input terminal P3: Output terminal P4: External terminal Ia: First threshold current (threshold current)
Ib: second threshold current (threshold current)

Claims

A power supply control device that includes a power FET and performs power supply control using the power FET,
A sense FET in which a sense current corresponding to the amount of current of the power FET flows;
Based on the sense current and the threshold current, an abnormality detection circuit that detects an abnormality of the current flowing through the power FET;
One end is connected to the source terminal of the power FET, and a threshold setting resistor for flowing a current corresponding to the voltage level of the source terminal to the abnormality detection circuit,
With
The power supply control device, wherein the abnormality detection circuit outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the threshold setting resistor and the sense current.

The power FET, the sense FET, and the abnormality detection circuit are provided as a single chip, or a semiconductor switch element configured by a plurality of chips and housed in a single package,
The semiconductor switch element is provided with an output terminal to which a source terminal of the power FET is connected, and an external terminal different from the output terminal,
The threshold setting resistor is an external resistor connected to the output terminal and the external terminal outside the semiconductor switch element,
The power supply control device according to claim 1, wherein the abnormality detection circuit is connected to the external terminal.

The abnormality detection circuit has a current mirror circuit for flowing a mirror current corresponding to the sense current,
The power supply control device according to claim 2, wherein the abnormality signal is output based on a comparison between the mirror current flowing through the current mirror circuit and the threshold current.

The abnormality detection circuit sets a plurality of the threshold currents based on a current flowing through the threshold setting resistor, and compares the plurality of the threshold currents with the sense current to output a plurality of the abnormality signals. The power supply control device according to any one of claims 1 to 3, wherein the power supply control device outputs the power.

The abnormality detection circuit generates the threshold current based on an addition current of a current flowing through the threshold setting resistor and a constant current from a path different from the threshold setting resistor. The power supply control device according to any one of claims 1 to 4.

The power FET, the sense FET, and the abnormality detection circuit are provided in one chip, or one end is formed outside the semiconductor switch element formed of a plurality of chips and accommodated in one package. A second external resistor connected to the input means of the semiconductor switch element is provided;
6. The power supply control device according to claim 5, wherein the constant current flows through the second external resistor in accordance with a voltage level of a constant voltage means connected to the input terminal.

The Zener diode connected to the input terminal is provided inside the semiconductor switch element, and the input terminal is configured to have a constant voltage when an input signal is active. 7. The power supply control device according to 6.

Inside the semiconductor switching element, a plurality of diode-connected FETs connected to the input terminal are provided in series, and the input terminal is configured to have a constant voltage when the input signal is active. The power supply control device according to claim 6, wherein the power supply control device is a power supply control device.