JP2006157645A - Power supply control apparatus and semiconductor device - Google Patents

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雅幸 加藤
Norio Isshiki
功雄 一色
Seiji Takahashi
成治 高橋
Masahiko Koto
正彦 古都
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power supply control apparatus with a configuration, whereby abnormality can be detected with high accuracy. <P>SOLUTION: A semiconductor switch element 11 of the power supply control apparatus 10 is configured as a single chip, wherein a power MOSFET 15, a sense MOSFET 16 through which a sense current in response to a current quantity of the power MOSFET 15 flows, and an abnormality detection circuit 13 for detecting the abnormality of the current flowing through the power MOSFET 15, on the basis of a sense current and a threshold current. An externally mounted resistor 12 is provided to the outside of the semiconductor switching element 11, one terminal of the externally mounted resistor 12 is connected to a source terminal of the power MOSFET 15, the other terminal of the externally mounted resistor 12 is connected to an external terminal P4 of the semiconductor switch element 11, and a current, according to the voltage level Vs at a connecting point of the one terminal, flows through the externally mounted resistor 12 via the external terminal P4. The abnormality detection circuit 13 is connected to the external terminal P4 and provides abnormality signals SC, OC on the basis of the comparison between threshold currents Ia, Ib, based on the current through the external terminal P4 with the sense current. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、異常検出機能を備えた電力供給制御装置及び半導体装置に関する。   The present invention relates to a power supply control device and a semiconductor device having an abnormality detection function.

従来、電源と負荷とを接続する電流供給ラインに、例えばパワーMOSFETなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該スイッチ素子をオフにして通電を遮断することにより、上記半導体スイッチ素子を保護するようなものが知られている。具体的には、例えば、電流検出抵抗を通電端子(例えばMOSFETであればソースまたはドレイン)に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流と判定するようなものがある。他方、特許文献1では、このような過電流を、より低コストで好適に行おうとする技術が開示されている。
特開2001−217696公報
Conventionally, a power supply line connecting a power source and a load is provided with a high-power semiconductor switch element such as a power MOSFET, and current supply to the load is controlled by turning on and off the semiconductor switch element. A power supply control device is provided. In such a power supply control device, when an overcurrent flows, the potential of the control terminal of the semiconductor switch element is controlled to turn off the switch element and cut off the current, thereby protecting the semiconductor switch element. Things are known. Specifically, for example, a current detection resistor is connected in series with a current-carrying terminal (for example, a source or drain in the case of a MOSFET), and a voltage drop at this resistor is detected. There is something that determines current. On the other hand, Patent Document 1 discloses a technique for suitably performing such overcurrent at a lower cost.
JP 2001-217696 A

ところで、近年では、有用な機能を半導体チップ内に設けてワンチップ化した、或いは複数のチップで構成されたものをワンパッケージ化した高機能な半導体装置(インテリジェントパワーデバイス)が望まれている。しかしながら、このような半導体スイッチ素子に過電流検出機能を設けようとした場合、電流検出或いは閾値設定に用いる素子特性のばらつきが問題となる。即ち、過電流をシャント抵抗やセンスMOS等で検出し、所定の閾値と比較して異常検出を行おうとする場合、閾値設定用の抵抗を半導体スイッチ素子の内部に設ける場合、製造上のばらつきに起因して閾値を精度高く設定できず、その結果、異常検出精度の低下を招いてしまう。   By the way, in recent years, a highly functional semiconductor device (intelligent power device) in which a useful function is provided in a semiconductor chip to form a single chip, or a structure composed of a plurality of chips into a single package is desired. However, when an overcurrent detection function is provided in such a semiconductor switch element, variations in element characteristics used for current detection or threshold setting become a problem. That is, when an overcurrent is detected by a shunt resistor, a sense MOS, etc. and an abnormality is detected by comparison with a predetermined threshold, a threshold setting resistor is provided inside the semiconductor switch element, resulting in manufacturing variations. As a result, the threshold cannot be set with high accuracy, and as a result, the abnormality detection accuracy is lowered.

本発明は、上記実情に基づいてなされたものであって、異常検出機能を備えた電力供給制御装置又は半導体装置において、異常検出の精度を効果的に高めうる構成を提供することを目的とする。   The present invention has been made based on the above situation, and an object thereof is to provide a configuration capable of effectively increasing the accuracy of abnormality detection in a power supply control device or a semiconductor device having an abnormality detection function. .

上記の目的を達成するための手段として、請求項1の発明は、パワーFETを用いて電力供給制御を行う電力供給制御装置であって、
前記パワーFETと、前記パワーFETの電流量に応じたセンス電流が流れるセンスFETと、前記センス電流と閾値電流とに基づいて、前記パワーFETに流れる電流の異常検出を行う異常検出回路と、がワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体スイッチ素子と、
前記半導体スイッチ素子の外部に設けられると共に、一端が電源手段又は前記パワーFETのソース端子のいずれかに接続され、他端が、前記半導体スイッチ素子の外部端子と接続され、前記一端の接続点の電圧レベルに応じた電流を、前記外部端子を通して流す外付け抵抗と、
を備え、
前記異常検出回路は、前記外部端子に接続されると共に、前記外部端子を通して流れる電流に応じた前記閾値電流と、前記センス電流とを比較することに基づき異常信号を出力することを特徴とする。
As means for achieving the above object, the invention of claim 1 is a power supply control device that performs power supply control using a power FET,
The power FET, a sense FET in which a sense current corresponding to the amount of current of the power FET flows, and an abnormality detection circuit that detects an abnormality of the current flowing in the power FET based on the sense current and a threshold current. A semiconductor switch element that is made into one chip or configured by a plurality of chips and accommodated in one package;
Provided outside the semiconductor switch element, one end is connected to either the power supply means or the source terminal of the power FET, the other end is connected to the external terminal of the semiconductor switch element, the connection point of the one end An external resistor for flowing a current according to the voltage level through the external terminal;
With
The abnormality detection circuit is connected to the external terminal and outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the external terminal with the sense current.

請求項2の発明は、請求項1に記載の電力供給制御装置において、前記外付け抵抗は、前記一端が前記パワーFETのソース端子に接続される前記半導体スイッチ素子の出力端子に接続されており、
前記異常検出回路は、前記外付け抵抗を通して流れる電流に基づき、前記ソース端子の電圧レベルの増減に応じて増減する前記閾値電流を生成し、この閾値電流を、前記センス電流とを比較することに基づいて前記異常信号を出力することを特徴とする。
According to a second aspect of the present invention, in the power supply control device according to the first aspect, the external resistor is connected to an output terminal of the semiconductor switch element, the one end of which is connected to a source terminal of the power FET. ,
The abnormality detection circuit generates the threshold current that increases / decreases in accordance with the increase / decrease of the voltage level of the source terminal based on the current flowing through the external resistor, and compares the threshold current with the sense current. The abnormal signal is output based on the above.

請求項3の発明は、請求項1又は請求項2に記載の電力供給制御装置において、前記異常検出回路は、前記センス電流に対応したミラー電流を流すカレントミラー回路を有し、
前記カレントミラー回路を流れる前記ミラー電流と、前記閾値電流とを比較することに基づいて前記異常信号を出力することを特徴とする。
The invention according to claim 3 is the power supply control device according to claim 1 or 2, wherein the abnormality detection circuit includes a current mirror circuit for flowing a mirror current corresponding to the sense current,
The abnormal signal is output based on a comparison between the mirror current flowing through the current mirror circuit and the threshold current.

請求項4の発明は、請求項1ないし請求項3のいずれかに記載の電力供給制御装置において、前記外付け抵抗を流れる電流に基づいて複数の前記閾値電流を設定し、この複数の前記閾値電流と前記センス電流とを比較することに基づいて複数の前記異常信号を出力することを特徴とする。   According to a fourth aspect of the present invention, in the power supply control device according to any one of the first to third aspects, a plurality of the threshold currents are set based on a current flowing through the external resistor, and the plurality of the threshold values are set. A plurality of the abnormal signals are output based on comparing a current and the sense current.

請求項5の発明は、請求項1ないし請求項4のいずれかに記載の電力供給制御装置において、前記異常検出回路は、前記外付け抵抗を流れる電流と、前記外付け抵抗とは異なる経路からの定電流と、の加算電流に基づいて前記閾値電流を生成することを特徴とする。   According to a fifth aspect of the present invention, in the power supply control device according to any one of the first to fourth aspects, the abnormality detection circuit is connected to a current that flows through the external resistor and a path different from the external resistor. The threshold current is generated based on the constant current and the addition current.

請求項6の発明は、請求項1ないし請求項5のいずれかに記載の電力供給制御装置において、前記半導体スイッチ素子への入力端子と、前記外部端子との間に接続される第2外付け抵抗を有し、前記入力端子に接続される定電圧手段の電圧レベルに応じて前記第2外付け抵抗を介して前記定電流が流れることを特徴とする。   According to a sixth aspect of the present invention, in the power supply control device according to any one of the first to fifth aspects, the second externally connected device is connected between the input terminal to the semiconductor switch element and the external terminal. The constant current flows through the second external resistor in accordance with a voltage level of constant voltage means connected to the input terminal.

請求項7の発明は、請求項1ないし請求項6のいずれかに記載の電力供給制御装置において、前記半導体スイッチ素子の内部において、前記入力端子と接続されるツェナーダイオードが設けられ、
前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする。
The power supply control device according to any one of claims 1 to 6, wherein a Zener diode connected to the input terminal is provided inside the semiconductor switch element.
The input terminal is configured to have a constant voltage when an input signal is active.

請求項8の発明は、請求項1ないし請求項6のいずれかに記載の電力供給制御装置において、前記半導体スイッチ素子の内部において、前記入力端子とダイオード接続されるFETが複数直列接続されて設けられ、前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする。   According to an eighth aspect of the present invention, in the power supply control device according to any one of the first to sixth aspects, a plurality of FETs that are diode-connected to the input terminal are provided in series in the semiconductor switch element. The input terminal is configured to have a constant voltage when the input signal is active.

請求項9の発明は、パワーFETを用いて電力供給制御を行う半導体装置であって、
前記パワーFETと、前記パワーFETの電流量に応じたセンス電流が流れるセンスFETと、前記センス電流と閾値電流とに基づいて、前記パワーFETに流れる電流の異常検出を行う異常検出回路と、がワンチップ化された状態、或いは、複数のチップで構成されてワンパッケージ化された状態で設けられており、
外付け抵抗が接続されるべき外部端子を備え、前記外付け抵抗の一端が電源手段又は前記パワーFETのソース端子のいずれかに接続され、他端が前記外部端子に接続されることで、前記一端の接続点の電圧レベルに応じた電流が、前記外部端子を通して流れる構成をなし、
前記異常検出回路は、前記外部端子に接続されると共に、前記外部端子を通して流れる電流に応じた前記閾値電流と、前記センス電流とを比較することに基づき異常信号を出力することを特徴とする。
The invention of claim 9 is a semiconductor device that performs power supply control using a power FET,
The power FET, a sense FET in which a sense current corresponding to the amount of current of the power FET flows, and an abnormality detection circuit that detects an abnormality of the current flowing in the power FET based on the sense current and a threshold current. It is provided in a state that is made into one chip, or is made up of a plurality of chips and made into one package,
With an external terminal to which an external resistor is to be connected, one end of the external resistor is connected to either the power supply means or the source terminal of the power FET, and the other end is connected to the external terminal, The current according to the voltage level of the connection point at one end is configured to flow through the external terminal,
The abnormality detection circuit is connected to the external terminal and outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the external terminal with the sense current.

<請求項1の発明>
請求項1の構成によれば、閾値設定用の抵抗を半導体スイッチ素子内に設けるのではなく、半導体スイッチ素子の外部に外付け抵抗として設けることができるので、製造過程に起因する抵抗値のばらつき(いわゆる倍半分とも称されるような大きなばらつき)を抑えて閾値電流を精度高く設定でき、ひいては、異常検出を高精度に行うことができる。
<Invention of Claim 1>
According to the configuration of the first aspect, the resistance for setting the threshold value is not provided in the semiconductor switch element, but can be provided as an external resistor outside the semiconductor switch element. Therefore, the resistance value varies due to the manufacturing process. The threshold current can be set with high accuracy while suppressing (a large variation referred to as a so-called double half), and thus abnormality detection can be performed with high accuracy.

<請求項2の発明>
請求項2の構成によれば、パワーFETのソース端子の電圧レベルの増減に応じて増減するように閾値電流を設定できるため、一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。
<Invention of Claim 2>
According to the configuration of the second aspect, the threshold current can be set so as to increase or decrease in accordance with the increase or decrease of the voltage level of the source terminal of the power FET. If this occurs, the sense current level will immediately reach the threshold current level, providing rapid protection.

<請求項3の発明>
請求項3の構成によれば、閾値電流が精度高く設定される一方で、カレントミラー回路によってセンス電流を精度高く反映したミラー電流が生成され、これが閾値電流と比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。
<Invention of Claim 3>
According to the configuration of claim 3, while the threshold current is set with high accuracy, a mirror current reflecting the sense current with high accuracy is generated by the current mirror circuit, and this is compared with the threshold current. High currents can be compared, and the accuracy of abnormality detection becomes extremely high.

<請求項4の発明>
請求項4の構成によれば、複数の異常状態を同時に検出でき、検出の自由度を高めることができる。
<Invention of Claim 4>
According to the configuration of the fourth aspect, a plurality of abnormal states can be detected simultaneously, and the degree of freedom of detection can be increased.

<請求項5の発明>
請求項5の構成によれば、ソース端子の電圧レベルが低く外付け抵抗に電流が流れないような場合(例えば、ソース端子の電圧レベルが零レベルに近い領域など)においても、閾値電流を良好に生成でき、異常検出を安定して行うことができる。
<Invention of Claim 5>
According to the configuration of claim 5, the threshold current is good even when the voltage level of the source terminal is low and no current flows through the external resistor (for example, a region where the voltage level of the source terminal is close to zero). Therefore, abnormality detection can be performed stably.

<請求項6の発明>
請求項6の構成によれば、外付け抵抗に流れる電流に加算するためバイアス電流を、半導体スイッチ素子の外部の第2外付け抵抗に基づいて生成できるため、半導体スイッチ素子内の抵抗によってバイアス電流を生成する場合と比較してばらつきを抑えることができ、その結果、閾値電流の精度高い設定が可能となる。
<Invention of Claim 6>
According to the configuration of the sixth aspect, since the bias current to be added to the current flowing through the external resistor can be generated based on the second external resistor outside the semiconductor switch element, the bias current is generated by the resistance in the semiconductor switch element. The variation can be suppressed as compared with the case of generating the threshold value, and as a result, the threshold current can be set with high accuracy.

<請求項7の発明>
請求項7の構成によれば、第2外付け抵抗に印加する電圧を一定電圧に維持できるため、精度高い定電流を安定して流すことができる。
<Invention of Claim 7>
According to the configuration of the seventh aspect, since the voltage applied to the second external resistor can be maintained at a constant voltage, a highly accurate constant current can be flowed stably.

<請求項8の発明>
請求項8の構成によれば、第2外付け抵抗に印加する電圧を一定電圧に維持できるため、精度高い定電流を安定して流すことができる。
<Invention of Claim 8>
According to the configuration of the eighth aspect, since the voltage applied to the second external resistor can be maintained at a constant voltage, a highly accurate constant current can be flowed stably.

<請求項9の発明>
請求項9の構成によれば、請求項1と同様の効果を奏する半導体装置となる。
<Invention of Claim 9>
According to the configuration of claim 9, a semiconductor device having the same effect as that of claim 1 is obtained.

<実施形態1>
本発明の実施形態1を図1ないし図6を参照しつつ説明する。
(1)全体構成
図1は、実施形態1に係る電力供給制御装置10の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置10は、定電圧信号、或いは、PWM(Pulse Width Modulation。パルス幅変調)制御信号などの制御信号S1を直接又は間接的にパワーMOSFET15の制御入力端子(ゲート端子G)に与えることで、このパワーMOSFET15の出力側に連なる車両用電源60(以下、単に電源60とも称する)から負荷50への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置10は図示しない車両に搭載され、負荷50として例えば車両用のランプ、クーリングファン用モータやデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置10は、入力端子P1において、操作スイッチ52及び抵抗(図2:図1では図示略)が接続される構成をなし、操作スイッチ52がONとなることで動作するようになっている。
<Embodiment 1>
Embodiment 1 of the present invention will be described with reference to FIGS.
(1) Overall Configuration FIG. 1 is a block diagram showing the overall configuration of the power supply control apparatus 10 according to the first embodiment. As shown in the figure, the power supply control apparatus 10 according to the present embodiment includes a constant voltage signal. Alternatively, a control signal S1 such as a PWM (Pulse Width Modulation) control signal is directly or indirectly applied to the control input terminal (gate terminal G) of the power MOSFET 15 to be connected to the output side of the power MOSFET 15. The power supply from the vehicle power supply 60 (hereinafter also simply referred to as the power supply 60) to the load 50 is controlled. In the present embodiment, the power supply control device 10 is mounted on a vehicle (not shown) and is used as a load 50 to control driving of a vehicle lamp, a cooling fan motor, a defogger heater, and the like. This power supply control device 10 has a configuration in which an operation switch 52 and a resistor (not shown in FIG. 2: not shown in FIG. 1) are connected to each other at the input terminal P1, and operates when the operation switch 52 is turned on. ing.

図1に示すように、信号S1は入力端子P1に接続された入力インターフェース45に入力されるようになっており、このS1の入力に応じてFET47がオン状態となり、保護用論理回路40が通電される構成をなしている。保護用論理回路40にはチャージポンプ回路41とターンオフ回路42がそれぞれ接続されており、さらに過電流検知回路13、過温度検出回路48もそれぞれ接続されている。   As shown in FIG. 1, the signal S1 is input to the input interface 45 connected to the input terminal P1, and the FET 47 is turned on in response to the input of S1, and the protection logic circuit 40 is energized. The structure is made. A charge pump circuit 41 and a turn-off circuit 42 are connected to the protection logic circuit 40, respectively, and an overcurrent detection circuit 13 and an overtemperature detection circuit 48 are also connected to each other.

チャージポンプ回路41は、パワーMOSFET15に接続されており、チャージポンプ回路41とパワーMOSFET15のゲート端子Gとの間には、過電流検出回路13からのライン(具体的には、後述するセンスMOSFET16のゲート端子Gからのライン(図2参照))が接続されている。また、チャージポンプ回路41とパワーMOSFET15のゲート端子Gとの間のラインにおける過電流検知回路13との接続点と、パワーMOSFET15のゲート端子Gとの間には、ターンオフ回路42からのラインが接続されている。また、ターンオフ回路42は、パワーMOSFET15のドレイン電源端子Dとソース端子Sにもそれぞれ接続されている。なお、図1において図示は省略しているが、半導体スイッチ素子11の出力端子P3と外部端子P4の間には外付け抵抗12が接続され、外部端子P4と入力端子P1の間には第2外付け抵抗14が接続されている。なお、これらの端子の詳細については後述する。   The charge pump circuit 41 is connected to the power MOSFET 15. Between the charge pump circuit 41 and the gate terminal G of the power MOSFET 15, there is a line from the overcurrent detection circuit 13 (specifically, a sense MOSFET 16 described later). A line (see FIG. 2) from the gate terminal G is connected. A line from the turn-off circuit 42 is connected between the connection point of the overcurrent detection circuit 13 in the line between the charge pump circuit 41 and the gate terminal G of the power MOSFET 15 and the gate terminal G of the power MOSFET 15. Has been. The turn-off circuit 42 is also connected to the drain power supply terminal D and the source terminal S of the power MOSFET 15, respectively. Although not shown in FIG. 1, the external resistor 12 is connected between the output terminal P3 and the external terminal P4 of the semiconductor switch element 11, and the second terminal is connected between the external terminal P4 and the input terminal P1. An external resistor 14 is connected. Details of these terminals will be described later.

次に、過電流検知回路13について説明する。図2は、電力供給制御装置10の過電流検知回路13(過電流検知回路13は異常検出回路に相当する)を主として示す回路図である。同図に示すように、電力供給制御装置10は、パワーMOSFET15(パワーMOSFET15は、パワーFETに相当する)と、パワーMOSFET15の電流量に応じたセンス電流が流れるセンスMOSFET16(センスMOSFET16は、センスFETに相当する)と、パワーMOSFET15に流れる電流の異常検出を行う後述の過電流検知回路13とがワンチップ化された形態、或いは、複数のチップで構成されてワンパッケージ内に収容された形態にて半導体スイッチ素子11が構成されている。   Next, the overcurrent detection circuit 13 will be described. FIG. 2 is a circuit diagram mainly showing an overcurrent detection circuit 13 (the overcurrent detection circuit 13 corresponds to an abnormality detection circuit) of the power supply control device 10. As shown in the figure, the power supply control device 10 includes a power MOSFET 15 (the power MOSFET 15 corresponds to a power FET) and a sense MOSFET 16 (a sense MOSFET 16 is a sense FET) in which a sense current corresponding to the current amount of the power MOSFET 15 flows. And an overcurrent detection circuit 13 (to be described later) that detects an abnormality of the current flowing through the power MOSFET 15 in a single-chip form or a form that is configured by a plurality of chips and accommodated in a single package. Thus, the semiconductor switch element 11 is configured.

パワーMOSFET15は、ドレイン端子Dが電源端子P2に接続され、ソース端子Sが出力端子P3に接続されている。センスMOSFET16は、ゲート端子G及びドレイン端子DがパワーMOSFET15のゲート端子G及びドレイン端子Dと共通接続されている。また、パワーMOSFET15のソース端子S及びセンスMOSFET16のソース端子Sは、オペアンプ18の各入力端子にそれぞれ接続されており、互いに同電位に保たれるように構成されている。オペアンプ18の出力側には、FET20のゲート端子が接続されている。これらパワーMOSFET15及びセンスMOSFET16は、スイッチ52がONとなって入力端子P1から入力信号S1が入力されることを条件としてONするように構成されている。   The power MOSFET 15 has a drain terminal D connected to the power supply terminal P2 and a source terminal S connected to the output terminal P3. The sense MOSFET 16 has a gate terminal G and a drain terminal D commonly connected to the gate terminal G and the drain terminal D of the power MOSFET 15. Further, the source terminal S of the power MOSFET 15 and the source terminal S of the sense MOSFET 16 are respectively connected to the input terminals of the operational amplifier 18 and are configured to be kept at the same potential. The gate terminal of the FET 20 is connected to the output side of the operational amplifier 18. The power MOSFET 15 and the sense MOSFET 16 are configured to be turned on on condition that the switch 52 is turned on and the input signal S1 is input from the input terminal P1.

半導体スイッチ素子11の外部には、外付け抵抗12(外付け抵抗12は、閾値設定用抵抗に相当する)が設けられており、この外付け抵抗12は、一端が半導体スイッチ素子11の出力端子P3(パワーMOSFET15のソース端子Sが接続される端子)に接続され、他端が、半導体スイッチ素子11の外部端子P4と接続されている。外付け抵抗12は、一端の接続点(即ち、パワーMOSFETのソース端子S)の電圧レベルVsに応じた電流を、外部端子P4を通して流すように構成されている。   An external resistor 12 (the external resistor 12 corresponds to a threshold setting resistor) is provided outside the semiconductor switch element 11. One end of the external resistor 12 is an output terminal of the semiconductor switch element 11. P3 (terminal to which the source terminal S of the power MOSFET 15 is connected) is connected, and the other end is connected to the external terminal P4 of the semiconductor switch element 11. The external resistor 12 is configured to pass a current according to the voltage level Vs of the connection point at one end (that is, the source terminal S of the power MOSFET) through the external terminal P4.

また、半導体スイッチ素子11の外部には、後述の定電圧手段と外部端子P4との間に接続される第2外付け抵抗14が設けられており、定電圧手段の電圧レベルに応じて第2外付け抵抗14を電流Irbが流れるようになっている。この電流Irbと外付け抵抗12を流れる電流Irsとの加算電流Irに応じて、過電流検知回路13で閾値電流Ia、Ib(後述)が生成されるようになっている。   In addition, a second external resistor 14 connected between a constant voltage unit, which will be described later, and an external terminal P4 is provided outside the semiconductor switch element 11, and a second external resistor 14 is provided according to the voltage level of the constant voltage unit. A current Irb flows through the external resistor 14. The overcurrent detection circuit 13 generates threshold currents Ia and Ib (described later) in accordance with the addition current Ir of the current Irb and the current Irs flowing through the external resistor 12.

半導体スイッチ素子11の内部には、入力端子P1と接続されるツェナーダイオード38が設けられている。このツェナーダイオード38は、図1に示す入力インターフェース45の一部を構成している。本実施形態では、入力の論理は正論理とされており、入力端子P1は、入力信号S1がアクティブのときに一定電圧に保たれるように構成されている。即ち、本実施形態では、電源と抵抗54とツェナーダイオード38によって定電圧手段が構成されている。第2外付け抵抗14は、このように一定電圧に設定される入力端子P1に一端が接続され、他端が外部端子P4に接続されており、この第2外付け抵抗14を、一定電流Irbが流れるようになっている。つまり、外部端子P4には、一定電流Irbと外付け抵抗12を流れる電流Irsとの加算電流Irが流れることとなる。   Inside the semiconductor switch element 11, a Zener diode 38 connected to the input terminal P1 is provided. The Zener diode 38 constitutes a part of the input interface 45 shown in FIG. In this embodiment, the input logic is positive logic, and the input terminal P1 is configured to be maintained at a constant voltage when the input signal S1 is active. In other words, in this embodiment, the power source, the resistor 54, and the Zener diode 38 constitute constant voltage means. The second external resistor 14 has one end connected to the input terminal P1 set to a constant voltage in this way and the other end connected to the external terminal P4. The second external resistor 14 is connected to the constant current Irb. Is flowing. That is, the addition current Ir of the constant current Irb and the current Irs flowing through the external resistor 12 flows through the external terminal P4.

一方、過電流検知回路13は、外部端子P4に接続されており、パワーMOSFET15のソース端子Sの電圧レベルVsに応じて外付け抵抗12を通して流れる電流Irsと、外付け抵抗12とは異なる経路からの定電流(即ち、電流Irb)との加算電流Irに基づいて閾値電流Ia、Ib(後述)を設定し、この閾値電流Ia、Ibをセンス電流Isと比較することに基づいて異常信号OC、SC(後述)を出力することとなる。なお、電流Irsは、外付け抵抗12の抵抗値Rsに対するパワーMOSFET15のソース端子レベルVsの割合Vs/Rsに応じて定まる値であり、ソース端子レベルVsが増加するとIrsも増加し、Vsが減少するとIrsも減少するようになっている(即ち、ソース端子レベルVsの増減に応じてIrsも増減するようになっている)。   On the other hand, the overcurrent detection circuit 13 is connected to the external terminal P 4, and the current Irs flowing through the external resistor 12 according to the voltage level Vs of the source terminal S of the power MOSFET 15 and the path different from the external resistor 12. The threshold currents Ia and Ib (described later) are set on the basis of the addition current Ir with the constant current (that is, the current Irb), and the abnormal signal OC and the threshold currents Ia and Ib are compared with the sense current Is. SC (described later) is output. The current Irs is a value determined according to the ratio Vs / Rs of the source terminal level Vs of the power MOSFET 15 to the resistance value Rs of the external resistor 12, and when the source terminal level Vs increases, Irs increases and Vs decreases. Then, Irs also decreases (that is, Irs increases and decreases according to the increase and decrease of the source terminal level Vs).

過電流検知回路13においては、FET24、FET26によってカレントミラー回路が構成されるため、センス電流Isと同レベルのミラー電流Is’が流れ、FET28、FET30、及びFET34によるカレントミラー回路により、ミラー電流Is’と同レベルのミラー電流Is”がFET30、FET34に流れるように構成されている。即ち、センス電流Isと同レベルのミラー電流Is”がFET30、FET34に流れることとなる。そして、これらミラー電流Is”を後述する閾値電流Ia、Ibと比較することによって異常検出を行う。   In the overcurrent detection circuit 13, since a current mirror circuit is configured by the FET 24 and FET 26, a mirror current Is ′ having the same level as the sense current Is flows, and the mirror current Is is generated by the current mirror circuit including the FET 28, FET 30, and FET 34. The mirror current Is ″ having the same level as that of the current flows through the FETs 30 and 34. That is, the mirror current Is ″ at the same level as the sense current Is flows through the FETs 30 and 34. Then, abnormality detection is performed by comparing the mirror current Is ″ with threshold currents Ia and Ib described later.

また、過電流検知回路13は、外部端子P4に接続されており、外部端子P4を通して流れる電流Irに応じた閾値電流Ia、Ibと、センス電流Is(詳しくは、センス電流Isのミラー電流Is”)とを比較することに基づき異常信号を出力する構成をなしている。具体的には、FET22、FET32、FET36によりカレントミラー回路が構成されており、外部端子P4を通して流れる電流Irと同レベル、又は、電流Irと比例するレベルの第1閾値電流Ia及び第2閾値電流IbがFET32、FET36にそれぞれ流れるように構成されている。FET32とFET36は、互いにチャネル幅が異なるように設定されており、一定比率の電流が流れるように構成されている。本実施形態では、外部端子Irを流れる電流と同じレベルの第2閾値電流Ibが流れ、第2閾値電流Ibに対して一定割合(例えばIbの5/8程度)の第1閾値電流Iaが流れるようにFET22、FET32、FET36が構成されている。なお、IbとIaの比率は一定であればよく、構成や環境に応じて適切に定めることができる。   The overcurrent detection circuit 13 is connected to the external terminal P4, and threshold currents Ia and Ib corresponding to the current Ir flowing through the external terminal P4 and a sense current Is (specifically, a mirror current Is "of the sense current Is"). In other words, a current mirror circuit is configured by the FET 22, FET 32, and FET 36, and has the same level as the current Ir flowing through the external terminal P4. Alternatively, the first threshold current Ia and the second threshold current Ib at levels proportional to the current Ir are configured to flow through the FET 32 and the FET 36. The FET 32 and the FET 36 are set to have different channel widths. In this embodiment, the same current as that flowing through the external terminal Ir is used. The FET 22, FET 32, and FET 36 are configured such that the second threshold current Ib of the level flows and the first threshold current Ia flows at a constant rate (for example, about 5/8 of Ib) with respect to the second threshold current Ib. It should be noted that the ratio of Ib to Ia only needs to be constant and can be determined appropriately according to the configuration and environment.

過電流検知回路13は、第1異常状態を検出する第1異常検出部(即ち、FET30、FET32、検出ライン31によって構成される部分)と、第2異常状態を検出する第2異常検出部(即ち、FET34、FET36、検出ライン35によって構成される部分)とを有している。   The overcurrent detection circuit 13 includes a first abnormality detection unit (that is, a part constituted by the FET 30, the FET 32, and the detection line 31) for detecting a first abnormal state, and a second abnormality detection unit (for detecting a second abnormal state). That is, it includes a portion constituted by the FET 34, the FET 36, and the detection line 35).

第1異常検出部では、電流Irsと電流Irbとの加算電流Irに比例した第1閾値電流Iaが設定され、、この第1閾値電流Iaとセンス電流Is(詳しくはセンス電流Isのミラー電流Is”)と比較し、センス電流Isが第1閾値電流Iaを上回る場合(即ち、ミラー電流Is”が第1閾値電流Iaを超える場合)に、検出ライン31から第1異常信号OCを出力する。この第1異常信号OCは、過電流状態を示す信号として用いられる。   In the first abnormality detection unit, a first threshold current Ia proportional to the sum current Ir of the current Irs and the current Irb is set, and the first threshold current Ia and the sense current Is (specifically, the mirror current Is of the sense current Is). ”), The first abnormal signal OC is output from the detection line 31 when the sense current Is exceeds the first threshold current Ia (that is, when the mirror current Is ″ exceeds the first threshold current Ia). The first abnormal signal OC is used as a signal indicating an overcurrent state.

第2異常検出部では、電流Irsと電流Irbとの加算電流Irと同レベルの閾値電流Ibが設定され、この第2閾値電流Ibとセンス電流Is(詳しくはセンス電流Isのミラー電流Is”)とを比較し、センス電流Isが第2閾値電流Ibを上回る場合(即ち、ミラー電流Is”が第2閾値電流Ibを超える場合)に、検出ライン35から第2異常信号SCを出力する。この第2異常信号SCは、短絡状態を示す信号(換言すれば、第1異常状態よりも大きな電流が流れた状態を示す信号)として用いられる。   In the second abnormality detection unit, a threshold current Ib having the same level as the addition current Ir of the current Irs and the current Irb is set, and the second threshold current Ib and the sense current Is (specifically, the mirror current Is ″ of the sense current Is ”). When the sense current Is exceeds the second threshold current Ib (that is, when the mirror current Is ″ exceeds the second threshold current Ib), the second abnormality signal SC is output from the detection line 35. The second abnormal signal SC is used as a signal indicating a short-circuit state (in other words, a signal indicating a state in which a larger current flows than in the first abnormal state).

なお、上述の第1異常信号OC及び第2異常信号SCは保護用論理回路40に並列に入力されるように構成されており、後述の保護動作がなされるようになっている。また、これら第1異常信号OC及び第2異常信号SCはOR回路49にも入力されるようになっており、これら第1異常信号OC及び第2異常信号SC、或いは過温度検知回路からの温度異常を示す第3異常信号OTのいずれかの信号が入力された場合には、FET46がオンされ、プルアップ抵抗54を利用して外部装置(例えば警告ランプ等)に異常を示す信号が出力される。   The first abnormality signal OC and the second abnormality signal SC are configured to be input in parallel to the protection logic circuit 40, and a protection operation described later is performed. The first abnormal signal OC and the second abnormal signal SC are also input to the OR circuit 49, and the temperature from the first abnormal signal OC and the second abnormal signal SC or the over-temperature detection circuit is obtained. When any one of the third abnormality signals OT indicating an abnormality is input, the FET 46 is turned on, and a signal indicating the abnormality is output to an external device (for example, a warning lamp) using the pull-up resistor 54. The

(2)閾値設定
次に、閾値電流の設定について説明する。
図3は、センスMOSFET16のドレイン−ソース間電圧Vdsと、センスMOSFET16に流れるセンス電流Isとの関係、及び閾値電流Ibを示す図である。横軸は、センスMOSFET16のドレイン−ソース間電圧Vdsを示し、縦軸は、そのドレイン−ソース間電圧Vdsに応じてセンスMOSFET16を流れるセンス電流Isを示している。
(2) Threshold setting Next, setting of the threshold current will be described.
FIG. 3 is a diagram showing the relationship between the drain-source voltage Vds of the sense MOSFET 16 and the sense current Is flowing in the sense MOSFET 16, and the threshold current Ib. The horizontal axis indicates the drain-source voltage Vds of the sense MOSFET 16, and the vertical axis indicates the sense current Is flowing through the sense MOSFET 16 in accordance with the drain-source voltage Vds.

負荷が正常状態の場合パワーMOSFET15がオンした際の、センスMOSFET16のドレイン−ソース間電圧Vds及び電流Isの安定点は、負荷線L1とオン抵抗線L2との交点Aとなる。即ち、センスMOSFET16のドレイン−ソース間電圧Vds及び電流Isの値は、パワーMOSFET15のオン状態が維持されるのに伴って、点B(Vs(パワーMOSFET15のソース電圧)=0、Id(パワーMOSFET15のドレイン電流)=0の状態)から、負荷線L1に沿って変化し、安定点(交点A)に到達した時点で安定するのが理想的である。   When the load is in a normal state, the stable point of the drain-source voltage Vds and current Is of the sense MOSFET 16 when the power MOSFET 15 is turned on is an intersection A between the load line L1 and the on-resistance line L2. That is, the values of the drain-source voltage Vds and the current Is of the sense MOSFET 16 correspond to points B (Vs (source voltage of the power MOSFET 15) = 0, Id (power MOSFET 15) as the power MOSFET 15 is kept on. It is ideal that the voltage changes along the load line L1 and reaches a stable point (intersection A) and stabilizes.

しかしながら、負荷が短絡しているなどの異常事態が発生している場合、起動時に点Bから出発しても、その負荷50での電圧降下が極めて少ないため、パワーMOSFET15のソース電圧Vsはほとんど上昇しない。即ち、パワーMOSFET15のドレイン−ソース間電圧があまり変化しない状態で、パワーMOSFET15を流れる電流Idが急激に上昇してしまい、対応して、線L3に示すようにセンス電流Isが点Bから出発して急激に上昇することとなる。   However, when an abnormal situation such as a short circuit of the load occurs, the voltage drop at the load 50 is very small even when starting from the point B at the start-up, so that the source voltage Vs of the power MOSFET 15 is almost increased. do not do. That is, in the state where the drain-source voltage of the power MOSFET 15 does not change so much, the current Id flowing through the power MOSFET 15 rapidly rises. Correspondingly, the sense current Is starts from the point B as shown by the line L3. Will rise rapidly.

即ち、ソース電圧Vsが低く、ドレイン−ソース間電圧Vdsが高いときに電流Idが急上昇してしまうこととなるが、本実施形態に係る電力供給制御装置10では、このような電流Idの異常上昇を速やかに防止するため、電流Idに対し一定比率で流れるセンス電流Isを閾値電流Ia、Ibと比較して異常検出を行う構成とし、さらに、ソース電圧Vsが低いときには、それに応じて閾値電流Ia、Ibを低く設定するようにして閾値設定の適正化を図っている。そして、Isが閾値電流Ia、Ibを上回ることを条件として保護回路40にて遮断動作を行うようにしている。なお、保護回路40による遮断動作については後述する。   That is, when the source voltage Vs is low and the drain-source voltage Vds is high, the current Id increases rapidly. However, in the power supply control device 10 according to the present embodiment, such an abnormal increase in the current Id occurs. In order to quickly prevent the current Id, the sense current Is flowing at a constant ratio with respect to the current Id is compared with the threshold currents Ia and Ib to detect an abnormality. Further, when the source voltage Vs is low, the threshold current Ia is accordingly detected. , Ib is set low so as to optimize the threshold setting. Then, the protection circuit 40 performs a cutoff operation on condition that Is exceeds the threshold currents Ia and Ib. The blocking operation by the protection circuit 40 will be described later.

閾値電流Ia、Ibは、上述したように、第2外付け抵抗14を流れる定電流Irbと、パワーMOSFET15のソース端子Sの電圧Vsに応じて外付け抵抗12を流れる電流Irsとの加算電流Irに応じて、FET22,FET32、FET36によるカレントミラー回路により生成される。このうち、第2閾値電流Ibが、電流Irと同レベルの電流となるように、FET22、FET36が構成されており、電流Ir(即ち、第2閾値電流Ib)とドレイン−ソース間電圧Vdsとの関係は図3の線L4のように示される。図3に示すように、電流Irとドレイン−ソース間電圧Vdsとの関係を示す線L4は、所定領域においてL1の勾配と同勾配とされている。   As described above, the threshold currents Ia and Ib are the addition current Ir of the constant current Irb flowing through the second external resistor 14 and the current Irs flowing through the external resistor 12 according to the voltage Vs of the source terminal S of the power MOSFET 15. Is generated by a current mirror circuit composed of FET22, FET32, and FET36. Among them, the FET 22 and the FET 36 are configured such that the second threshold current Ib is the same level as the current Ir, and the current Ir (that is, the second threshold current Ib) and the drain-source voltage Vds This relationship is shown as a line L4 in FIG. As shown in FIG. 3, a line L4 indicating the relationship between the current Ir and the drain-source voltage Vds has the same slope as the slope of L1 in a predetermined region.

第2閾値電流Ibは、パワーMOSFET15のソース端子Sの電圧Vsの増減に応じて増減する電流とされている。即ち、ソース端子Sの電圧Vsのレベルが低い状態ではそれに応じた低い閾値電流Ibが設定され、Vsが高い場合には、それに応じた高い閾値電流が設定されるようになっている。したがって、閾値電流を一定値とする場合と比較して閾値電流を最適化できる。即ち、Vdsが大きくなるに従って閾値電流に達するまでの時間が短くなり、迅速かつパワーMOSFET15での電力損失が小さい状態での遮断が可能となる。   The second threshold current Ib is a current that increases or decreases in accordance with the increase or decrease of the voltage Vs of the source terminal S of the power MOSFET 15. That is, when the level of the voltage Vs of the source terminal S is low, a low threshold current Ib is set accordingly, and when Vs is high, a high threshold current is set accordingly. Therefore, the threshold current can be optimized as compared with the case where the threshold current is set to a constant value. That is, as Vds increases, the time until the threshold current is reached is shortened, and it is possible to quickly cut off in a state where the power loss in the power MOSFET 15 is small.

本実施形態では、最大負荷時におけるセンス電流Isの通常時(異常状態が発生していない場合)の負荷線L1を、Is=m・Vds+n(ただし、m、nは定数)で表した場合、第2閾値電流Ibは、領域Cにおいて、Ib=m・Vds+s(ただし、sは定数)と設定される。領域DにおいてIb=s(ただしsは定数)と設定される。また、Ibの勾配は、Vs/Rsで定められるため、外付け抵抗12の抵抗値Rsを調整することにより、負荷線L1の勾配と閾値電流のラインL4の勾配を領域Cにおいて同一とすることができる。また、バイアス電流Irbは、第2外付け抵抗14の抵抗値Rbを調整することにより設定できる。   In the present embodiment, when the load line L1 at the normal time of the sense current Is at the maximum load (when no abnormal state occurs) is expressed by Is = m · Vds + n (where m and n are constants), In the region C, the second threshold current Ib is set as Ib = m · Vds + s (where s is a constant). In region D, Ib = s (where s is a constant) is set. Since the slope of Ib is determined by Vs / Rs, the slope of the load line L1 and the slope of the threshold current line L4 are made the same in the region C by adjusting the resistance value Rs of the external resistor 12. Can do. The bias current Irb can be set by adjusting the resistance value Rb of the second external resistor 14.

大部分の領域Cにおいて勾配がほぼ同一とされ、領域Dにおいて適切な閾値電流が定められることで、短絡が生じたとしても、センス電流Isは、時間を要することなく即座に閾値電流Ibに達することとなり、効果的な保護が図られることとなる。即ち、仮に閾値電流を一定レベルに設定する場合、短絡発生からセンス電流Isが閾値電流に達するまでに時間がかかるため、その間、保護が図られず、悪影響が懸念されるが、本実施形態では、状態に応じた閾値電流が設定されるため、迅速で適切な保護が図られることとなる。   Even if a short circuit occurs because the gradient is almost the same in most regions C and an appropriate threshold current is determined in region D, the sense current Is immediately reaches the threshold current Ib without taking time. As a result, effective protection is achieved. That is, if the threshold current is set to a certain level, it takes time from the occurrence of a short circuit until the sense current Is reaches the threshold current. During this time, protection is not achieved and there is a concern about adverse effects. Since the threshold current corresponding to the state is set, quick and appropriate protection is achieved.

なお、図3では、第2閾値電流Ibの設定方法について詳細に説明したが、第1閾値電流Iaも同様に設定されることとなる。なお、第1閾値電流Iaは第2閾値電流Ibに対して所定割合となる電流であるため、第1閾値電流Iaを示すラインはそのようなラインとなる   In FIG. 3, the method for setting the second threshold current Ib has been described in detail, but the first threshold current Ia is also set in the same manner. Since the first threshold current Ia is a current having a predetermined ratio with respect to the second threshold current Ib, the line indicating the first threshold current Ia is such a line.

本実施形態では、閾値設定用の抵抗が半導体スイッチ素子11の内部ではなく、半導体スイッチ素子11の外部に外付け抵抗12、14として設けられるため、図3の破線L4にてばらつき幅が例示されるように、製造過程に起因する抵抗値のばらつきが抑えられ、閾値電流Ia、Ibを精度高く設定でき、ひいては、異常検出を高精度に行うことができる。また、このように閾値電流Ia、Ibが精度高く設定される一方で、カレントミラー回路によってセンス電流Isを精度高く反映したばらつきの少ないミラー電流Is”が生成され(破線L1にて示されるばらつき幅を参照)、これが閾値電流Ia、Ibと比較されることとなるため、精度の高い電流同士の比較が可能となり、異常検出の精度が極めて高くなる。そして、パワーMOSFET15のソース端子Sの電圧Vsの増減に応じて増減するように閾値電流Ia、Ibを設定できるため(より詳しくは、大部分の領域において、閾値電流のラインL4が負荷線L1の勾配とほぼ同勾配となるように設定され、それ以外の領域についても、適切な閾値電流が定められるため)、全ての領域において一律に一定レベルの閾値を設定するような構成と比較して、短絡が生じた場合に、センス電流のレベルが即座に閾値電流レベルに達することとなり、迅速な保護が図られる。   In this embodiment, the threshold setting resistors are provided not as the semiconductor switch element 11 but as the external resistors 12 and 14 outside the semiconductor switch element 11, and therefore the variation width is illustrated by the broken line L4 in FIG. As described above, variations in the resistance value due to the manufacturing process can be suppressed, the threshold currents Ia and Ib can be set with high accuracy, and thus abnormality detection can be performed with high accuracy. Further, while the threshold currents Ia and Ib are set with high accuracy in this way, a mirror current Is ″ with less variation reflecting the sense current Is with high accuracy is generated by the current mirror circuit (the variation width indicated by the broken line L1). Since this is compared with the threshold currents Ia and Ib, it becomes possible to compare the currents with high accuracy, and the accuracy of abnormality detection becomes extremely high, and the voltage Vs of the source terminal S of the power MOSFET 15 The threshold currents Ia and Ib can be set to increase / decrease in accordance with the increase / decrease (more specifically, in most regions, the threshold current line L4 is set to have substantially the same gradient as the gradient of the load line L1. For other regions, appropriate threshold currents are set), so that a constant level threshold is set uniformly in all regions. Configuration as compared with the case where short circuit occurs, the level of sense current immediately becomes to reach a threshold current level, immediate protection is achieved.

(3)保護用論理回路
図4には、前述の制御信号S1を受けることで起動する保護用論理回路40の構成が示されている。この保護用論理回路40は、正常時には、チャージポンプ回路41を駆動させ、このチャージポンプ回路41は昇圧した電圧をパワーMOSFET15及びセンスMOSFET16の各ゲート−ソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路40は、上記第1異常信号OC、第2異常信号SCを受けた異常検出時には、チャージポンプ回路41をオフさせるとともに、ターンオフ回路42を駆動させる制御信号S4を出力し、これにより、パワーMOSFET15及びセンスMOSFET16の各ゲート−ソース間の電荷を放電し、遮断動作させるように動作する。
(3) Protection Logic Circuit FIG. 4 shows the configuration of the protection logic circuit 40 that is activated by receiving the control signal S1. The protection logic circuit 40 drives the charge pump circuit 41 in a normal state, and the charge pump circuit 41 applies a boosted voltage between the gate and the source of the power MOSFET 15 and the sense MOSFET 16 to turn on the power supply state. To work. On the other hand, the protection logic circuit 40 outputs the control signal S4 that turns off the charge pump circuit 41 and drives the turn-off circuit 42 when detecting the abnormality that has received the first abnormality signal OC and the second abnormality signal SC. As a result, the power MOSFET 15 and the sense MOSFET 16 are operated so as to discharge the electric charges between the gates and the sources and to perform the blocking operation.

保護用論理回路40は、オシュレータ72(OSC)、Nbitカウンタ回路70、Mbitカウンタ回路71、NOR回路76及びAND回路77等を含んで構成されている。このうち、NOR回路76には、第1異常信号OC、第2異常信号SCが入力される。そして、このNOR回路76からの信号S5と、Nbitカウンタ回路70からそのカウンタが初期値(N=0)のときに出力される信号S6とがAND回路77に入力され、このAND回路77からのリセット信号RST3がオシュレータ72及びNbitカウンタ回路70に与えられて初期化されるようになっている。   The protection logic circuit 40 includes an oscillator 72 (OSC), an Nbit counter circuit 70, an Mbit counter circuit 71, a NOR circuit 76, an AND circuit 77, and the like. Among these, the NOR circuit 76 receives the first abnormality signal OC and the second abnormality signal SC. Then, the signal S5 from the NOR circuit 76 and the signal S6 output from the Nbit counter circuit 70 when the counter is the initial value (N = 0) are input to the AND circuit 77. A reset signal RST3 is supplied to the oscillator 72 and the Nbit counter circuit 70 to be initialized.

このような構成により、オシュレータ72及びNbitカウンタ回路70は、保護用論理回路40が第1異常信号OC又は第2異常信号SCを受ける前は、リセット状態で待機する。そして、オシュレータ72及びNbitカウンタ回路70は、第1異常信号OC又は第2異常信号SCを受けたときにリセット状態が解除され、Nbitカウンタ回路70がオシュレータ72の発振周波数に応じたタイミングでNbit分の時間(本実施形態では例えば10ms)のカウントを開始し、Nbit分カウントした後にリセットされ再びNbit分のカウントを開始する。また、オシュレータ72及びNbitカウンタ回路70は、保護用論理回路40が第1異常信号OC及び第2異常信号SCのいずれも受けておらず、かつ、Nbitカウンタ回路70のカウンタがゼロになっているときにリセットされるようになっている。従って、Nbitカウンタ回路70は、保護用論理回路40が第1異常信号OC又は第2異常信号SCを一旦受けると、その後、再度第1異常信号OC又は第2異常信号SCを受けるかどうかにかかわらず、Nbit分カウントアップするまでカウントを継続する。   With such a configuration, the oscillator 72 and the Nbit counter circuit 70 wait in a reset state before the protection logic circuit 40 receives the first abnormality signal OC or the second abnormality signal SC. The oscillator 72 and the Nbit counter circuit 70 are released from the reset state when the first abnormal signal OC or the second abnormal signal SC is received, and the Nbit counter circuit 70 counts Nbit at a timing according to the oscillation frequency of the oscillator 72. (For example, 10 ms in this embodiment) is started, and after counting for N bits, the counter is reset and starts counting for N bits again. In the oscillator 72 and the Nbit counter circuit 70, the protection logic circuit 40 receives neither the first abnormality signal OC nor the second abnormality signal SC, and the counter of the Nbit counter circuit 70 is zero. When it comes to reset. Therefore, once the protection logic circuit 40 receives the first abnormal signal OC or the second abnormal signal SC, the Nbit counter circuit 70 determines whether or not it receives the first abnormal signal OC or the second abnormal signal SC again. Instead, the count is continued until N bits are counted up.

また、Nbitカウンタ回路70は、k(<N)bit分カウント(本実施形態では例えば500μs)したときに出力信号S8を出力する。そして、AND回路79は、この出力信号S8と、第2異常信号SCとが与えられるようになっている。要するに、AND回路79は、保護用論理回路40に第2異常信号SCが入力されてNbitカウンタ回路70がカウントを開始したときは、k(<N)bit分カウント後に出力信号S9を出力するのである。
更に、Nbitカウンタ回路70は、h(k<h<N)bit分カウント(本実施形態では例えば2ms)したときに出力信号S2を出力する。そして、AND回路78は、この出力信号S2と、第1異常信号OCとが与えられるようになっている。要するに、AND回路78は、保護用論理回路40に第1異常信号OCが入力されてNbitカウンタ回路70がカウントを開始したときは、h(k<h<N)bit分カウント後に出力信号S7を出力するのである。
The Nbit counter circuit 70 outputs the output signal S8 when counting by k (<N) bits (for example, 500 μs in this embodiment). The AND circuit 79 is supplied with the output signal S8 and the second abnormality signal SC. In short, the AND circuit 79 outputs the output signal S9 after counting by k (<N) bits when the N bit counter circuit 70 starts counting when the second abnormal signal SC is input to the protection logic circuit 40. is there.
Further, the Nbit counter circuit 70 outputs the output signal S2 when counting by h (k <h <N) bits (for example, 2 ms in this embodiment). The AND circuit 78 is supplied with the output signal S2 and the first abnormality signal OC. In short, when the first abnormality signal OC is input to the protection logic circuit 40 and the Nbit counter circuit 70 starts counting, the AND circuit 78 outputs the output signal S7 after counting h (k <h <N) bits. It outputs.

Mbitカウンタ回路71は、Nbitカウンタ回路70がオーバフロー(Nbit分カウントアップ)した回数をMbit分カウントするものである。そして、Mbitカウンタ回路71は、例えば、制御信号S1が入力端子に入力された時(例えば負荷駆動信号が入力された時)にリセット信号RST2を受けてカウンタがリセットされ、常にはローレベルの出力信号S3を出力し、オーバフロー(Mbit分カウントアップ)したときに反転したハイレベルの出力信号S3を出力するように動作する。つまり、Mbitカウンタ回路71は、制御信号S1が入力端子に入力された時(例えば負荷駆動信号が入力された時)のリセット信号RST2を受けたときのみカウンタがリセットされるようになっている。   The Mbit counter circuit 71 counts the number of times the Nbit counter circuit 70 has overflowed (counted up by Nbits) for Mbits. The Mbit counter circuit 71 receives the reset signal RST2 when, for example, the control signal S1 is input to the input terminal (for example, when the load drive signal is input), and the counter is reset. The signal S3 is output, and an operation is performed so as to output a high-level output signal S3 that is inverted when overflowing (counting up by Mbit). That is, the Mbit counter circuit 71 is configured to reset the counter only when receiving the reset signal RST2 when the control signal S1 is input to the input terminal (for example, when the load drive signal is input).

また、保護用論理回路40は、チャージポンプ回路41、ターンオフ回路42に制御信号S4を与えてオンオフ動作させる、ラッチ回路としてのRS−FF74(RSフリップフロップ)を有している。このRS−FF74は、セット端子SにOR回路73からのセット信号SETが入力され、リセット端子Rにリセット信号RST1が入力され、出力端子Qにチャージポンプ回路41及びターンオフ回路42のそれぞれ入力端子が接続されている。   Further, the protection logic circuit 40 has an RS-FF 74 (RS flip-flop) as a latch circuit that applies a control signal S4 to the charge pump circuit 41 and the turn-off circuit 42 to perform an on / off operation. In this RS-FF 74, the set signal SET from the OR circuit 73 is input to the set terminal S, the reset signal RST1 is input to the reset terminal R, and the input terminals of the charge pump circuit 41 and the turn-off circuit 42 are input to the output terminal Q, respectively. It is connected.

RS−FF74は、リセット状態で出力端子Qからローレベルの制御信号S4を出力してチャージポンプ回路41をオンしターンオフ回路42をオフすることにより、パワーMOSFET15及びセンスMOSFET16は、チャージポンプ回路41からの昇圧された電圧信号を受けて通電状態となる。そして、このリセット状態でセット信号SETが入力されることでチャージポンプ回路41がオフしターンオフ回路42がオンし、これにより、パワーMOSFET15及びセンスMOSFET16は、各ゲートーソース間の電荷が放電され遮断動作に切り替わり、オフする。   The RS-FF 74 outputs a low-level control signal S4 from the output terminal Q in the reset state to turn on the charge pump circuit 41 and turn off the turn-off circuit 42, whereby the power MOSFET 15 and the sense MOSFET 16 are connected to the charge pump circuit 41. In response to the boosted voltage signal, an energized state is established. Then, when the set signal SET is input in this reset state, the charge pump circuit 41 is turned off and the turn-off circuit 42 is turned on. As a result, the power MOSFET 15 and the sense MOSFET 16 are discharged from each gate and source and are cut off. Switch and turn off.

OR回路73は、上記AND回路78からの出力信号S7が入力されるとともに、AND回路79からの出力信号S9が入力される。従って、OR回路73は、過電流状態の検出(第1異常信号OC出力)時から2ms経過後、又は、短絡状態の検出(第2異常信号SC出力)時から500μs経過後に、RS−FF74にセット信号SETを与える。   The OR circuit 73 receives the output signal S7 from the AND circuit 78 and the output signal S9 from the AND circuit 79. Therefore, the OR circuit 73 is connected to the RS-FF 74 after 2 ms from the detection of the overcurrent state (first abnormality signal OC output) or after 500 μs from the detection of the short circuit state (second abnormality signal SC output). A set signal SET is given.

また、AND回路75は、Mbitカウンタ回路71からの出力信号S3を反転した信号が入力されるとともに、リセット信号RST1が入力される。つまり、AND回路75は、Mbitカウンタ回路71からローレベルの出力信号を受けているときは、リセット信号RST1を有効化させてRS−FF74のリセット端子Rに与える一方で、Mbitカウンタ回路71からハイレベルの出力信号を受けたときには、リセット信号RST1を無効化させてRS−FF74のリセット端子Rにリセット信号RST1を与えないようにする有効化手段として機能する。   The AND circuit 75 receives a signal obtained by inverting the output signal S3 from the Mbit counter circuit 71 and a reset signal RST1. That is, when the AND circuit 75 receives a low-level output signal from the Mbit counter circuit 71, the AND circuit 75 validates the reset signal RST1 and applies the reset signal RST1 to the reset terminal R of the RS-FF 74, while the high level from the Mbit counter circuit 71. When the level output signal is received, it functions as an enabling means that invalidates the reset signal RST1 and prevents the reset signal RST1 from being applied to the reset terminal R of the RS-FF 74.

次に、リセット信号RST1は、制御信号S1が入力端子に入力された時、又は、Nbitカウンタ回路70のカウンタが初期値(N=0)の時に出力される。   Next, the reset signal RST1 is output when the control signal S1 is input to the input terminal or when the counter of the Nbit counter circuit 70 is the initial value (N = 0).

(動作)
<短絡異常の発生時>
以上の構成により、保護用論理回路40は、制御信号S1が入力端子に入力された時にRS−FF74によってパワーMOSFET15及びセンスMOSFET16をオンして通電状態とし、例えば、第2異常信号SCを受けたときに、Nbitカウンタ回路70がカウントを開始し、そのNbitカウンタ回路70がkカウントし、かつ、短絡状態が継続したとき(500μs後)にRS−FF74がセット状態となりパワーMOSFET15及びセンスMOSFET16をオフして強制的に遮断動作をさせる。
(Operation)
<When a short circuit abnormality occurs>
With the above configuration, the protection logic circuit 40 turns on the power MOSFET 15 and the sense MOSFET 16 by the RS-FF 74 when the control signal S1 is input to the input terminal, and receives the second abnormal signal SC, for example. When the Nbit counter circuit 70 starts counting, the Nbit counter circuit 70 counts k and the short-circuit state continues (after 500 μs), the RS-FF 74 is set and the power MOSFET 15 and the sense MOSFET 16 are turned off. To forcibly shut off.

このときの遮断動作は、「自己復帰可能な1次遮断動作」に相当する。即ち、Nbitカウンタ回路70がオーバフローしてカウントがゼロに初期化されたときにリセット信号RST1が出力され、このリセット信号RST1は、AND回路75において有効化される。従って、これによりRS−FF74はリセット状態に変移してパワーMOSFET15及びセンスMOSFET16を通電状態に復帰させることができるのである。   The shut-off operation at this time corresponds to a “primary shut-off operation capable of self-return”. That is, the reset signal RST1 is output when the Nbit counter circuit 70 overflows and the count is initialized to zero, and the reset signal RST1 is validated in the AND circuit 75. Accordingly, this allows the RS-FF 74 to change to the reset state and return the power MOSFET 15 and the sense MOSFET 16 to the energized state.

そして、この通電状態に復帰したときに、未だ短絡状態となっており、保護用論理回路40が第2異常信号SCを受けたときには、再び上記1次遮断動作を実行する。従って、短絡状態が解消されない限り、RS−FF74は、図5(A)に示すように、500μsの時間幅(パルス幅)のハイレベル信号(パワーMOSFET15等をオンして通電状態とする信号)を10ms周期で出力する制御信号S4(デューティ比5%)をチャージポンプ回路41を通してパワーMOSFET15及びセンスMOSFET16のゲートGに与えて強制オンオフ動作を実行する。   When the energized state is restored, the circuit is still in a short-circuit state, and when the protective logic circuit 40 receives the second abnormal signal SC, the primary cutoff operation is executed again. Therefore, as long as the short-circuit state is not eliminated, the RS-FF 74 is a high-level signal (a signal for turning on the power MOSFET 15 and the like to turn on the current) as shown in FIG. Is supplied to the gates G of the power MOSFET 15 and the sense MOSFET 16 through the charge pump circuit 41 to execute the forced on / off operation.

そして、Mbitカウンタ回路71は、この強制オンオフ動作の実行回数、つまり、Nbitカウンタ回路70がオーバフローした回数をカウントしM回になったときに、ハイレベルの出力信号を出力する。これにより、AND回路75は、リセット信号RST1を無効化させ、次にNbitカウンタ回路70がオーバフローしてもRS−FF74はリセット状態に変移しなくなる。つまり、このときの遮断動作が「自己復帰不能な2次遮断動作」に相当する。   The Mbit counter circuit 71 counts the number of executions of the forced on / off operation, that is, the number of times the Nbit counter circuit 70 has overflowed, and outputs a high-level output signal when it reaches M times. As a result, the AND circuit 75 invalidates the reset signal RST1, and the RS-FF 74 does not change to the reset state even if the Nbit counter circuit 70 overflows next time. That is, the blocking operation at this time corresponds to a “secondary blocking operation incapable of self-return”.

<過電流異常の発生時>
一方、保護用論理回路40は、第1異常信号OCを受けたとき、Nbitカウンタ回路70がカウントを開始し、そのNbitカウンタ回路70がhカウントし、かつ、過電流状態が継続したとき(2ms後)に、上記1次遮断動作を実行する。その後、Nbitカウンタ回路70がオーバフローしてカウントがゼロに初期化されたときにリセット信号RST1が出力され、RS−FF74はリセット状態に変移してパワーMOSFET15及びセンスMOSFET16を通電状態に復帰させる。続いて、この通電状態に復帰したときに、未だ過電流状態となっており、保護用論理回路40が第1異常信号OCを受けたときには、再び上記1次遮断動作を実行する。従って、過電流状態が解消されない限り、RS−FF74は、図5(B)に示すように、2msの時間幅(パルス幅)のハイレベル信号を10ms周期で出力する制御信号S4(デューティ比20%)をチャージポンプ回路41を通してパワーMOSFET15及びセンスMOSFET16のゲートGに与えて強制オンオフ動作を実行する。
<When an overcurrent error occurs>
On the other hand, when the protection logic circuit 40 receives the first abnormality signal OC, the Nbit counter circuit 70 starts counting, the Nbit counter circuit 70 counts h, and the overcurrent state continues (2 ms). After), the above-mentioned primary shut-off operation is executed. Thereafter, when the Nbit counter circuit 70 overflows and the count is initialized to zero, the reset signal RST1 is output, and the RS-FF 74 shifts to the reset state and returns the power MOSFET 15 and the sense MOSFET 16 to the energized state. Subsequently, when the energized state is restored, the overcurrent state is still present, and when the protective logic circuit 40 receives the first abnormality signal OC, the primary cutoff operation is executed again. Therefore, as long as the overcurrent state is not eliminated, the RS-FF 74 outputs a control signal S4 (duty ratio 20) that outputs a high level signal having a time width (pulse width) of 2 ms in a cycle of 10 ms as shown in FIG. %) Is applied to the gates G of the power MOSFET 15 and the sense MOSFET 16 through the charge pump circuit 41 to execute the forced on / off operation.

そして、やはり、この強制オンオフ動作の実行回数、つまり、Nbitカウンタ回路70がオーバフローした回数をカウントしM回になったときに、Mbitカウンタ回路71はハイレベルの出力信号を出力する。これにより、AND回路75は、リセット信号RST1を無効化させ、次にNbitカウンタ回路70がオーバフローしてもRS−FF74はリセット状態に変移しなくなる上記2次遮断動作を実行する。   Again, when the number of executions of this forced on / off operation, that is, the number of times that the Nbit counter circuit 70 has overflowed is counted and becomes M times, the Mbit counter circuit 71 outputs a high level output signal. As a result, the AND circuit 75 invalidates the reset signal RST1, and executes the above-described secondary cutoff operation in which the RS-FF 74 does not change to the reset state even if the Nbit counter circuit 70 overflows next time.

<閾値電流値と、デューティ比の定め方>
次に、過電流異常時における第1閾値電流値Ia及び強制オンオフ動作の第1デューティ比D(Da)、短絡異常時における第2閾値電流値Ib及び強制オンオフ動作の第2デューティ比D(Db)の定め方について説明する。
<Threshold current value and duty ratio setting method>
Next, the first threshold current value Ia at the time of overcurrent abnormality and the first duty ratio D (Da) of the forced on / off operation, the second threshold current value Ib at the time of short circuit abnormality and the second duty ratio D (Db of the forced on / off operation) ) Is explained.

図6は、本実施形態の電力供給制御装置10に接続され得る外部回路、例えば電線(例えば電線被覆材)の発煙特性について、電流レベルと通電時間(溶断時間)との関係を示したグラフである。つまり、任意の一定電流(ワンショット電流)を電線に流したときに、当該電線の被覆材の焼損が発生するまでの時間を示している。なお、同グラフは、電力供給制御装置10に接続される電線の発煙特性を示している。なお、電力供給制御装置10に接続される外部回路(電線等の配線部材、負荷)によって発煙特性は異なり、次述する方法によって定まる閾値電流値もそれに対応して異なってくるが、この調整は、前述した外付け抵抗12、14の抵抗値を変更することにより容易に行うことができる。   FIG. 6 is a graph showing the relationship between the current level and the energization time (melting time) for smoke characteristics of an external circuit, for example, an electric wire (for example, a wire covering material) that can be connected to the power supply control device 10 of the present embodiment. is there. That is, it shows the time until burning of the covering material of the wire when an arbitrary constant current (one-shot current) is passed through the wire. The graph shows the smoke generation characteristics of the electric wire connected to the power supply control device 10. The smoke generation characteristic varies depending on the external circuit (wiring member such as an electric wire, load) connected to the power supply control device 10, and the threshold current value determined by the method described below varies correspondingly. This can be easily performed by changing the resistance values of the external resistors 12 and 14 described above.

同グラフ中、Istdは定格電流であり、Ioは電線における発熱と放熱のバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ioよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。本実施形態のように、電流異常検出時に強制オンオフ制御してパワーMOSFET15等をデューティ比制御する場合には、上記熱平衡状態における平衡時限界電流Ioを基準に、各閾値電流値及びデューディ比を考える必要がある。   In the graph, Istd is a rated current, and Io is an equilibrium limit current that can flow in a thermal equilibrium state in which heat generation and heat dissipation in the wire are balanced. In the case where a current having a level higher than the equilibrium limit current Io is applied, the region becomes an excessive thermal resistance region, and the current level and the time until burning are in an inversely proportional relationship. As in the present embodiment, when the duty ratio control is performed on the power MOSFET 15 and the like by performing forced on / off control when a current abnormality is detected, each threshold current value and the duty ratio are considered based on the equilibrium limit current Io in the thermal equilibrium state. There is a need.

ここで、一定の平衡時限界電流Ioを与えて電線が溶断するまでの時間t1の総発熱量は、平衡時限界電流Ioの2乗に比例し、デューティ比Dの電流を与えた場合の最大許容電流レベルImaxは、次の式1から求めることができる。   Here, the total amount of heat generated during the time t1 from when a constant equilibrium limit current Io is applied to when the electric wire is blown is proportional to the square of the equilibrium limit current Io, and is the maximum when a current having a duty ratio D is applied. The allowable current level Imax can be obtained from the following equation 1.

Imax=Io/√D
従って、第1閾値電流値Ia及び第2閾値電流値Ibは、この最大許容電流レベルImax以下のレベルに設定する必要がある。また、例えば制御信号S1が入力端子に入力された時には定格電流の約10倍(負荷がランプの場合)の突入電流がパワーMOSFET15等に流れるため、この突入電流値よりも大きい値に設定することが望ましい。少なくとも第2閾値電流値Ibは突入電流値よりも大きい値にすべきである。この点を考慮して、本実施形態では、過電流異常について第1デューティ比Daを20%とし、第1閾値電流値Iaの最大値は上記数式1から導出されるImax以下の値に設定されている。また、短絡異常について第2デューティ比Dbを5%とし、第2閾値電流値Ibの最大値は上記数式1から導出されるImax以下の値に設定されている。
Imax = Io / √D
Therefore, the first threshold current value Ia and the second threshold current value Ib must be set to a level equal to or lower than the maximum allowable current level Imax. Further, for example, when the control signal S1 is input to the input terminal, an inrush current of about 10 times the rated current (when the load is a lamp) flows to the power MOSFET 15 and the like. Is desirable. At least the second threshold current value Ib should be larger than the inrush current value. In consideration of this point, in the present embodiment, the first duty ratio Da is set to 20% for the overcurrent abnormality, and the maximum value of the first threshold current value Ia is set to a value equal to or less than Imax derived from the above Equation 1. ing. For the short-circuit abnormality, the second duty ratio Db is set to 5%, and the maximum value of the second threshold current value Ib is set to a value equal to or less than Imax derived from Equation 1 above.

しかも、過電流異常時と短絡異常時とで強制オンオフ動作の1周期時間を同じ10msとし、かつ、第1閾値電流値Ia2に第1デューティ比Daを乗じた値と、第2閾値電流値Ib2に第2デューティ比Dbを乗じた値とが等量になるように、第1閾値電流値Iaと第2閾値電流値Ibとが調整されている。なお、各デューティ比の調整は、前述のNbitカウンタ回路70が出力信号S2,S8を出力するカウント数k、hを変更することにより行うことができる。 In addition, the same cycle time of the forced on / off operation is set to 10 ms in the case of an overcurrent abnormality and a short circuit abnormality, and a value obtained by multiplying the first threshold current value Ia 2 by the first duty ratio Da, and a second threshold current value The first threshold current value Ia and the second threshold current value Ib are adjusted so that the value obtained by multiplying Ib 2 by the second duty ratio Db is equal. Each duty ratio can be adjusted by changing the count numbers k and h at which the Nbit counter circuit 70 outputs the output signals S2 and S8.

そして、Mbitカウンタ回路71のカウント数M(回数閾値)は、平衡時限界電流Io(定電流)の溶断時間t1と、上記1回の強制オンオフ動作時の強制オンオフ時間(オン時間及びオフ時間の合計)との除算によって求めることができる。つまり、強制オンオフ動作が繰り返し行われた場合の積算オン時間が、上記平衡時限界電流Io(定電流)の溶断時間t1を超えない範囲でカウント数Mを定めればよいのである。   The count number M (threshold value threshold) of the Mbit counter circuit 71 includes the fusing time t1 of the equilibrium limit current Io (constant current) and the forced on / off time (on time and off time) at the time of the one forced on / off operation. It can be obtained by dividing the total). That is, the count number M may be determined within a range in which the integrated on-time when the forced on / off operation is repeatedly performed does not exceed the fusing time t1 of the equilibrium limit current Io (constant current).

このように、過電流異常時と短絡異常時とで、同一周期で、かつ、各電流異常毎の閾値電流値(Ia,Ib)に応じたデューティ比(Da,Db)で強制オンオフ動作を実行することで、いずれの電流異常が発生しても、共通のMbitカウンタ回路71のカウンタ数に基づいて2次遮断動作を実行できるのである。即ち、本実施形態に係る電力供給制御装置10は、電流異常を検出して自己復帰可能な1次遮断動作を行う自己保護機能を有するとともに、その電流異常によって電線等に熱量が蓄積されて焼損する前に自己復帰不能な2次遮断動作を行うヒューズ機能(外部回路保護機能)を有するのである。   As described above, the forced on / off operation is executed at the same period and the duty ratio (Da, Db) corresponding to the threshold current value (Ia, Ib) for each current abnormality at the time of overcurrent abnormality and at the time of short circuit abnormality. Thus, even if any current abnormality occurs, the secondary cutoff operation can be executed based on the counter number of the common Mbit counter circuit 71. In other words, the power supply control device 10 according to the present embodiment has a self-protection function that performs a primary shut-off operation capable of self-recovery by detecting a current abnormality, and the amount of heat is accumulated in an electric wire or the like due to the current abnormality, causing burnout. It has a fuse function (external circuit protection function) for performing a secondary shut-off operation that cannot be self-recovered before the operation.

<実施形態2>
次に、図7を参照して実施形態2について説明する。
実施形態2では、図7に示すように、半導体スイッチ素子11の内部において、ツェナーダイオードの代わりに、入力端子P1とダイオード接続される複数のFET39が設けられている点が実施形態1と異なり、それ以外の構成は、実施形態1と同様であるので同一の部分については同一の符号を付し詳細な説明は省略する。FET39の数は、FET22よりも多くなるように構成されており、ここでは4つのFETが直列にダイオード接続されている。本実施形態でも、入力論理は正論理とされ、半導体スイッチ素子11の内部において入力端子P1とダイオード接続されるFET39が設けられているため、入力端子P1は、入力信号がアクティブのときに一定電圧となるように構成されている。そして、実施形態1と同様に、半導体スイッチ素子11の外部において、入力端子P1と外部端子P4とに第2外付け抵抗14が接続されている。
<Embodiment 2>
Next, Embodiment 2 will be described with reference to FIG.
In the second embodiment, as shown in FIG. 7, the semiconductor switch element 11 is different from the first embodiment in that a plurality of FETs 39 that are diode-connected to the input terminal P1 are provided instead of the Zener diode. Since other configurations are the same as those of the first embodiment, the same portions are denoted by the same reference numerals, and detailed description thereof is omitted. The number of FETs 39 is configured to be larger than that of the FET 22, and here, four FETs are diode-connected in series. Also in this embodiment, since the input logic is positive logic and the FET 39 diode-connected to the input terminal P1 is provided inside the semiconductor switch element 11, the input terminal P1 has a constant voltage when the input signal is active. It is comprised so that. As in the first embodiment, the second external resistor 14 is connected to the input terminal P1 and the external terminal P4 outside the semiconductor switch element 11.

<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
<Other embodiments>
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention, and further, within the scope not departing from the gist of the invention other than the following. Various modifications can be made.

(1)上記実施形態では、外付け抵抗の一端をパワーMOSFET15のソース端子Sに接続される半導体スイッチ素子11の出力端子P3に接続し、他端を外部端子P4に接続してソース端子Sの電圧レベルVsの増減に応じて増減する閾値電流を生成したが、このような構成でなくてもよい。例えば、図8に示すように、外付け抵抗17の一端を電源端子P2に接続し、他端を外部端子P4に接続し、フラットな閾値電流Icを生成するようにしてもよい。図9は、この場合の、センスMOSFETのドレイン−ソース間の電圧Vdsと、センスMOSFETのドレイン電流Is(上記実施形態と同様の負荷線L1)との関係、及び閾値電流Ibを示している。なお、この例では、電流IbとVdsとの関係については、線L6にて示すようにVdsに拘わらずIbが一定となっている。この場合であっても、上記実施形態と同様に、製造過程に起因する抵抗値のばらつきを抑えて閾値電流を精度高く設定でき、異常検出を高精度に行いうる構成となる。   (1) In the above embodiment, one end of the external resistor is connected to the output terminal P3 of the semiconductor switch element 11 connected to the source terminal S of the power MOSFET 15, and the other end is connected to the external terminal P4. Although the threshold current that increases and decreases according to the increase and decrease of the voltage level Vs is generated, such a configuration is not necessary. For example, as shown in FIG. 8, one end of the external resistor 17 may be connected to the power supply terminal P2 and the other end connected to the external terminal P4 to generate a flat threshold current Ic. FIG. 9 shows the relationship between the drain-source voltage Vds of the sense MOSFET, the drain current Is of the sense MOSFET (the load line L1 similar to the above embodiment), and the threshold current Ib in this case. In this example, regarding the relationship between the currents Ib and Vds, Ib is constant regardless of Vds as shown by the line L6. Even in this case, similarly to the above-described embodiment, the threshold current can be set with high accuracy by suppressing variation in resistance value caused by the manufacturing process, and the abnormality detection can be performed with high accuracy.

本発明の電力供給制御装置の全体構成を例示するブロック図The block diagram which illustrates the whole structure of the power supply control apparatus of this invention 図1の電力供給制御装置の過電流検知回路(異常検出回路)の構成を主として例示する回路図1 is a circuit diagram mainly illustrating the configuration of an overcurrent detection circuit (abnormality detection circuit) of the power supply control device of FIG. センスMOSFETのドレイン−ソース間の電圧と、各電流との関係を示す図The figure which shows the relationship between the voltage between the drain-source of a sense MOSFET, and each current 保護回路を概念的に例示するブロック図Block diagram conceptually illustrating a protection circuit 制御信号S4について説明する説明図Explanatory drawing explaining control signal S4 発煙特性について説明する説明図Explanatory drawing explaining smoke generation characteristics 本発明の実施形態2に係る電力供給制御装置の回路構成を例示する回路図The circuit diagram which illustrates the circuit composition of the power supply control device concerning Embodiment 2 of the present invention. フラットな閾値電流を設定する構成を例示する回路図Circuit diagram illustrating a configuration for setting a flat threshold current 図8の構成に関して、センスMOSFETのドレイン−ソース間の電圧と、各電流との関係を示す図The figure which shows the relationship between the voltage between the drain-source of a sense MOSFET, and each electric current regarding the structure of FIG.

符号の説明Explanation of symbols

10…電力供給制御装置
11…半導体スイッチ素子(半導体装置)
12…外付け抵抗
13…過電流検知回路(異常検出回路)
14…第2外付け抵抗
15…パワーMOSFET(パワーFET)
16…センスMOSFET(センスFET)
38…ツェナーダイオード
P1…入力端子
P3…出力端子
P4…外部端子
Ia…第1閾値電流(閾値電流)
Ib…第2閾値電流(閾値電流)
DESCRIPTION OF SYMBOLS 10 ... Electric power supply control apparatus 11 ... Semiconductor switch element (semiconductor device)
12 ... External resistor 13 ... Overcurrent detection circuit (abnormality detection circuit)
14 ... Second external resistor 15 ... Power MOSFET (Power FET)
16 ... sense MOSFET (sense FET)
38 ... Zener diode P1 ... Input terminal P3 ... Output terminal P4 ... External terminal Ia ... First threshold current (threshold current)
Ib: second threshold current (threshold current)

Claims (9)

パワーFETを用いて電力供給制御を行う電力供給制御装置であって、
前記パワーFETと、前記パワーFETの電流量に応じたセンス電流が流れるセンスFETと、前記センス電流と閾値電流とに基づいて、前記パワーFETに流れる電流の異常検出を行う異常検出回路と、がワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体スイッチ素子と、
前記半導体スイッチ素子の外部に設けられると共に、一端が電源手段又は前記パワーFETのソース端子のいずれかに接続され、他端が、前記半導体スイッチ素子の外部端子と接続され、前記一端の接続点の電圧レベルに応じた電流を、前記外部端子を通して流す外付け抵抗と、
を備え、
前記異常検出回路は、前記外部端子に接続されると共に、前記外部端子を通して流れる電流に応じた前記閾値電流と、前記センス電流とを比較することに基づき異常信号を出力することを特徴とする電力供給制御装置。
A power supply control device that performs power supply control using a power FET,
The power FET, a sense FET in which a sense current corresponding to the amount of current of the power FET flows, and an abnormality detection circuit that detects an abnormality of the current flowing in the power FET based on the sense current and a threshold current. A semiconductor switch element that is made into one chip or configured by a plurality of chips and accommodated in one package;
Provided outside the semiconductor switch element, one end is connected to either the power supply means or the source terminal of the power FET, the other end is connected to the external terminal of the semiconductor switch element, the connection point of the one end An external resistor for flowing a current according to the voltage level through the external terminal;
With
The abnormality detection circuit is connected to the external terminal, and outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the external terminal with the sense current. Supply control device.
前記外付け抵抗は、前記一端が前記パワーFETのソース端子に接続される前記半導体スイッチ素子の出力端子に接続されており、
前記異常検出回路は、前記外付け抵抗を通して流れる電流に基づき、前記ソース端子の電圧レベルの増減に応じて増減する前記閾値電流を生成し、この閾値電流を、前記センス電流とを比較することに基づいて前記異常信号を出力することを特徴とする請求項1に記載の電力供給制御装置。
The external resistor is connected to the output terminal of the semiconductor switch element, the one end of which is connected to the source terminal of the power FET,
The abnormality detection circuit generates the threshold current that increases / decreases in accordance with the increase / decrease of the voltage level of the source terminal based on the current flowing through the external resistor, and compares the threshold current with the sense current. The power supply control device according to claim 1, wherein the abnormality signal is output based on the output.
前記異常検出回路は、前記センス電流に対応したミラー電流を流すカレントミラー回路を有し、
前記カレントミラー回路を流れる前記ミラー電流と、前記閾値電流とを比較することに基づいて前記異常信号を出力することを特徴とする請求項1又は請求項2に記載の電力供給制御装置。
The abnormality detection circuit has a current mirror circuit for flowing a mirror current corresponding to the sense current,
3. The power supply control device according to claim 1, wherein the abnormality signal is output based on a comparison between the mirror current flowing through the current mirror circuit and the threshold current. 4.
前記異常検出回路は、前記外付け抵抗を流れる電流に基づいて複数の前記閾値電流を設定し、この複数の前記閾値電流と前記センス電流とを比較することに基づいて複数の前記異常信号を出力することを特徴とする請求項1ないし請求項3のいずれかに記載の電力供給制御装置。 The abnormality detection circuit sets a plurality of threshold currents based on a current flowing through the external resistor, and outputs a plurality of abnormality signals based on comparing the plurality of threshold currents with the sense current. The power supply control device according to claim 1, wherein the power supply control device is a power supply control device. 前記異常検出回路は、前記外付け抵抗を流れる電流と、前記外付け抵抗とは異なる経路からの定電流と、の加算電流に基づいて前記閾値電流を生成することを特徴とする請求項1ないし請求項4のいずれかに記載の電力供給制御装置。 The abnormality detection circuit generates the threshold current based on an addition current of a current flowing through the external resistor and a constant current from a path different from the external resistor. The power supply control apparatus according to claim 4. 前記半導体スイッチ素子への入力端子と、前記外部端子との間に接続される第2外付け抵抗を有し、前記入力端子に接続される定電圧手段の電圧レベルに応じて前記第2外付け抵抗を介して前記定電流が流れることを特徴とする請求項1ないし請求項5のいずれかに記載の電力供給制御装置。 A second external resistor connected between the input terminal to the semiconductor switch element and the external terminal, and the second external resistor according to a voltage level of a constant voltage means connected to the input terminal; The power supply control device according to any one of claims 1 to 5, wherein the constant current flows through a resistor. 前記半導体スイッチ素子の内部において、前記入力端子と接続されるツェナーダイオードが設けられ、
前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする請求項1ないし請求項6のいずれかに記載の電力供給制御装置。
Inside the semiconductor switch element, a Zener diode connected to the input terminal is provided,
The power supply control device according to any one of claims 1 to 6, wherein the input terminal is configured to have a constant voltage when an input signal is active.
前記半導体スイッチ素子の内部において、前記入力端子とダイオード接続されるFETが複数直列接続されて設けられ、前記入力端子は、入力信号がアクティブのときに一定電圧となるように構成されていることを特徴とする請求項1ないし請求項6のいずれかに記載の電力供給制御装置。 Inside the semiconductor switching element, a plurality of diode-connected FETs connected to the input terminal are provided in series, and the input terminal is configured to have a constant voltage when the input signal is active. The power supply control device according to claim 1, wherein the power supply control device is a power supply control device. パワーFETを用いて電力供給制御を行う半導体装置であって、
前記パワーFETと、前記パワーFETの電流量に応じたセンス電流が流れるセンスFETと、前記センス電流と閾値電流とに基づいて、前記パワーFETに流れる電流の異常検出を行う異常検出回路と、がワンチップ化された状態、或いは、複数のチップで構成されてワンパッケージ化された状態で設けられており、
外付け抵抗が接続されるべき外部端子を備え、前記外付け抵抗の一端が電源手段又は前記パワーFETのソース端子のいずれかに接続され、他端が前記外部端子に接続されることで、前記一端の接続点の電圧レベルに応じた電流が、前記外部端子を通して流れる構成をなし、
前記異常検出回路は、前記外部端子に接続されると共に、前記外部端子を通して流れる電流に応じた前記閾値電流と、前記センス電流とを比較することに基づき異常信号を出力することを特徴とする半導体装置。
A semiconductor device that performs power supply control using a power FET,
The power FET, a sense FET in which a sense current corresponding to the amount of current of the power FET flows, and an abnormality detection circuit that detects an abnormality of the current flowing in the power FET based on the sense current and a threshold current. It is provided in a state that is made into one chip, or is made up of a plurality of chips and made into one package,
With an external terminal to which an external resistor is to be connected, one end of the external resistor is connected to either the power supply means or the source terminal of the power FET, and the other end is connected to the external terminal, The current according to the voltage level of the connection point at one end is configured to flow through the external terminal,
The abnormality detection circuit is connected to the external terminal and outputs an abnormality signal based on comparing the threshold current corresponding to the current flowing through the external terminal with the sense current. apparatus.
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* Cited by examiner, † Cited by third party
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JP2015053809A (en) * 2013-09-06 2015-03-19 株式会社オートネットワーク技術研究所 Overcurrent detector and motor drive circuit
JP2016208329A (en) * 2015-04-24 2016-12-08 日立オートモティブシステムズ株式会社 Load drive device

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