JP2005027380A

JP2005027380A - Intelligent power device and method for protecting its load against short circuit

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Publication number: JP2005027380A
Application number: JP2003187394A
Authority: JP
Inventors: Masayuki Kato; 雅幸加藤; Norio Isshiki; 功雄一色; Shuji Mayama; 修二眞山
Original assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-01-27
Anticipated expiration: 2023-06-30
Also published as: JP3964833B2

Abstract

<P>PROBLEM TO BE SOLVED: To enhance tolerance of a drive switching element by reducing heat stress thereof. <P>SOLUTION: Suppression level of a drain current Id is altered between a region AR1 where the drain-source voltage Vds of a drive switching element is high and a region AR2 where the drain-source voltage Vds is lower. The gate-source voltage of the drive switching element is set with a different threshold level for each region. Since the drain current Id can be suppressed quickly to an appropriate level depending on the drain-source voltage Vds of the drive switching element through combination of different conditions, heat stress of the drive switching element is reduced and tolerance thereof can be enhanced. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、負荷を駆動しつつ、この負荷の短絡を検出して保護するインテリジェントパワーデバイス及びその負荷短絡保護方法に関する。
【０００２】
【従来の技術】
自動車には、エンジン系、車体電動系または情報系等の様々な車載負荷が搭載されており、特に近年の電子技術の発展により、車載負荷としての各種電子ユニット等が数多く搭載されてきている。
【０００３】
ところで従来、図７の如く、負荷１と電源２とを結ぶ電流経路３にフューズ４を設置することで、各種の過電流保護を行ってきた（従来技術１）。尚、図７中の符合５はメカニカルリレーである。
【０００４】
しかしながら、過電流保護のために上記のようなフューズ４を使用する場合、このフューズ４が頻繁に切れると、それを交換する作業も頻繁になる。また、一般に、複数のフューズ４をひとまとめにユニット化したフューズボックスが使用されるが、このフューズボックスの体積が大きく、他の車載電装品の搭載スペースが少なくなる。さらに、フューズ４の交換作業を考慮すると、フューズボックスの搭載位置が限定される。
【０００５】
これらに鑑みて、フューズボックスに代えて半導体リレーを用いた負荷駆動回路を設置することも行われている。
【０００６】
具体的には以下の２つの方法がある。
【０００７】
ひとつには、過電流をシャント抵抗またはセンスまたはＭＯＳ−ＦＥＴで検出し、マイクロコンピュータまたは外部回路で過電流の判定をするもの（従来技術２）がある。この場合、突入電流は外部回路の基準電圧変更かマイクロコンピュータのソフトウェアプログラムにより対応することになる。
【０００８】
あるいは、図８に示すように、電流検出機能と判定機能を有する自己保護型のＩＰＤ（インテリジェントパワーデバイス）６を使用するもの（従来技術３）もある。
【０００９】
この従来技術３のＩＰＤ６は、図９の如く、インテリジェントパワーデバイス自身に過電流が流れたり過温度となった場合に、その旨を検出して電流を遮断する自己保護型の過電流保護機能を有するものである。この場合は、図８におけるフューズ４を省略することも可能である。
【００１０】
このＩＰＤ６は、図９の如く、基本的には、負荷１１に対する駆動のオンオフ切替えをパワーＭＯＳ−ＦＥＴからなる第１のスイッチング素子（駆動スイッチング素子）１２で行う構成となっている。
【００１１】
具体的には、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。
【００１２】
この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）する。
【００１３】
この際、電流制限部２５は、第１のスイッチング素子（駆動スイッチング素子）１２のドレイン−ソース間の電圧降下が所定のしきい値を超えたか否かを判断し、第１のスイッチング素子１２のドレイン−ソース間の電圧降下が所定のしきい値を超えた場合に、そのゲート−ソース間を短絡させて当該ゲートへの入力電圧を低減させ、第１のスイッチング素子１２に流れる電流を低減させる。
【００１４】
そして、このＩＰＤ６には、過電流を検知してその旨を保護用論理回路２１に報知する過電流検知回路２９と、過温度を検出して保護用論理回路２１に報知する過温度検出回路３１とが設けられており、保護用論理回路２１は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、チャージポンプ２３を介して、第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで電流及び温度を調整する。
【００１５】
ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断を行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。
【００１６】
そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、ＦＥＴである第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。
【００１７】
これらの従来技術２，３によると、それまで必要であったフューズ４の交換回数が大幅に低減し、その分の手間が必要なくなる。さらに、フューズボックス自体を省略することも可能であり、この場合には、必要となる搭載スペースを縮小することができる。
【００１８】
参考のために、この発明に関連する先行技術文献を以下に示しておく。
【００１９】
【特許文献１】
特開２０００−３１２４３３号公報
【００２０】
【発明が解決しようとする課題】
上記した従来技術２，３では、負荷１１が異常の場合に第１のスイッチング素子１２がオンすると、この第１のスイッチング素子１２に大電流が流れ、その大電流が所定のしきい値電流を超えた場合、あるいはその大電流によって第１のスイッチング素子１２の温度が上昇して所定のしきい値温度を超えた場合に、負荷１１の異常を検出し、第１のスイッチング素子１２のゲート−ソース間を短絡し、あるいは第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止することで、第１のスイッチング素子１２に流れる電流を制限する。
【００２１】
しかしこの場合、第１のスイッチング素子１２に大電流を流した後からの電流制限となるため、第１のスイッチング素子１２に加わる熱ストレスが大きく、これを頻繁に繰り返すと第１のスイッチング素子１２が破壊に至るという問題があった。
【００２２】
そこで、この発明の課題は、負荷異常時の駆動スイッチング素子（上記第１のスイッチング素子）の損失を低減し、駆動スイッチング素子の熱ストレスを低減することで、駆動スイッチング素子の耐性を向上し得るインテリジェントパワーデバイス及びその負荷短絡保護方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決すべく、請求項１に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、過電流を検出する手段と、過電流を検出したときに前記駆動スイッチング素子をオフにする手段と、前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する手段とを備えるものである。
【００２４】
請求項２に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなす第１の電流制限回路を有するものである。
【００２５】
請求項３に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路を有するものである。
【００２６】
請求項４に記載の発明は、請求項２に記載のインテリジェントパワーデバイスであって、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなす第２の電流制限回路をさらに有するものである。
【００２７】
請求項５に記載の発明は、請求項３または請求項４に記載のインテリジェントパワーデバイスであって、前記電流制限部を複数備え、前記各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されるものである。
【００２８】
請求項６に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００２９】
請求項７に記載の発明は、負荷への通電を行うパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子と、前記駆動スイッチング素子のゲート入力を制御する保護用論理回路と、前記駆動スイッチング素子に流れる電流を制限する電流制限部とを備え、前記電流制限部は、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３０】
請求項８に記載の発明は、請求項６または請求項７に記載のインテリジェントパワーデバイスであって、負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させるものである。
【００３１】
請求項９に記載の発明は、負荷への通電をパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子で行うにあたり、過電流を検出する工程と、過電流を検出したときに前記駆動スイッチング素子をオフにする工程と、前記駆動スイッチング素子をオフにした後にタイマ動作によって復帰する工程とを備えるものである。
【００３２】
請求項１０に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第２の閾値Ｖｔｈ２との間で、Ｖｇｓ≧Ｖｔｈ２となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３３】
請求項１１に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３４】
請求項１２に記載の発明は、請求項１０に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立し、且つ、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓと所定の第３の閾値Ｖｔｈ３との間で、Ｖｇｓ≧Ｖｔｈ３となる条件が成立したとき、前記負荷が短絡しているとみなすものである。
【００３５】
請求項１３に記載の発明は、請求項１１または請求項１２に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部を複数備え、各電流制限部によって、前記定数及び前記第３の閾値Ｖｔｈ３が変更して設定されるものである。
【００３６】
請求項１４に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のドレイン−ソース間電圧Ｖｄｓと所定の第１の閾値Ｖｔｈ１との間で、Ｖｄｓ≧Ｖｔｈ１となる条件が成立したときに、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３７】
請求項１５に記載の発明は、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、前記駆動スイッチング素子を通じて負荷への通電を行うにあたって、前記駆動スイッチング素子に流れる電流を電流制限部により制限するインテリジェントパワーデバイスの負荷短絡保護方法であって、前記電流制限部が、前記駆動スイッチング素子のソース電圧Ｖｓとそのドレイン電圧Ｖｄとの間で、Ｖｓ≦定数×Ｖｄとなる条件が成立したとき、前記駆動スイッチング素子のゲート−ソース間電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３になるよう制限し、この制限したことを以て前記負荷が短絡しているとみなし、前記保護用論理回路により前記駆動スイッチング素子のゲート入力を制御することで前記駆動スイッチング素子を遮断するものである。
【００３８】
請求項１６に記載の発明は、請求項１４または請求項１５に記載のインテリジェントパワーデバイスの負荷短絡保護方法であって、負荷短絡検出後に前記駆動スイッチング素子を周期的にオン動作させるものである。
【００３９】
【発明の実施の形態】
＜構成＞
図１は、この発明の一の実施の形態に係るインテリジェントパワーデバイスを示すブロック図である。尚、この実施の形態においては、図９に示した従来技術３内の各要素と同等の機能を有する要素について同一符合を付して説明している。また、図２は電流制限部２５ａの内部構成を示す回路図である。
【００４０】
このインテリジェントパワーデバイスは、図１において、第１のスイッチング素子（駆動スイッチング素子）１２に大電流が流れ始める前に負荷１１の短絡を検出し、この検出後、直ちに電流制限を開始するようにしている。そして、図３のように、起動時のように第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１と、起動後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低下する過渡的段階の第２の状態領域ＡＲ２と、その後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低いレベルで安定する第３の状態領域ＡＲ３との三段階に分け、それぞれの段階で電流Ｉｄの抑制条件及び抑制レベルを変更することで、負荷１１の短絡による第１のスイッチング素子１２の損失を低減し、その熱ストレスを低減して耐性を向上する。
【００４１】
具体的に、このインテリジェントパワーデバイスは、従来技術３と同様、第１のスイッチング素子（駆動スイッチング素子）１２と、入力インターフェース回路１５と、第２のスイッチング素子１７と、保護用論理回路２１と、チャージポンプ２３と、電流制限部２５ａと、ダイナミッククランプ回路２７と、過電流検知回路２９と、過温度検出回路３１と、論理和回路３３と、第３のスイッチング素子３７とを備える。
【００４２】
第１のスイッチング素子（駆動スイッチング素子）１２は、パワーＭＯＳ−ＦＥＴ（電界効果型トランジスタ）が使用されて負荷１１に対する駆動のオンオフ切替えを行うものであって、そのゲート−ソース間電圧のオンオフ閾値が２．３Ｖのものが適用される。
【００４３】
入力インターフェース回路１５は、負荷１１の駆動について操作者がオンオフ切替操作を行うための操作スイッチ１３のオンオフ状態を検知するものである。
【００４４】
第２のスイッチング素子１７は、ＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用されて入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときにオン状態となるものである。
【００４５】
保護用論理回路２１は、電源（＋Ｂ）１９からの給電を受けて動作するようになっており、電流制限部２５ａが負荷１１の短絡を含む異常状態を検出し、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、これらの各回路２５ａ，２９，３１からの信号に基づいてチャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄ及び温度を調整するものである。尚、電流制限部２５ａによる負荷１１の異常状態の検出については後述する。
【００４６】
チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つためＮチャネルＦＥＴ及び発振用コンデンサ等を用いて電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）するものである。
【００４７】
電流制限部２５ａは、第１のスイッチング素子１２のドレイン、ソース及びゲートのそれぞれに接続され、この第１のスイッチング素子１２に流れる電流を制限するとともに、負荷１１の短絡を含む異常時にその旨を保護用論理回路２１に通知するものであり、上述のように、電流制限部２５ａは図２に示した回路として実現される。
【００４８】
この電流制限部２５ａの機能について説明する。図３は、図１の回路構造における第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓと第１のスイッチング素子１２に流れるドレイン電流Ｉｄとの関係、及びその電流制限基準について示す図である。図３において、横軸は第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓを示しており、縦軸はそのドレイン−ソース間電圧Ｖｄｓに応じて第１のスイッチング素子１２に流れるドレイン電流Ｉｄを示している。そして、図３中の線Ｇ１は、想定される負荷の最小の抵抗値をもとに導出した負荷線であり、また線Ｇ２は、第１のスイッチング素子１２のオン抵抗特性を示すオン抵抗線である。ここでは、基本的に、電流Ｉｄが図３中のオン抵抗線Ｇ２を上回ることはないものとして説明する。
【００４９】
負荷１１が短絡していない場合、第１のスイッチング素子１２がオンした際のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの安定点は、負荷線Ｇ１とオン抵抗線Ｇ２との交点Ａとなる。即ち、第１のスイッチング素子１２及び負荷１１の耐久性等を考慮した場合、第１のスイッチング素子１２のドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、第１のスイッチング素子１２のオン状態が維持されるのに伴って、点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定するのが理想的である。
【００５０】
しかしながら、負荷１１が短絡している場合、起動時に点Ｂから出発しても、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧Ｖｓがほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。このような負荷１１の短絡時における電流Ｉｄの異常な上昇を速やかに防止しなければ、第１のスイッチング素子１２に熱ストレスが生じ、耐久性を阻害する。
【００５１】
そこで、電流制限部２５ａは、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓの大小に応じて３段階の状態領域ＡＲ１，ＡＲ２，ＡＲ３に分割し、特に第１のスイッチング素子１２のオン抵抗特性（オン抵抗線Ｇ２）で制限できない２つの状態領域ＡＲ１，ＡＲ２、即ち、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが比較的大きい２つの状態領域ＡＲ１，ＡＲ２において、所定の判断基準に基づいて、第１のスイッチング素子１２のゲート−ソース間を短絡させ、当該ゲートへの入力電圧を低減させることで、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを図３中の線Ｇ４，Ｇ５に低減させるとともに、併せて、保護用論理回路２１を通じて、第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。
【００５２】
電流制限部２５ａの内部構成を、図２に戻って説明する。この電流制限部２５ａは、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上（即ち、図３中の第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２：図４参照）である場合に負荷１１の異常状態を検出して第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第１の電流制限回路４１と、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが非常に大きい第１の状態領域ＡＲ１（図３）である場合に負荷１１の異常状態を検出して第１のスイッチング素子１２に流れるドレイン電流Ｉｄを制限する第２の電流制限回路４３と、上記両電流制限回路４１，４３での異常状態検出の論理和を求めて保護用論理回路２１に通知する負荷異常検出回路４５とを備える。
【００５３】
第１の電流制限回路４１は、第１のスイッチング素子１２のドレイン−ソース間に接続される抵抗５１と、この抵抗５１と第１のスイッチング素子１２のドレインとの間に接続されて保護用論理回路２１からのゲート入力によりオンオフ動作する第１のＦＥＴ５３と、第１のスイッチング素子１２のゲート−ソース間に接続された一対の分圧抵抗５５，５７と、ハイ側の分圧抵抗５５と第１のスイッチング素子１２のゲートとの間に接続された第２のＦＥＴ５９と、この第２のＦＥＴ５９のソース（即ち、分圧抵抗５５のハイ側）と第１のスイッチング素子１２のソースとの間に接続されるとともに両分圧抵抗５５，５７同士の接続点がゲート入力される第３のＦＥＴ６１とを備える。
【００５４】
第１のＦＥＴ５３は、第１の電流制限回路４１を機能させるための起動スイッチであって、保護用論理回路２１からのゲート入力によってオンする。
【００５５】
抵抗５１は、第１のＦＥＴ５３がオンのときに印加される第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓにより、第２のＦＥＴ５９のゲート入力を行うものである。
【００５６】
両分圧抵抗５５，５７の抵抗値は互いに同等とされ、第２のＦＥＴ５９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧を第３のＦＥＴ６１にゲート入力する。また、各分圧抵抗５５，５７は、第２のＦＥＴ５９がオンとなって電流が流される場合に、それぞれの両端電圧が約１．３Ｖとなるような抵抗値が設定される。
【００５７】
第２のＦＥＴ５９は、両分圧抵抗５５，５７に直列に接続されており、閾値電圧が約１．３Ｖに設定されている。ここで、上述のように、各分圧抵抗５５，５７に電流が流れる場合には、この各分圧抵抗５５，５７の両端電圧がそれぞれ１．３Ｖであるため、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路に電流が流れるための閾値電圧は、１．３Ｖ（第２のＦＥＴ５９の閾値電圧）＋１．３Ｖ（ハイ側の分圧抵抗５５の両端電圧）＋１．３Ｖ（ロー側の分圧抵抗５７の両端電圧）＝３．９Ｖとなる。このことから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（図３及び図４）＝３．９Ｖ以上となったときに、その旨を検出して第２のＦＥＴ５９がオンする電圧検出回路として機能する。尚、この直列回路の第１の閾値Ｖｔｈ１＝３．９Ｖは、図３に示すように、安定点ＡにおけるＶｄｓよりも高い値が採用される。
【００５８】
第３のＦＥＴ６１は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが所定の第２の閾値Ｖｔｈ２（図４参照）以上であるときに、このゲート−ソース間の電圧Ｖｇｓを短絡させることで第１のスイッチング素子１２のドレイン電流Ｉｄを抑制する第１の電流抑制素子として機能するもので、具体的に、第２のＦＥＴ５９がオンとなった場合に、第３のＦＥＴ６１のドレイン−ソース間に第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが印加され、この電圧Ｖｇｓが所定の分圧抵抗５５，５７によってゲート入力された分圧電圧（＝Ｖｇｓ／２）に基づいて、電圧Ｖｇｓが第２の閾値Ｖｔｈ２（図４参照）以上となったときにオンし、迂回電流Ｉ１が流れる。この場合、この迂回電流Ｉ１により、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２に制限され、第１のスイッチング素子１２のドレイン電流が低減される。この第３のＦＥＴ６１のゲート入力のオンオフ閾値は１．３Ｖ程度に設定され、また上記の第２の閾値Ｖｔｈ２は２．６Ｖに設定される。
【００５９】
かかる第１の電流制限回路４１の構成により、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（３．９〜４．０Ｖ）以上であり、且つ第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２（２．６Ｖ）以上という条件が成立したときに、この第１の電流制限回路４１が負荷１１の短絡を含む異常状態を検出し、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを制限し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ５に抑制することで、過電流を防止することになる。
【００６０】
第２の電流制限回路４３は、グランドＧＮＤと第１のスイッチング素子１２のドレインとの間に接続された３つの分圧抵抗６５，６７，６９と、第１のスイッチング素子１２のドレイン−ソース間に接続される抵抗７１と、この抵抗７１と第１のスイッチング素子１２のドレインとの間に接続されて後述する比較器８３からのゲート入力によりオンオフ動作する第４のＦＥＴ７３と、第１のスイッチング素子１２のゲート−ソース間に接続された一対の分圧抵抗７５，７７と、ハイ側の分圧抵抗７５と第１のスイッチング素子１２のゲートとの間に接続された第５のＦＥＴ７９と、この第５のＦＥＴ７９のソース（即ち、分圧抵抗７５のハイ側）と第１のスイッチング素子１２のソースとの間に接続されるとともに両分圧抵抗７５，７７同士の接続点がゲート入力される第６のＦＥＴ８１と、分圧抵抗６５，６７，６９での分圧電圧と第１のスイッチング素子１２のソース電圧Ｖｓとを比較して第４のＦＥＴ７３をオンオフする比較器８３とを備える。
【００６１】
グランドＧＮＤと第１のスイッチング素子１２のドレインとの間に接続された３つの分圧抵抗６５，６７，６９は、第１のスイッチング素子１２のドレイン電圧を分圧して比較器８３の負側入力端子に入力するためのもので、ロー側の分圧抵抗６９と中間の分圧抵抗６７との接続点が比較器８３の負側入力端子に接続されている。そして、各分圧抵抗６５，６７，６９は共に同等の抵抗値を有せしめられている。このため、第１のスイッチング素子１２のドレイン電圧Ｖｄは３つの分圧抵抗６５，６７，６９によって三等分され、これにより「Ｖｄ／３」の電圧が比較器８３の負側入力端子に入力される。
【００６２】
第１のスイッチング素子１２のゲート−ソース間に接続された両分圧抵抗７５，７７のうち、ハイ側の分圧抵抗７５の抵抗値は、第１の電流制限回路４１のハイ側の分圧抵抗５５よりも小さく設定され、またロー側の分圧抵抗７７の抵抗値は、第１の電流制限回路４１のロー側の分圧抵抗５７の抵抗値（ハイ側の分圧抵抗５５に等しい）と同等に設定されている。これにより、第５のＦＥＴ７９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧よりも高い電圧を第６のＦＥＴ８１にゲート入力することになり、これによって、第１の電流制限回路４１の第３のＦＥＴ６１よりも第２の電流制限回路４３の第６のＦＥＴ８１の方が優先的にオン動作して第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを短絡させることになる。
【００６３】
第５のＦＥＴ７９は、第４のＦＥＴ７３がオンのときに、抵抗７１の両端電圧が入力されてオンするものであり、ゲート入力のオンオフ閾値が１．３Ｖ程度に設定される。
【００６４】
第６のＦＥＴ８１は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが所定の第３の閾値Ｖｔｈ３（図４参照）以上であるときに、このゲート−ソース間の電圧Ｖｇｓを短絡させることで第１のスイッチング素子１２のドレイン電流Ｉｄを抑制する第１の電流抑制素子として機能するもので、具体的に、第５のＦＥＴ７９がオンとなった場合に、第６のＦＥＴ８１のドレイン−ソース間に第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが印加され、この電圧Ｖｇｓが所定の分圧抵抗７５，７７によってゲート入力された分圧電圧（＞Ｖｇｓ／２）に基づいて、電圧Ｖｇｓが第３の閾値Ｖｔｈ３以上となったときにオンし、迂回電流Ｉ２が流れる。この場合、この迂回電流Ｉ２により、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３に制限され、第１のスイッチング素子１２のドレイン電流が低減される。この第６のＦＥＴ８１のゲート入力のオンオフ閾値は１．３Ｖ程度に設定され、また上記の第３の閾値Ｖｔｈ３（図４参照）は２．３〜２．６Ｖの範囲内の所定の値に設定される。
【００６５】
比較器８３は、その正側入力端子が第１のスイッチング素子１２のソース（電圧＝Ｖｓ）に接続され、負側入力端子がロー側の分圧抵抗６９と中間の分圧抵抗６７との接続点（電圧＝Ｖｄ／３）に接続され、第１のスイッチング素子１２のソース電圧Ｖｓが分圧抵抗６５，６７，６９の分圧電圧Ｖｄ／３より小さい場合にロー出力となって、第４のＦＥＴ７３をオンにする。
【００６６】
かかる第２の電流制限回路４３の構成により、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満であり（即ち、図３中の第１の状態領域ＡＲ１）、且つ第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３（２．３〜２．６Ｖ）以上という条件が成立したときに、この第２の電流制限回路４３が負荷１１の短絡を含む異常状態を検出し、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを制限し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制することで、過電流を防止することになる。
【００６７】
負荷異常検出回路４５は、第１の電流制限回路４１及び第２の電流制限回路４３のそれぞれで負荷１１の短絡を含む異常状態が検出されたときに、その論理和をとって保護用論理回路２１に出力するもので、第１の電流制限回路４１内の第３のＦＥＴ６１とともにカレントミラー回路を構成してその第３のＦＥＴ６１に流れる迂回電流Ｉ１を検出するための第７のＦＥＴ９１と、この第７のＦＥＴ９１に並列に接続されるとともに第２の電流制限回路４３内の第６のＦＥＴ８１とともにカレントミラー回路を構成してその第６のＦＥＴ８１に流れる迂回電流Ｉ２を検出するための第８のＦＥＴ９３と、第７のＦＥＴ９１及び第８のＦＥＴ９３からなる並列回路のハイ側に接続されるプルアップ抵抗９５と、第７のＦＥＴ９１及び第８のＦＥＴ９３からなる並列回路とプルアップ抵抗９５との接続点からゲート入力を受ける第９のＦＥＴ９７と、この第９のＦＥＴ９７とグランドＧＮＤとの間に接続されるプルダウン抵抗９９とを備える。そして、第１の電流制限回路４１内の第３のＦＥＴ６１と第２の電流制限回路４３内の第６のＦＥＴ８１の少なくともいずれかがオンとなって迂回電流Ｉ１，Ｉ２が流れたときには、これらとカレントミラー回路を構成するいずれかのＦＥＴ９１，９３がオンとなって電流が流れ、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７がオンとなる構成となっている。そして、第９のＦＥＴ９７とプルダウン抵抗９９と接続点の電圧は保護用論理回路２１に出力される。即ち、第１の電流制限回路４１と第２の電流制限回路４３のいずれかが負荷１１の短絡を検出したときには、保護用論理回路２１に与えられるプルダウン抵抗９９の両端電圧がハイになる構成となっている。
【００６８】
図１に戻って、ダイナミッククランプ回路２７は、サージ電流の発生時に負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するために第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するためのものである。
【００６９】
過電流検知回路２９は、過電流を検知してその過電流が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。
【００７０】
過温度検出回路３１は、過温度を検出してその過温度が持続する間は保護用論理回路２１に所定の信号を断続的に送信し続けるものである。尚、この過温度検出回路３１としては、過温度が解除された際の復帰にリセット信号が必要なラッチ型と、温度が低下した場合に再オン切り換えを行う自動復帰型とがあるが、いずれが適用されても差し支えない。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００７１】
論理和回路３３は、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和をとるものである。
【００７２】
第３のスイッチング素子３７は、具体的にはＭＯＳ−ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）が使用され、過電流検知回路２９が過電流を検知しまたは過温度検出回路３１が過温度を検出したときに、論理和回路３３からの出力に基づいてオン状態となって、プルアップ抵抗３５を利用して警告ランプ等の外部の警報装置（図示省略）にその旨を報知するものである。
【００７３】
＜動作＞
次に、このインテリジェントパワーデバイスの動作を説明する。
【００７４】
まず、操作者が操作スイッチ１３でオンオフ切替操作を行ったときに、その操作スイッチ１３のオンオフ状態を入力インターフェース回路１５が検知する。入力インターフェース回路１５が操作スイッチ１３のオン状態を検知したときには、ＭＯＳ−ＦＥＴとしての第２のスイッチング素子１７がオン状態となり、保護用論理回路２１及びチャージポンプ２３に電源（＋Ｂ）１９が投入されて動作する。
【００７５】
この場合、チャージポンプ２３は、第１のスイッチング素子１２のゲートをそのソースよりも高電位に保つために電源（＋Ｂ）１９の電圧を昇圧（例えば２倍）し、第１のスイッチング素子１２にゲート入力のための電圧を印加する。
【００７６】
ここで、負荷１１が短絡していない場合は、第１のスイッチング素子１２のオンに伴って、図３中の点Ｂ（Ｖｄｓ＝Ｖｄ＝＋Ｂ（１４Ｖ），Ｉｄ＝０）から、負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定する。このように負荷１１が短絡していない場合は、負荷線Ｇ１のいずれの点も、線Ｇ２、Ｇ４，Ｇ５より下回っているため、電流制限部２５ａでの電流制限は行われない。
【００７７】
図４は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓとゲート−ソース間の電圧Ｖｇｓの起動後の時系列的変化を示す図、図５は、第１のスイッチング素子１２のドレイン電圧Ｖｄ、ソース電圧Ｖｓ及びゲート電圧Ｖｇの起動後の時系列的変化を示す図である。
【００７８】
負荷１１が短絡していない場合は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓは、図４中の符合１０１のように、電源１９の電圧＋Ｂから開始して、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２を順次通過し、第３の状態領域ＡＲ３に至った後、徐々に安定する。これは、図３中の点Ｂから負荷線Ｇ１に沿って矢印Ｑの方向に変化し、安定点Ａに到達した時点で安定することに相当する。
【００７９】
また、負荷１１が短絡していない場合は、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、図４のように、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、所定の電圧値Ｖｔｈ０で安定しており、第３の状態領域ＡＲ３に至った後、次第に上昇する。
【００８０】
さらに、負荷１１が短絡していない場合、第１のスイッチング素子１２のソース電圧Ｖｓとゲート電圧Ｖｇは、図５中の符合１０５，１０７の如く、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、負荷１１への電圧印加の過渡的な増大に応じて上昇し、第３の状態領域ＡＲ３に至った後は緩やかな上昇に変化する。そして、ソース電圧Ｖｓについては、図５中の符合１０５のように、ドレイン電圧Ｖｄにほぼ等しくなった時点で上限値となり、以後はドレイン電圧Ｖｄにほぼ等しい値に安定する。尚、負荷１１が短絡していない場合、図５に示したように、第１の状態領域ＡＲ１及び第２の状態領域ＡＲ２において、ゲート電圧Ｖｇとソース電圧Ｖｓとの差異はほぼ一定値Ｖｔｈ０となり、この差異は第３の閾値Ｖｔｈ３（＝２．３〜２．６Ｖ：図４参照）未満である。これに対して、第３の状態領域ＡＲ３では、図４に示したように、ゲート電圧Ｖｇとソース電圧Ｖｓとの差異が徐々に増大するが、負荷１１が短絡していない場合では、ドレイン−ソース間電圧Ｖｄｓが第１の閾値Ｖｔｈ１未満となるしたがって、後述するように、第１の電流制限回路４１及び第２の電流制限回路４３によって負荷１１の短絡が検出されることがなく、通常通りの動作が滞りなく行われる。
【００８１】
次に、起動時などにおいて、第２の電流制限回路４３の条件を満たしている場合（即ち、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満である場合）に、負荷１１の短絡が発生した場合の動作について説明する。
【００８２】
負荷１１が短絡している場合、例えば起動時に図３中の点Ｂから出発しても、その負荷１１での電圧降下が極めて少なくなるため、第１のスイッチング素子１２のソース電圧Ｖｓがほとんど上昇しない。即ち、第１のスイッチング素子１２に流れるドレイン電流Ｉｄが上昇しても、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが変化しないため、線Ｇ３に示すように、電流Ｉｄが点Ｂから出発して急激に上昇してしまう。
【００８３】
この場合の第１のスイッチング素子１２のソース電圧Ｖｓは、ロー側の負荷１１の短絡により、時間が経過しても、図５中の符合１０９のようにほとんど上昇しなくなる。この場合であっても、第１のスイッチング素子１２のゲート電圧Ｖｇはチャージポンプ２３での昇圧を受けて上昇していくため、図４中の破線１１１で示したように、ゲート−ソース間の電圧Ｖｇｓはそのまま上昇しようとする。
【００８４】
そこで、電流制限部２５ａの第２の電流制限回路４３は、第１の状態領域ＡＲ１である場合に、ゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３となった場合に、第１のスイッチング素子１２のゲート−ソース間を短絡させて、第１のスイッチング素子１２に過電流が流れるのを防止する。
【００８５】
即ち、第２の電流制限回路４３は、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３未満（即ち、図３中の第１の状態領域ＡＲ１）であるか否かを、比較器８３が分圧抵抗６５，６７，６９での分圧電圧「１／３Ｖｄ」と比較することで判断し、その結果、第１のスイッチング素子１２のソース電圧Ｖｓが分圧抵抗６５，６７，６９での分圧電圧「１／３Ｖｄ」未満である場合にのみ、第４のＦＥＴ７３にローのゲート入力がなされてこれがオンする。このように第４のＦＥＴ７３がオンすると、抵抗７１に電流が流れることにより両端電圧が発生して、第５のＦＥＴ７９がオンになる。
【００８６】
この第５のＦＥＴ７９がオンになると、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが分圧抵抗７５，７７で分圧された電圧が第６のＦＥＴ８１にゲート入力され、これによって第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第３の閾値Ｖｔｈ３以上であるときに、第６のＦＥＴ８１がオンとなり、第１のスイッチング素子１２のゲートとソースとの間が短絡され、第１のスイッチング素子１２の過電流が防止される。
【００８７】
ここで、ハイ側の分圧抵抗７５の抵抗値がロー側の分圧抵抗７７の抵抗値よりも小さく設定されているので、第５のＦＥＴ７９がオンのときに、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを二分した電圧よりも高い電圧を第６のＦＥＴ８１にゲート入力することになり、これによって、第１の電流制限回路４１の第３のＦＥＴ６１よりも第２の電流制限回路４３の第６のＦＥＴ８１の方が優先的にオン動作して第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓを第３の閾値Ｖｔｈ３に制限させることになる。
【００８８】
したがって、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、第１の状態領域ＡＲ１において、第２の電流制限回路４３によってほぼ図４中の第３の閾値Ｖｔｈ３に維持されることになる。このことは、図３において、第１のスイッチング素子１２に流れる電流が線Ｇ４に抑制されることを意味する。
【００８９】
そして、第６のＦＥＴ８１に迂回電流Ｉ２が通電されている際には、この第６のＦＥＴ８１とともにカレントミラー回路を構成している負荷異常検出回路４５内の第８のＦＥＴ９３にも同等の電流Ｉ２が流れる。そして、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７のゲート入力がローになると、この第９のＦＥＴ９７がオンして電流が流れる。このとき、プルダウン抵抗９９の両端電圧により、第９のＦＥＴ９７とプルダウン抵抗９９との接続点の電圧がハイとなり、この電圧が保護用論理回路２１に入力される。
【００９０】
保護用論理回路２１は、電流制限部２５ａからのハイ状態の電圧が与えられたことに基づいて、この電流制限部２５ａが負荷１１の短絡等の異常状態を検出したものとして認識し、チャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。ただし、この保護用論理回路２１は、負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００９１】
このように、起動時においては、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１に該当し、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制しているが、起動から時間が経過して、第２の状態領域ＡＲ２や第３の状態領域ＡＲ３にある場合であっても、途中で負荷１１が短絡して第１の状態領域ＡＲ１に移行したときには、第１のスイッチング素子１２に流れる電流Ｉｄを図３中の線Ｇ４に抑制することは勿論である。
【００９２】
次に、第２の状態領域ＡＲ２における電流Ｉｄの抑制について説明する。この状態は、第１の状態領域ＡＲ１の条件を満たしていない場合（即ち、第１のスイッチング素子１２のソース電圧Ｖｓがドレイン電圧Ｖｄの１／３以上である場合）であって、且つ、第２の状態領域ＡＲ２の条件を満たしている場合（即ち、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上）には、第１の電流制限回路４１によって、第１のスイッチング素子１２の電流Ｉｄが抑制される。
【００９３】
第１のスイッチング素子１２においては、保護用論理回路２１からのゲート入力によって第１のＦＥＴ５３がオンになり、電流が流れる。そうすると、抵抗５１の両端電圧により第２のＦＥＴ５９にゲート入力が与えられる。
【００９４】
ここで、上述のように、第２のＦＥＴ５９は、両分圧抵抗５５，５７に直列に接続されており、閾値電圧が約１．３Ｖに設定されているため、この第２のＦＥＴ５９がオンになって各分圧抵抗５５，５７に電流が流れる場合には、この各分圧抵抗５５，５７の両端電圧がそれぞれ１．３Ｖであることから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路に電流が流れるための閾値電圧は、１．３Ｖ（第２のＦＥＴ５９の閾値電圧）＋１．３Ｖ（ハイ側の分圧抵抗５５の両端電圧）＋１．３Ｖ（ロー側の分圧抵抗５７の両端電圧）＝３．９Ｖとなる。このことから、第２のＦＥＴ５９と両分圧抵抗５５，５７とからなる直列回路は、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが第１の閾値Ｖｔｈ１（図３及び図４）＝３．９Ｖ以上となったときに、その旨を検出して第２のＦＥＴ５９がオンする電圧検出回路として動作する。
【００９５】
このようにして、第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが所定の第１の閾値Ｖｔｈ１以上であることを検出すると、第２のＦＥＴ５９に電流が流れることにより、分圧抵抗５５，５７の分圧電圧が第３のＦＥＴ６１にゲート入力される。この際、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓが第２の閾値Ｖｔｈ２（２．６Ｖ）以上という条件が成立した場合に、第３のＦＥＴ６１がオンする。そうすると、第１〜第３のＦＥＴ５３，５９，６１が直列にオンすることにより、第１のスイッチング素子１２のゲートとソースとの間が短絡することになり、よって、第１のスイッチング素子１２のゲート−ソース間の電圧Ｖｇｓは、第２の状態領域ＡＲ２において、第１の電流制限回路４１によってほぼ図４中の第３の閾値Ｖｔｈ２に維持されることになる。このことは、図３において、第１のスイッチング素子１２に流れる電流が線Ｇ５に抑制されることを意味する。
【００９６】
そして、第３のＦＥＴ６１に迂回電流Ｉ１が通電されている際には、この第３のＦＥＴ６１とともにカレントミラー回路を構成している負荷異常検出回路４５内の第７のＦＥＴ９１にも同等の電流Ｉ１が流れる。そして、プルアップ抵抗９５の電圧降下によって第９のＦＥＴ９７のゲート入力がローになると、この第９のＦＥＴ９７がオンして電流が流れる。このとき、プルダウン抵抗９９の両端電圧により、第９のＦＥＴ９７とプルダウン抵抗９９との接続点の電圧がハイとなり、この電圧が保護用論理回路２１に入力される。
【００９７】
保護用論理回路２１は、電流制限部２５ａからのハイ状態の電圧が与えられたことに基づいて、この電流制限部２５ａが負荷１１の短絡等の異常状態を検出したものとして認識し、チャージポンプ２３を介し第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）して、第１のスイッチング素子１２に流れるドレイン電流Ｉｄを抑制する。ただし、この保護用論理回路２１は、負荷１１の短絡検出により第１のスイッチング素子１２を遮断等した後にも、周期的にオン動作をすることで、自律的な復帰を図る。この場合、保護用論理回路２１内に設定されたタイマの計時動作（タイマ動作）によって復帰するようにしてもよい。
【００９８】
また、過電流検知回路２９は、所定の電流しきい値に基づいて所定の基準に従って過電流を検知し、過電流であった場合に、その旨の信号を保護用論理回路２１に出力する。これに応じて、保護用論理回路２１は、チャージポンプ２３を介して第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）することで電流を調整する。
【００９９】
これと併行して、過温度検出回路３１は、過温度か否かを検出し、過温度であった場合にその旨の信号を保護用論理回路２１に出力する。これに応じて、保護用論理回路２１は、チャージポンプ２３を介して第１のスイッチング素子１２のゲート電圧の供給を遮断または断続的に停止（チョッピング）することで回路温度を調整する。
【０１００】
ただし、負荷１１に対してサージ電流が発生した場合に、負荷１１に対する電流供給の遮断またはチョッピングを行った場合に負サージにより電圧の過低下を抑制するため、ダイナミッククランプ回路２７は、負サージが発生している間だけ、第１のスイッチング素子１２をオンにしてインテリジェントパワーデバイス内の各部位を保護するよう機能する。
【０１０１】
そして、過電流検知回路２９が過電流を検知し、または過温度検出回路３１が過温度を検出したときに、その出力の論理和を論理和回路３３が論理判断し、第３のスイッチング素子３７をオン切り換えして、プルアップ抵抗３５を利用して例えば警告ランプ等の外部の警告装置等（図示省略）にその旨を報知する。
【０１０２】
以上のように、この実施の形態では、図３のように、起動時のように第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが高い第１の状態領域ＡＲ１と、起動後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低下する過渡的段階の第２の状態領域ＡＲ２と、その後に第１のスイッチング素子１２のドレイン−ソース間の電圧Ｖｄｓが低いレベルで安定する第３の状態領域ＡＲ３との三段階に分け、それぞれの段階で電流Ｉｄの抑制条件及び抑制レベルを変更することで、負荷１１の短絡による第１のスイッチング素子１２の損失を低減し、その熱ストレスを低減して耐性を向上することが可能となる。
【０１０３】
尚、上記実施の形態では、第１の電流制限回路４１及び第２の電流制限回路４３を、それぞれ図２に示したような構成としていたが、第１の電流制限回路４１の構成は図２に示したものに限られるものではなく、例えば第２の電流制限回路４３と同様の構成としつつ、分圧抵抗６５，６７，６９及び分圧抵抗７５，７７の分圧比のみを変更して、図３のような状態領域ＡＲ１，ＡＲ２及び電流Ｉｄの抑制線Ｇ４，Ｇ５を実現するようにしてもよい。
【０１０４】
また、図２中に示したプルアップ抵抗９５に代えて、図６に示したカレントミラー回路等の定電流源１１３を設けても差し支えない。
【０１０５】
【発明の効果】
請求項１及び請求項９に記載の発明によると、負荷への通電をパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子で行うにあたり、過電流を検出したときに駆動スイッチング素子をオフにするとともに、その後にタイマ動作によって復帰するようにしているので、速やかな復帰を行うことができる。
【０１０６】
請求項２及び請求項１０に記載の発明によると、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、駆動スイッチング素子を通じて負荷への通電を行うにあたって、電流制限部が、駆動スイッチング素子のドレイン−ソース間電圧が所定の第１の閾値以上であって、且つ、駆動スイッチング素子のゲート−ソース間電圧が所定の第２の閾値以上か否かを検出することで、負荷の短絡が発生したか否かを検出するので、負荷の短絡異常を速やかに検出できる。
【０１０７】
また、請求項３、請求項４、請求項１１及び請求項１２に記載の発明によると、保護用論理回路がパワーＭＯＳ−ＦＥＴとしての駆動スイッチング素子のゲート入力を制御し、駆動スイッチング素子を通じて負荷への通電を行うにあたって、電流制限部が、駆動スイッチング素子のソース電圧がそのドレイン電圧に対して一定の割合（定数）以下であって、且つ、駆動スイッチング素子のゲート−ソース間電圧が所定の第３の閾値以上か否かを検出することで、負荷の短絡が発生したか否かを検出するので、負荷の短絡異常を速やかに検出できる。
【０１０８】
あるいは、例えば請求項５及び請求項１３のように、電流制限部を複数備え、各電流制限部によって、一定の割合及び第３の閾値が変更して設定されるものでもよい。
【０１０９】
したがって、例えば請求項６及び請求項１４のように、電流制限部が、負荷の短絡が発生したことを検出した結果に基づいて、駆動スイッチング素子に流れる電流を速やかに制限したり、あるいは例えば請求項７及び請求項１５のように、保護用論理回路を通じて駆動スイッチング素子を速やかに遮断制御またはチョッピング制御することが可能となり、負荷異常時のスイッチング素子の損失を低減して熱ストレスを低減することで、その耐性を向上できる。
【０１１０】
請求項８及び請求項１６に記載の発明によると、保護用論理回路が、負荷短絡検出後に駆動スイッチング素子を周期的にオン動作をするので、自律的な復帰を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明の一の実施の形態に係るインテリジェントパワーデバイスを示すブロック図である。
【図２】この発明の一の実施の形態に係るインテリジェントパワーデバイス中の電流制限部の内部構成を示す回路図である。
【図３】第１のスイッチング素子のドレイン−ソース間電圧と駆動電流との関係、及びその電流制限基準について示す図である。
【図４】第１のスイッチング素子のドレイン−ソース間電圧とゲート−ソース間電圧の経時的変化を示す図である。
【図５】第１のスイッチング素子のソース電圧とゲート電圧の経時的変化を示す図である。
【図６】変形例として設けられる定電流源を示す回路図である。
【図７】従来技術１に係るインテリジェントパワーデバイスを示すブロック図である。
【図８】従来技術３に係るインテリジェントパワーデバイスを示すブロック図である。
【図９】従来技術３に係るインテリジェントパワーデバイスのＩＰＤを示すブロック図である。
【符号の説明】
１１負荷
１２スイッチング素子
１３操作スイッチ
１５入力インターフェース回路
１７スイッチング素子
１９電源
２１保護用論理回路
２３チャージポンプ
２５ａ電流制限部
２７ダイナミッククランプ回路
２９過電流検知回路
３１過温度検出回路
３３論理和回路
３５プルアップ抵抗
３７スイッチング素子
４１第１の電流制限回路
４３第２の電流制限回路
４５負荷異常検出回路
５１抵抗
５３，５９，６１，７３，７９，８１，９１，９３，９７ＦＥＴ
５５，５７分圧抵抗
６５，６７，６９分圧抵抗
７１抵抗
７５，７７分圧抵抗
８３比較器
９５プルアップ抵抗
９９プルダウン抵抗
ＡＲ１〜ＡＲ３状態領域ＡＲ
Ｖｄｓドレイン−ソース間電圧
Ｖｇｓゲート−ソース間電圧
Ｖｄドレイン電圧
Ｖｓソース電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an intelligent power device that detects and protects a short circuit of a load while driving the load, and a load short circuit protection method thereof.
[0002]
[Prior art]
Various in-vehicle loads such as an engine system, a vehicle body electric system, and an information system are mounted on an automobile. Particularly, due to recent development of electronic technology, various electronic units and the like as in-vehicle loads have been mounted.
[0003]
Conventionally, various overcurrent protections have been performed by installing a fuse 4 in a current path 3 connecting a load 1 and a power source 2 as shown in FIG. 7 (Prior Art 1). In addition, the code | symbol 5 in FIG. 7 is a mechanical relay.
[0004]
However, when the fuse 4 as described above is used for overcurrent protection, if the fuse 4 is frequently blown, the work for replacing it is also frequent. In general, a fuse box in which a plurality of fuses 4 are unitized is used, but the volume of the fuse box is large, and the mounting space for other in-vehicle electrical components is reduced. Furthermore, when the replacement work of the fuse 4 is taken into consideration, the mounting position of the fuse box is limited.
[0005]
In view of these circumstances, a load driving circuit using a semiconductor relay is installed instead of the fuse box.
[0006]
Specifically, there are the following two methods.
[0007]
One is a technique (prior art 2) in which an overcurrent is detected by a shunt resistor, a sense, or a MOS-FET, and the overcurrent is determined by a microcomputer or an external circuit. In this case, the inrush current is dealt with by changing the reference voltage of the external circuit or by a microcomputer software program.
[0008]
Alternatively, as shown in FIG. 8, there is a device (prior art 3) that uses a self-protection type IPD (intelligent power device) 6 having a current detection function and a determination function.
[0009]
As shown in FIG. 9, the IPD 6 of the prior art 3 has a self-protection type overcurrent protection function that detects that when an overcurrent flows or overheats in the intelligent power device itself and interrupts the current. I have it. In this case, the fuse 4 in FIG. 8 can be omitted.
[0010]
As shown in FIG. 9, the IPD 6 basically has a configuration in which driving on / off of the load 11 is switched by a first switching element (driving switching element) 12 made of a power MOS-FET.
[0011]
Specifically, when the operator performs an on / off switching operation with the operation switch 13, the input interface circuit 15 detects the on / off state of the operation switch 13. When the input interface circuit 15 detects the ON state of the operation switch 13, the second switching element 17 as an FET is turned ON, and the power supply (+ B) 19 is turned on to operate the protection logic circuit 21 and the charge pump 23. To do.
[0012]
In this case, the charge pump 23 boosts (for example, doubles) the voltage of the power supply (+ B) 19 using an N-channel FET and an oscillation capacitor in order to keep the gate of the first switching element 12 at a higher potential than its source. )
[0013]
At this time, the current limiting unit 25 determines whether or not the voltage drop between the drain and source of the first switching element (drive switching element) 12 exceeds a predetermined threshold value, and When the voltage drop between the drain and the source exceeds a predetermined threshold value, the gate and the source are short-circuited to reduce the input voltage to the gate, and the current flowing through the first switching element 12 is reduced. .
[0014]
The IPD 6 includes an overcurrent detection circuit 29 that detects an overcurrent and notifies the protection logic circuit 21 of the detection, and an overtemperature detection circuit 31 that detects an overtemperature and notifies the protection logic circuit 21 of the overcurrent detection circuit 31. And the protection logic circuit 21 detects the overcurrent when the overcurrent detection circuit 29 detects the overcurrent or the overtemperature detection circuit 31 detects the overtemperature through the charge pump 23. The current and temperature are adjusted by interrupting or intermittently stopping the supply of the gate voltage of the switching element 12.
[0015]
However, when a surge current is generated for the load 11, the dynamic clamp circuit 27 generates a negative surge in order to suppress excessive voltage drop due to the negative surge when the current supply to the load 11 is interrupted. During this time, the first switching element 12 is turned on to function to protect each part in the intelligent power device.
[0016]
When the overcurrent detection circuit 29 detects an overcurrent or the overtemperature detection circuit 31 detects an overtemperature, the logical sum circuit 33 logically determines the logical sum of the outputs, and the third FET is the FET. The switching element 37 is switched on, and a pull-up resistor 35 is used to notify an external warning device such as a warning lamp (not shown).
[0017]
According to these prior arts 2 and 3, the number of times of replacement of the fuse 4 which has been necessary up to that time is greatly reduced, and the time and effort for that is eliminated. Further, it is possible to omit the fuse box itself, and in this case, a necessary mounting space can be reduced.
[0018]
For reference, prior art documents related to the present invention are shown below.
[0019]
[Patent Document 1]
JP 2000-31433 A
[0020]
[Problems to be solved by the invention]
In the prior arts 2 and 3 described above, when the first switching element 12 is turned on when the load 11 is abnormal, a large current flows through the first switching element 12, and the large current has a predetermined threshold current. When it exceeds or when the temperature of the first switching element 12 rises due to the large current and exceeds a predetermined threshold temperature, an abnormality of the load 11 is detected and the gate of the first switching element 12- The current flowing through the first switching element 12 is limited by short-circuiting the sources or by interrupting or intermittently stopping the supply of the gate voltage of the first switching element 12.
[0021]
However, in this case, since the current is limited after a large current is passed through the first switching element 12, the thermal stress applied to the first switching element 12 is large, and if this is repeated frequently, the first switching element 12 There was a problem that led to destruction.
[0022]
Accordingly, an object of the present invention is to reduce the loss of the drive switching element (the first switching element) when the load is abnormal and to reduce the thermal stress of the drive switching element, thereby improving the tolerance of the drive switching element. It is an object to provide an intelligent power device and a load short-circuit protection method thereof.
[0023]
[Means for Solving the Problems]
In order to solve the above problems, the invention according to claim 1 is directed to a drive switching element as a power MOS-FET for energizing a load, a means for detecting an overcurrent, and the drive when an overcurrent is detected. Means for turning off the switching element and means for returning by a timer operation after turning off the drive switching element.
[0024]
According to a second aspect of the present invention, there is provided a drive switching element as a power MOS-FET for energizing a load, a protection logic circuit for controlling a gate input of the drive switching element, and a current flowing through the drive switching element. A current limiting unit for limiting, wherein the current limiting unit satisfies a condition of Vds ≧ Vth1 between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1, and A first current limit that the load is considered to be short-circuited when a condition of Vgs ≧ Vth2 is satisfied between the gate-source voltage Vgs of the drive switching element and a predetermined second threshold value Vth2. It has a circuit.
[0025]
According to a third aspect of the present invention, there is provided a driving switching element as a power MOS-FET for energizing a load, a protection logic circuit for controlling a gate input of the driving switching element, and a current flowing through the driving switching element. A current limiting unit for limiting, wherein the current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, and the drive switching Having a second current limiting circuit that assumes that the load is short-circuited when a condition of Vgs ≧ Vth3 is satisfied between the gate-source voltage Vgs of the element and a predetermined third threshold value Vth3 It is.
[0026]
According to a fourth aspect of the present invention, in the intelligent power device according to the second aspect of the invention, the current limiting unit is configured such that Vs ≦ constant × between the source voltage Vs of the drive switching element and the drain voltage Vd. When the condition of Vd is satisfied and the condition of Vgs ≧ Vth3 is satisfied between the gate-source voltage Vgs of the drive switching element and the predetermined third threshold value Vth3, the load is short-circuited. And a second current limiting circuit that is considered to be present.
[0027]
The invention according to claim 5 is the intelligent power device according to claim 3 or claim 4, comprising a plurality of the current limiting units, and the constant and the third threshold value Vth3 by each of the current limiting units. Is changed and set.
[0028]
According to a sixth aspect of the present invention, there is provided a driving switching element as a power MOS-FET for energizing a load, a protection logic circuit for controlling a gate input of the driving switching element, and a current flowing through the driving switching element. A current limiting unit for limiting, and the current limiting unit is configured to satisfy a condition of Vds ≧ Vth1 between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1. The gate-source voltage Vgs of the drive switching element is limited to a predetermined second threshold value Vth2, and it is considered that the load is short-circuited due to this limitation, and the drive switching is performed by the protective logic circuit. The drive switching element is shut off by controlling the gate input of the element.
[0029]
According to a seventh aspect of the present invention, there is provided a driving switching element as a power MOS-FET for energizing a load, a protection logic circuit for controlling a gate input of the driving switching element, and a current flowing through the driving switching element. A current limiting unit that limits the driving switching element when a condition of Vs ≦ constant × Vd is satisfied between the source voltage Vs of the driving switching element and the drain voltage Vd. The gate-source voltage Vgs is limited to a predetermined third threshold value Vth3, and it is considered that the load is short-circuited due to this limitation, and the gate input of the drive switching element is set by the protection logic circuit. The drive switching element is shut off by controlling.
[0030]
The invention according to claim 8 is the intelligent power device according to claim 6 or 7, wherein the drive switching element is periodically turned on after detecting a load short circuit.
[0031]
According to the ninth aspect of the present invention, when energizing the load with the drive switching element as a power MOS-FET, a step of detecting an overcurrent and turning off the drive switching element when the overcurrent is detected And a step of returning by a timer operation after turning off the drive switching element.
[0032]
According to a tenth aspect of the present invention, when the protective logic circuit controls the gate input of the drive switching element as a power MOS-FET and energizes the load through the drive switching element, the current flowing through the drive switching element Is a load short-circuit protection method for an intelligent power device in which the current limiter is configured to limit Vds between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1. When the condition of ≧ Vth1 is satisfied and the condition of Vgs ≧ Vth2 is satisfied between the gate-source voltage Vgs of the drive switching element and the predetermined second threshold value Vth2, the load is short-circuited. It is what you consider to be doing.
[0033]
According to the eleventh aspect of the present invention, when the protective logic circuit controls the gate input of the drive switching element as a power MOS-FET and energizes the load through the drive switching element, the current flowing through the drive switching element Is a load short-circuit protection method for an intelligent power device in which the current limiting unit limits Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd thereof. When the condition is satisfied, and the condition that Vgs ≧ Vth3 is satisfied between the gate-source voltage Vgs of the drive switching element and a predetermined third threshold value Vth3, the load is short-circuited. It is what you regard.
[0034]
A twelfth aspect of the invention is the intelligent power device load short-circuit protection method according to the tenth aspect of the invention, in which the current limiter is between a source voltage Vs of the drive switching element and a drain voltage Vd thereof. , Vs ≦ constant × Vd, and the condition that Vgs ≧ Vth3 is satisfied between the gate-source voltage Vgs of the drive switching element and the predetermined third threshold value Vth3, The load is regarded as being short-circuited.
[0035]
A thirteenth aspect of the present invention is the intelligent power device load short-circuit protection method according to the eleventh or twelfth aspect of the present invention, comprising a plurality of the current limiting units, and the constant and the first 3 threshold Vth3 is changed and set.
[0036]
According to the fourteenth aspect of the present invention, when the protective logic circuit controls the gate input of the drive switching element as a power MOS-FET and energizes the load through the drive switching element, the current flowing through the drive switching element Is a load short-circuit protection method for an intelligent power device in which the current limiter is configured to limit Vds between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1. When the condition of ≧ Vth1 is satisfied, the gate-source voltage Vgs of the drive switching element is limited to a predetermined second threshold value Vth2, and the load is regarded as short-circuited by this limitation. The gate input of the drive switching element is controlled by the protection logic circuit It is intended to cut off the driving switching element by the.
[0037]
According to the fifteenth aspect of the present invention, when the protective logic circuit controls the gate input of the drive switching element as a power MOS-FET and energizes the load through the drive switching element, the current flowing through the drive switching element Is a load short-circuit protection method for an intelligent power device in which the current limiting unit limits Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd thereof. When the condition is satisfied, the gate-source voltage Vgs of the drive switching element is limited to a predetermined third threshold value Vth3, and it is considered that the load is short-circuited due to this limitation, and the protection logic The drive switch is controlled by controlling the gate input of the drive switching element by a circuit. It is intended to cut off the ring element.
[0038]
The invention according to claim 16 is the load short-circuit protection method for the intelligent power device according to claim 14 or 15, wherein the drive switching element is periodically turned on after the load short-circuit is detected.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
<Configuration>
FIG. 1 is a block diagram showing an intelligent power device according to an embodiment of the present invention. In this embodiment, elements having functions equivalent to those of the elements in the prior art 3 shown in FIG. 9 are described with the same reference numerals. FIG. 2 is a circuit diagram showing the internal configuration of the current limiting unit 25a.
[0040]
In FIG. 1, the intelligent power device detects a short circuit of the load 11 before a large current starts to flow through the first switching element (driving switching element) 12 and starts current limiting immediately after the detection. Yes. As shown in FIG. 3, the first state region AR1 in which the voltage Vds between the drain and the source of the first switching element 12 is high as at the time of start-up, and between the drain and source of the first switching element 12 after the start-up. The second state region AR2 in the transitional stage where the voltage Vds of the first switching element decreases and the third state region AR3 in which the voltage Vds between the drain and source of the first switching element 12 is stabilized at a low level thereafter. In other words, by changing the suppression condition and suppression level of the current Id at each stage, the loss of the first switching element 12 due to the short circuit of the load 11 is reduced, the thermal stress is reduced, and the tolerance is improved.
[0041]
Specifically, this intelligent power device includes a first switching element (drive switching element) 12, an input interface circuit 15, a second switching element 17, a protective logic circuit 21, A charge pump 23, a current limiting unit 25a, a dynamic clamp circuit 27, an overcurrent detection circuit 29, an overtemperature detection circuit 31, an OR circuit 33, and a third switching element 37 are provided.
[0042]
The first switching element (driving switching element) 12 uses a power MOS-FET (field effect transistor) to switch on / off of driving with respect to the load 11, and has an on / off threshold value of the gate-source voltage. Is 2.3V.
[0043]
The input interface circuit 15 detects an on / off state of the operation switch 13 for an operator to perform an on / off switching operation for driving the load 11.
[0044]
The second switching element 17 is turned on when a MOS-FET (MOS field effect transistor) is used and the input interface circuit 15 detects the on state of the operation switch 13.
[0045]
The protection logic circuit 21 operates by receiving power from the power source (+ B) 19, and the current limiter 25 a detects an abnormal state including a short circuit of the load 11, and the overcurrent detection circuit 29 is excessive. When the current is detected or the overtemperature detection circuit 31 detects an overtemperature, the gate voltage of the first switching element 12 is changed via the charge pump 23 based on signals from these circuits 25a, 29, 31. The supply is cut off or intermittently stopped (chopping), and the drain current Id and the temperature flowing through the first switching element 12 are adjusted. The detection of the abnormal state of the load 11 by the current limiting unit 25a will be described later.
[0046]
The charge pump 23 boosts (for example, doubles) the voltage of the power supply (+ B) 19 using an N-channel FET and an oscillation capacitor to keep the gate of the first switching element 12 at a higher potential than its source. It is.
[0047]
The current limiting unit 25a is connected to each of the drain, source, and gate of the first switching element 12 to limit the current flowing through the first switching element 12 and to notify that in the event of an abnormality including a short circuit of the load 11. This is to notify the protection logic circuit 21. As described above, the current limiting unit 25a is realized as the circuit shown in FIG.
[0048]
The function of this current limiting unit 25a will be described. FIG. 3 is a diagram showing the relationship between the drain-source voltage Vds of the first switching element 12 and the drain current Id flowing through the first switching element 12 in the circuit structure of FIG. In FIG. 3, the horizontal axis represents the drain-source voltage Vds of the first switching element 12, and the vertical axis represents the drain current Id flowing through the first switching element 12 in accordance with the drain-source voltage Vds. Show. A line G1 in FIG. 3 is a load line derived based on the assumed minimum resistance value of the load, and a line G2 is an on-resistance line indicating the on-resistance characteristics of the first switching element 12. It is. Here, it is assumed that the current Id basically does not exceed the on-resistance line G2 in FIG.
[0049]
When the load 11 is not short-circuited, the stable point of the drain-source voltage Vds and the current Id when the first switching element 12 is turned on is the intersection A between the load line G1 and the on-resistance line G2. That is, when the durability of the first switching element 12 and the load 11 is taken into consideration, the values of the drain-source voltage Vds and the current Id of the first switching element 12 are based on the ON state of the first switching element 12. As it is maintained, it changes from the point B (Vds = Vd = + B (14V), Id = 0) in the direction of the arrow Q along the load line G1, and becomes stable when the stable point A is reached. Is ideal.
[0050]
However, when the load 11 is short-circuited, even when starting from the point B at the time of starting, the voltage drop at the load 11 becomes extremely small, so the source voltage Vs of the first switching element 12 hardly increases. That is, even if the drain current Id flowing through the first switching element 12 rises, the voltage Vds between the drain and source of the first switching element 12 does not change. Starting from, it will rise rapidly. Unless such an abnormal increase in the current Id when the load 11 is short-circuited is quickly prevented, thermal stress is generated in the first switching element 12 and the durability is hindered.
[0051]
Therefore, the current limiting unit 25a divides the first switching element 12 into three stages of state regions AR1, AR2, AR3 according to the magnitude of the drain-source voltage Vds of the first switching element 12, and in particular, turns on the first switching element 12. In the two state regions AR1 and AR2 that cannot be limited by the resistance characteristic (ON resistance line G2), that is, in the two state regions AR1 and AR2 in which the drain-source voltage Vds of the first switching element 12 is relatively large, Based on the criterion, the drain-current Id flowing through the first switching element 12 can be reduced by short-circuiting the gate-source of the first switching element 12 and reducing the input voltage to the gate. G4 and G5 are reduced, and the gate voltage of the first switching element 12 is supplied through the protective logic circuit 21. Blocking or intermittently stop (chopping) to suppress the drain current Id flowing in the first switching element 12.
[0052]
The internal configuration of the current limiting unit 25a will be described with reference to FIG. In the current limiter 25a, the drain-source voltage Vds of the first switching element 12 is equal to or higher than a predetermined first threshold value Vth1 (that is, the first state region AR1 and the second state region AR2 in FIG. 3). : A first current limiting circuit 41 for detecting the abnormal state of the load 11 and limiting the drain current Id flowing through the first switching element 12 in the case of FIG. The second current that limits the drain current Id flowing through the first switching element 12 by detecting the abnormal state of the load 11 when the voltage Vds between the sources is the first state region AR1 (FIG. 3). A limiting circuit 43 and a load abnormality detecting circuit 45 that obtains a logical sum of the abnormal state detections in both the current limiting circuits 41 and 43 and notifies the protection logic circuit 21 of the logical sum.
[0053]
The first current limiting circuit 41 includes a resistor 51 connected between the drain and source of the first switching element 12 and a protection logic connected between the resistor 51 and the drain of the first switching element 12. A first FET 53 that is turned on and off by a gate input from the circuit 21, a pair of voltage dividing resistors 55 and 57 connected between the gate and source of the first switching element 12, a high-side voltage dividing resistor 55, The second FET 59 connected between the gate of the first switching element 12 and the source of the second FET 59 (that is, the high side of the voltage dividing resistor 55) and the source of the first switching element 12. And a third FET 61 to which the connection point between the voltage dividing resistors 55 and 57 is gate-inputted.
[0054]
The first FET 53 is a start switch for causing the first current limiting circuit 41 to function, and is turned on by a gate input from the protection logic circuit 21.
[0055]
The resistor 51 inputs the gate of the second FET 59 by the drain-source voltage Vds of the first switching element 12 applied when the first FET 53 is on.
[0056]
The resistance values of the voltage dividing resistors 55 and 57 are equal to each other. When the second FET 59 is on, a voltage obtained by dividing the voltage Vgs between the gate and the source of the first switching element 12 into the third FET 61. Enter the gate. Further, the resistance values of the voltage dividing resistors 55 and 57 are set such that when the second FET 59 is turned on and a current flows, the voltage between both ends becomes about 1.3V.
[0057]
The second FET 59 is connected in series to both voltage dividing resistors 55 and 57, and the threshold voltage is set to about 1.3V. Here, as described above, when a current flows through each of the voltage dividing resistors 55 and 57, the voltage across the voltage dividing resistors 55 and 57 is 1.3 V, respectively. The threshold voltage for the current to flow through the series circuit including the voltage resistors 55 and 57 is 1.3V (threshold voltage of the second FET 59) + 1.3V (voltage across the high-side voltage dividing resistor 55) + 1.3V. (A voltage across the low-side voltage dividing resistor 57) = 3.9V. Therefore, in the series circuit including the second FET 59 and the voltage dividing resistors 55 and 57, the drain-source voltage Vds of the first switching element 12 has the first threshold value Vth1 (FIGS. 3 and 4). When the voltage becomes equal to or higher than 3.9 V, this is detected and functions as a voltage detection circuit that turns on the second FET 59. As the first threshold value Vth1 = 3.9 V of this series circuit, a value higher than Vds at the stable point A is adopted as shown in FIG.
[0058]
The third FET 61 short-circuits the gate-source voltage Vgs when the gate-source voltage Vgs of the first switching element 12 is equal to or higher than a predetermined second threshold Vth2 (see FIG. 4). This functions as a first current suppressing element that suppresses the drain current Id of the first switching element 12. Specifically, when the second FET 59 is turned on, the drain − A voltage Vgs between the gate and the source of the first switching element 12 is applied between the sources, and this voltage Vgs is based on a divided voltage (= Vgs / 2) input by the predetermined voltage dividing resistors 55 and 57. When the voltage Vgs becomes equal to or higher than the second threshold value Vth2 (see FIG. 4), it is turned on and the bypass current I1 flows. In this case, the bypass current I1 limits the gate-source voltage Vgs of the first switching element 12 to the second threshold value Vth2, thereby reducing the drain current of the first switching element 12. The on / off threshold value of the gate input of the third FET 61 is set to about 1.3V, and the second threshold value Vth2 is set to 2.6V.
[0059]
With the configuration of the first current limiting circuit 41, the drain-source voltage Vds of the first switching element 12 is equal to or higher than the first threshold value Vth1 (3.9 to 4.0 V) and the first switching element 12 is switched. When the condition that the gate-source voltage Vgs of the element 12 is equal to or higher than the second threshold Vth2 (2.6 V) is satisfied, the first current limiting circuit 41 detects an abnormal state including a short circuit of the load 11. The overcurrent can be prevented by limiting the gate-source voltage Vgs of the first switching element 12 and suppressing the current Id flowing through the first switching element 12 to the line G5 in FIG. .
[0060]
The second current limiting circuit 43 includes three voltage dividing resistors 65, 67, 69 connected between the ground GND and the drain of the first switching element 12, and between the drain and source of the first switching element 12. A resistor 71 connected to the first switching element 12, a fourth FET 73 connected between the resistor 71 and the drain of the first switching element 12 and operated to be turned on and off by a gate input from a comparator 83 described later, and a first switching A pair of voltage dividing resistors 75, 77 connected between the gate and source of the element 12; a fifth FET 79 connected between the high side voltage dividing resistor 75 and the gate of the first switching element 12; Connected between the source of the fifth FET 79 (that is, the high side of the voltage dividing resistor 75) and the source of the first switching element 12, and the voltage dividing resistors 75 and 77 are connected to each other. The sixth FET 81 whose gate is connected to the connection point is compared with the divided voltage of the voltage dividing resistors 65, 67, 69 and the source voltage Vs of the first switching element 12 to compare the fourth FET 73. Device 83.
[0061]
Three voltage dividing resistors 65, 67, 69 connected between the ground GND and the drain of the first switching element 12 divide the drain voltage of the first switching element 12 and input the negative side of the comparator 83. A connection point between the low-side voltage dividing resistor 69 and the intermediate voltage dividing resistor 67 is connected to the negative-side input terminal of the comparator 83. Each of the voltage dividing resistors 65, 67 and 69 has an equivalent resistance value. Therefore, the drain voltage Vd of the first switching element 12 is divided into three equal parts by the three voltage dividing resistors 65, 67, and 69, whereby the voltage “Vd / 3” is input to the negative input terminal of the comparator 83. Is done.
[0062]
Of the two voltage dividing resistors 75 and 77 connected between the gate and source of the first switching element 12, the resistance value of the high side voltage dividing resistor 75 is the high side voltage dividing voltage of the first current limiting circuit 41. The resistance value of the low-side voltage dividing resistor 77 is set smaller than the resistor 55, and the resistance value of the low-side voltage dividing resistor 57 of the first current limiting circuit 41 (equal to the high-side voltage dividing resistor 55). Is set to be equivalent. As a result, when the fifth FET 79 is on, a voltage higher than the voltage obtained by dividing the gate-source voltage Vgs of the first switching element 12 into the sixth FET 81 is input to the sixth FET 81. The sixth FET 81 of the second current limiting circuit 43 is turned on more preferentially than the third FET 61 of the first current limiting circuit 41, and the voltage between the gate and the source of the first switching element 12 Vgs is short-circuited.
[0063]
The fifth FET 79 is turned on when the voltage across the resistor 71 is inputted when the fourth FET 73 is turned on, and the on / off threshold value of the gate input is set to about 1.3V.
[0064]
The sixth FET 81 short-circuits the gate-source voltage Vgs when the gate-source voltage Vgs of the first switching element 12 is equal to or higher than a predetermined third threshold value Vth3 (see FIG. 4). This functions as a first current suppressing element that suppresses the drain current Id of the first switching element 12. Specifically, when the fifth FET 79 is turned on, the drain − A voltage Vgs between the gate and the source of the first switching element 12 is applied between the sources, and this voltage Vgs is based on a divided voltage (> Vgs / 2) input by the predetermined voltage dividing resistors 75 and 77. When the voltage Vgs becomes equal to or higher than the third threshold value Vth3, it is turned on and the bypass current I2 flows. In this case, the bypass current I2 limits the gate-source voltage Vgs of the first switching element 12 to the third threshold value Vth3, thereby reducing the drain current of the first switching element 12. The on / off threshold value of the gate input of the sixth FET 81 is set to about 1.3V, and the third threshold value Vth3 (see FIG. 4) is set to a predetermined value within the range of 2.3 to 2.6V. Is done.
[0065]
The comparator 83 has a positive input terminal connected to the source (voltage = Vs) of the first switching element 12, and a negative input terminal connected to the low-side voltage dividing resistor 69 and the intermediate voltage dividing resistor 67. When the source voltage Vs of the first switching element 12 is smaller than the divided voltage Vd / 3 of the voltage dividing resistors 65, 67, and 69, it is connected to the point (voltage = Vd / 3). FET 73 is turned on.
[0066]
With the configuration of the second current limiting circuit 43, the source voltage Vs of the first switching element 12 is less than 1/3 of the drain voltage Vd (that is, the first state region AR1 in FIG. 3), and the first When the condition that the gate-source voltage Vgs of one switching element 12 is equal to or higher than the third threshold value Vth3 (2.3 to 2.6 V) is satisfied, the second current limiting circuit 43 is short-circuited to the load 11. 3 is detected, the gate-source voltage Vgs of the first switching element 12 is limited, and the current Id flowing through the first switching element 12 is suppressed to the line G4 in FIG. Current will be prevented.
[0067]
The load abnormality detection circuit 45 takes a logical sum when an abnormal state including a short circuit of the load 11 is detected in each of the first current limiting circuit 41 and the second current limiting circuit 43, and a protection logic circuit. A seventh FET 91 for configuring a current mirror circuit together with the third FET 61 in the first current limiting circuit 41 to detect a detour current I1 flowing through the third FET 61, and The eighth FET 91 is connected in parallel to the seventh FET 91 and constitutes a current mirror circuit together with the sixth FET 81 in the second current limiting circuit 43 to detect the detour current I2 flowing through the sixth FET 81. FET 93, pull-up resistor 95 connected to the high side of the parallel circuit composed of seventh FET 91 and eighth FET 93, seventh FET 91 and eighth FET Provided from a connection point between the parallel circuit and the pull-up resistor 95 consisting of 3 from the ninth FET97 undergoing gate input, and a pull-down resistor 99 connected between the ninth FET97 and the ground GND. When at least one of the third FET 61 in the first current limiting circuit 41 and the sixth FET 81 in the second current limiting circuit 43 is turned on and the detour currents I1 and I2 flow, Any one of the FETs 91 and 93 constituting the current mirror circuit is turned on and a current flows, and the ninth FET 97 is turned on by the voltage drop of the pull-up resistor 95. The voltage at the connection point between the ninth FET 97 and the pull-down resistor 99 is output to the protection logic circuit 21. That is, when either the first current limiting circuit 41 or the second current limiting circuit 43 detects a short circuit of the load 11, the voltage across the pull-down resistor 99 applied to the protection logic circuit 21 becomes high. It has become.
[0068]
Returning to FIG. 1, the dynamic clamp circuit 27 sets the first switching element 12 in order to suppress excessive voltage drop due to a negative surge when the current supply to the load 11 is cut off or chopped when a surge current is generated. It is for turning on and protecting each part in the intelligent power device.
[0069]
The overcurrent detection circuit 29 continuously transmits a predetermined signal to the protection logic circuit 21 while the overcurrent is detected and the overcurrent continues.
[0070]
The overtemperature detection circuit 31 continues to transmit a predetermined signal to the protection logic circuit 21 while the overtemperature is detected and the overtemperature continues. The over-temperature detection circuit 31 includes a latch type that requires a reset signal to return when the over-temperature is released, and an automatic return type that switches on again when the temperature drops. May be applied. In this case, it may be restored by a timer operation (timer operation) set in the protection logic circuit 21.
[0071]
The logical sum circuit 33 takes a logical sum of outputs when the overcurrent detection circuit 29 detects an overcurrent or the overtemperature detection circuit 31 detects an overtemperature.
[0072]
Specifically, the third switching element 37 is a MOS-FET (MOS field effect transistor), and the overcurrent detection circuit 29 detects an overcurrent or the overtemperature detection circuit 31 detects an overtemperature. Sometimes, the output is turned on based on the output from the OR circuit 33, and the pull-up resistor 35 is used to notify an external alarm device (not shown) such as a warning lamp.
[0073]
<Operation>
Next, the operation of this intelligent power device will be described.
[0074]
First, when the operator performs an on / off switching operation with the operation switch 13, the input interface circuit 15 detects the on / off state of the operation switch 13. When the input interface circuit 15 detects the ON state of the operation switch 13, the second switching element 17 as a MOS-FET is turned ON, and the power supply (+ B) 19 is turned on to the protection logic circuit 21 and the charge pump 23. Works.
[0075]
In this case, the charge pump 23 boosts (for example, doubles) the voltage of the power supply (+ B) 19 in order to keep the gate of the first switching element 12 at a higher potential than its source, and causes the first switching element 12 to Apply voltage for gate input.
[0076]
Here, when the load 11 is not short-circuited, the load line G1 starts from the point B (Vds = Vd = + B (14V), Id = 0) in FIG. 3 as the first switching element 12 is turned on. Changes in the direction of the arrow Q, and stabilizes when the stable point A is reached. Thus, when the load 11 is not short-circuited, since any point of the load line G1 is lower than the lines G2, G4, G5, the current limit in the current limiter 25a is not performed.
[0077]
FIG. 4 is a diagram illustrating a time-series change after activation of the drain-source voltage Vds and the gate-source voltage Vgs of the first switching element 12, and FIG. 5 is a diagram illustrating the drain of the first switching element 12. It is a figure which shows the time-sequential change after starting of the voltage Vd, the source voltage Vs, and the gate voltage Vg.
[0078]
When the load 11 is not short-circuited, the drain-source voltage Vds of the first switching element 12 starts from the voltage + B of the power source 19 as indicated by reference numeral 101 in FIG. After sequentially passing through the area AR1 and the second state area AR2, and reaching the third state area AR3, it gradually stabilizes. This corresponds to changing from the point B in FIG. 3 along the load line G1 in the direction of the arrow Q and stabilizing when the stable point A is reached.
[0079]
When the load 11 is not short-circuited, the gate-source voltage Vgs of the first switching element 12 is predetermined in the first state region AR1 and the second state region AR2, as shown in FIG. The voltage value Vth0 is stable and rises gradually after reaching the third state region AR3.
[0080]
Further, when the load 11 is not short-circuited, the source voltage Vs and the gate voltage Vg of the first switching element 12 are the first state region AR1 and the second state region as indicated by reference numerals 105 and 107 in FIG. In AR2, the voltage rises in response to a transient increase in voltage application to the load 11, and after reaching the third state region AR3, changes gradually. Then, the source voltage Vs reaches the upper limit when it becomes substantially equal to the drain voltage Vd, as indicated by reference numeral 105 in FIG. 5, and thereafter stabilizes at a value almost equal to the drain voltage Vd. When the load 11 is not short-circuited, as shown in FIG. 5, the difference between the gate voltage Vg and the source voltage Vs becomes a substantially constant value Vth0 in the first state region AR1 and the second state region AR2. This difference is less than the third threshold value Vth3 (= 2.3 to 2.6 V: see FIG. 4). On the other hand, in the third state region AR3, as shown in FIG. 4, the difference between the gate voltage Vg and the source voltage Vs gradually increases, but when the load 11 is not short-circuited, the drain − Therefore, the short-circuit of the load 11 is not detected by the first current limiting circuit 41 and the second current limiting circuit 43 as usual, as will be described later, and the source-to-source voltage Vds is less than the first threshold value Vth1. Is performed without delay.
[0081]
Next, when the condition of the second current limiting circuit 43 is satisfied at the time of starting or the like (that is, when the source voltage Vs of the first switching element 12 is less than 1/3 of the drain voltage Vd), The operation when a short circuit of the load 11 occurs will be described.
[0082]
When the load 11 is short-circuited, for example, even when starting from the point B in FIG. 3 at the time of start-up, the voltage drop at the load 11 becomes extremely small, so the source voltage Vs of the first switching element 12 almost increases. do not do. That is, even if the drain current Id flowing through the first switching element 12 rises, the voltage Vds between the drain and source of the first switching element 12 does not change. Starting from, it will rise rapidly.
[0083]
In this case, the source voltage Vs of the first switching element 12 hardly rises as indicated by reference numeral 109 in FIG. 5 even if time elapses due to a short circuit of the load 11 on the low side. Even in this case, since the gate voltage Vg of the first switching element 12 rises due to the boosting by the charge pump 23, as shown by the broken line 111 in FIG. The voltage Vgs tries to rise as it is.
[0084]
Therefore, the second current limiting circuit 43 of the current limiting unit 25a performs the first switching when the gate-source voltage Vgs becomes the third threshold value Vth3 in the first state region AR1. The gate and source of the element 12 are short-circuited to prevent an overcurrent from flowing through the first switching element 12.
[0085]
That is, the second current limiting circuit 43 determines whether or not the source voltage Vs of the first switching element 12 is less than 1/3 of the drain voltage Vd (that is, the first state region AR1 in FIG. 3). The comparator 83 makes a determination by comparing with the divided voltage “1/3 Vd” at the voltage dividing resistors 65, 67, 69. As a result, the source voltage Vs of the first switching element 12 is changed to the voltage dividing resistors 65, 65, 69. Only when the divided voltage at 67 and 69 is less than “1/3 Vd”, a low gate input is made to the fourth FET 73 to turn it on. When the fourth FET 73 is turned on in this way, a current flows through the resistor 71 to generate a voltage at both ends, and the fifth FET 79 is turned on.
[0086]
When the fifth FET 79 is turned on, a voltage obtained by dividing the voltage Vgs between the gate and the source of the first switching element 12 by the voltage dividing resistors 75 and 77 is gate-inputted to the sixth FET 81. When the gate-source voltage Vgs of the first switching element 12 is equal to or higher than the third threshold Vth3, the sixth FET 81 is turned on, the gate and the source of the first switching element 12 are short-circuited, The overcurrent of the first switching element 12 is prevented.
[0087]
Here, since the resistance value of the high-side voltage dividing resistor 75 is set to be smaller than the resistance value of the low-side voltage dividing resistor 77, when the fifth FET 79 is on, A voltage higher than the voltage obtained by dividing the gate-source voltage Vgs by half is input to the sixth FET 81, whereby the second current limit is higher than that of the third FET 61 of the first current limit circuit 41. The sixth FET 81 of the circuit 43 is preferentially turned on to limit the gate-source voltage Vgs of the first switching element 12 to the third threshold value Vth3.
[0088]
Therefore, the gate-source voltage Vgs of the first switching element 12 is maintained at the third threshold value Vth3 in FIG. 4 by the second current limiting circuit 43 in the first state region AR1. Become. This means that the current flowing through the first switching element 12 is suppressed to the line G4 in FIG.
[0089]
When the bypass current I2 is supplied to the sixth FET 81, the equivalent current I2 is supplied to the eighth FET 93 in the load abnormality detection circuit 45 that forms a current mirror circuit together with the sixth FET 81. Flows. When the gate input of the ninth FET 97 becomes low due to the voltage drop of the pull-up resistor 95, the ninth FET 97 is turned on and a current flows. At this time, the voltage at the connection point between the ninth FET 97 and the pull-down resistor 99 becomes high due to the voltage across the pull-down resistor 99, and this voltage is input to the protection logic circuit 21.
[0090]
The protection logic circuit 21 recognizes that the current limiting unit 25a has detected an abnormal state such as a short circuit of the load 11 based on the application of the high voltage from the current limiting unit 25a, and the charge pump. The supply of the gate voltage of the first switching element 12 is interrupted or intermittently stopped (chopped) via the switching element 23 to suppress the drain current Id flowing through the first switching element 12. However, the protective logic circuit 21 aims at autonomous return by periodically turning on after the first switching element 12 is shut off by detecting the short circuit of the load 11. In this case, it may be restored by a timer operation (timer operation) set in the protection logic circuit 21.
[0091]
As described above, at the time of start-up, the current Id flowing through the first switching element 12 corresponds to the first state region AR1 in which the drain-source voltage Vds of the first switching element 12 is high, and is shown in FIG. Although it is suppressed to the line G4, the load 11 is short-circuited on the way to the first state even when the time has elapsed from the start and is in the second state region AR2 or the third state region AR3. It goes without saying that the current Id flowing through the first switching element 12 is suppressed to the line G4 in FIG.
[0092]
Next, suppression of the current Id in the second state region AR2 will be described. This state is a case where the condition of the first state region AR1 is not satisfied (that is, the source voltage Vs of the first switching element 12 is 1/3 or more of the drain voltage Vd), and the first When the condition of the second state region AR2 is satisfied (that is, the drain-source voltage Vds of the first switching element 12 is equal to or higher than a predetermined first threshold value Vth1), the first current limiting circuit 41 The current Id of the first switching element 12 is suppressed.
[0093]
In the first switching element 12, the first FET 53 is turned on by the gate input from the protection logic circuit 21, and a current flows. Then, the gate input is given to the second FET 59 by the voltage across the resistor 51.
[0094]
Here, as described above, the second FET 59 is connected in series to both the voltage dividing resistors 55 and 57, and the threshold voltage is set to about 1.3 V. Therefore, the second FET 59 is turned on. When the current flows through the voltage dividing resistors 55 and 57, the voltage across the voltage dividing resistors 55 and 57 is 1.3 V, respectively. Therefore, the second FET 59 and the voltage dividing resistors 55 and 57 The threshold voltage for current to flow through the series circuit consisting of 57 is 1.3V (threshold voltage of the second FET 59) + 1.3V (voltage across the high-side voltage dividing resistor 55) + 1.3V (low side voltage) The voltage across the voltage dividing resistor 57) = 3.9V. Therefore, in the series circuit including the second FET 59 and the voltage dividing resistors 55 and 57, the drain-source voltage Vds of the first switching element 12 has the first threshold value Vth1 (FIGS. 3 and 4). When the voltage becomes equal to or higher than 3.9 V, this is detected and the second FET 59 is operated as a voltage detection circuit.
[0095]
In this way, when it is detected that the drain-source voltage Vds of the first switching element 12 is equal to or higher than the predetermined first threshold value Vth1, a current flows through the second FET 59, whereby the voltage dividing resistor 55 , 57 are gate input to the third FET 61. At this time, when the condition that the gate-source voltage Vgs of the first switching element 12 is equal to or higher than the second threshold value Vth2 (2.6 V) is satisfied, the third FET 61 is turned on. Then, when the first to third FETs 53, 59, 61 are turned on in series, the gate and the source of the first switching element 12 are short-circuited. The gate-source voltage Vgs is maintained at the third threshold value Vth2 in FIG. 4 by the first current limiting circuit 41 in the second state region AR2. This means that the current flowing through the first switching element 12 in FIG. 3 is suppressed by the line G5.
[0096]
When the bypass current I1 is supplied to the third FET 61, the equivalent current I1 is supplied to the seventh FET 91 in the load abnormality detection circuit 45 that forms a current mirror circuit together with the third FET 61. Flows. When the gate input of the ninth FET 97 becomes low due to the voltage drop of the pull-up resistor 95, the ninth FET 97 is turned on and a current flows. At this time, the voltage at the connection point between the ninth FET 97 and the pull-down resistor 99 becomes high due to the voltage across the pull-down resistor 99, and this voltage is input to the protection logic circuit 21.
[0097]
The protection logic circuit 21 recognizes that the current limiting unit 25a has detected an abnormal state such as a short circuit of the load 11 based on the application of the high voltage from the current limiting unit 25a, and the charge pump. The supply of the gate voltage of the first switching element 12 is interrupted or intermittently stopped (chopped) via the switching element 23 to suppress the drain current Id flowing through the first switching element 12. However, the protective logic circuit 21 aims at autonomous return by periodically turning on after the first switching element 12 is shut off by detecting the short circuit of the load 11. In this case, it may be restored by a timer operation (timer operation) set in the protection logic circuit 21.
[0098]
The overcurrent detection circuit 29 detects an overcurrent according to a predetermined standard based on a predetermined current threshold value, and outputs a signal to that effect to the protection logic circuit 21 when the overcurrent is detected. In response to this, the protection logic circuit 21 adjusts the current by interrupting or intermittently stopping (chopping) the supply of the gate voltage of the first switching element 12 via the charge pump 23.
[0099]
At the same time, the overtemperature detection circuit 31 detects whether or not the temperature is overheated, and outputs a signal to that effect to the protection logic circuit 21 if overheated. In response to this, the protection logic circuit 21 adjusts the circuit temperature by interrupting or intermittently stopping (chopping) the supply of the gate voltage of the first switching element 12 via the charge pump 23.
[0100]
However, when a surge current is generated for the load 11, when the current supply to the load 11 is cut off or chopped, the dynamic clamp circuit 27 suppresses the excessive voltage drop due to the negative surge. Only while it occurs, it functions to turn on the first switching element 12 to protect each part in the intelligent power device.
[0101]
When the overcurrent detection circuit 29 detects an overcurrent or the overtemperature detection circuit 31 detects an overtemperature, the OR circuit 33 logically determines the logical sum of the outputs, and the third switching element 37. Is switched on and a pull-up resistor 35 is used to notify an external warning device such as a warning lamp (not shown).
[0102]
As described above, in this embodiment, as shown in FIG. 3, the first state region AR1 in which the voltage Vds between the drain and the source of the first switching element 12 is high as in the start-up, and the first after the start-up The second state region AR2 in the transitional stage where the voltage Vds between the drain and the source of the switching element 12 decreases, and then the voltage Vds between the drain and the source of the first switching element 12 stabilizes at a low level. 3, and the current Id suppression condition and the suppression level are changed at each stage, thereby reducing the loss of the first switching element 12 due to the short circuit of the load 11 and its thermal stress. It is possible to improve resistance by reducing.
[0103]
In the above embodiment, the first current limiting circuit 41 and the second current limiting circuit 43 are configured as shown in FIG. 2, respectively. However, the first current limiting circuit 41 is configured as shown in FIG. For example, while having the same configuration as that of the second current limiting circuit 43, only the voltage dividing ratio of the voltage dividing resistors 65, 67, 69 and the voltage dividing resistors 75, 77 is changed. The state regions AR1 and AR2 and the suppression lines G4 and G5 for the current Id as shown in FIG. 3 may be realized.
[0104]
Further, a constant current source 113 such as a current mirror circuit shown in FIG. 6 may be provided instead of the pull-up resistor 95 shown in FIG.
[0105]
【The invention's effect】
According to the first and ninth aspects of the present invention, when energization of the load is performed by the drive switching element as the power MOS-FET, when the overcurrent is detected, the drive switching element is turned off, and thereafter Since the return is made by the timer operation, the return can be made promptly.
[0106]
According to the second and tenth aspects of the present invention, when the protective logic circuit controls the gate input of the drive switching element as the power MOS-FET and energizes the load through the drive switching element, the current limiting unit However, by detecting whether the drain-source voltage of the drive switching element is equal to or higher than a predetermined first threshold and the gate-source voltage of the drive switching element is equal to or higher than a predetermined second threshold. Since it detects whether or not a load short circuit has occurred, it is possible to quickly detect a load short circuit abnormality.
[0107]
According to the third, fourth, eleventh and twelfth aspects of the present invention, the protection logic circuit controls the gate input of the drive switching element as the power MOS-FET, and loads the load through the drive switching element. In energization of the current switching unit, the current limiting unit is configured such that the source voltage of the driving switching element is equal to or less than a certain ratio (constant) with respect to the drain voltage, and the gate-source voltage of the driving switching element is a predetermined voltage. By detecting whether or not the load is equal to or greater than the third threshold value, it is detected whether or not a load short circuit has occurred, so that a load short circuit abnormality can be quickly detected.
[0108]
Alternatively, for example, as in claims 5 and 13, a plurality of current limiting units may be provided, and a constant ratio and a third threshold value may be changed and set by each current limiting unit.
[0109]
Therefore, for example, as in claims 6 and 14, the current limiting unit quickly limits the current flowing through the drive switching element based on the result of detecting that a load short circuit has occurred, or for example, claims According to the seventh and fifteenth aspects, the driving switching element can be promptly controlled to be cut off or chopped through the protective logic circuit, and the loss of the switching element when the load is abnormal is reduced to reduce the thermal stress. The resistance can be improved.
[0110]
According to the eighth and sixteenth aspects of the present invention, the protection logic circuit periodically turns on the drive switching element after detecting the load short circuit, so that the autonomous return can be easily performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an intelligent power device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing an internal configuration of a current limiting unit in the intelligent power device according to one embodiment of the present invention.
FIG. 3 is a diagram showing a relationship between a drain-source voltage of a first switching element and a drive current, and a current limit reference thereof;
FIG. 4 is a diagram showing a change with time of a drain-source voltage and a gate-source voltage of the first switching element;
FIG. 5 is a diagram showing a change with time of a source voltage and a gate voltage of a first switching element;
FIG. 6 is a circuit diagram showing a constant current source provided as a modification.
7 is a block diagram showing an intelligent power device according to Prior Art 1. FIG.
FIG. 8 is a block diagram showing an intelligent power device according to Prior Art 3.
FIG. 9 is a block diagram showing an IPD of an intelligent power device according to Prior Art 3.
[Explanation of symbols]
11 Load
12 Switching element
13 Operation switch
15 Input interface circuit
17 Switching element
19 Power supply
21 Protection logic circuit
23 Charge pump
25a Current limiter
27 Dynamic clamp circuit
29 Overcurrent detection circuit
31 Over temperature detection circuit
33 OR circuit
35 Pull-up resistor
37 Switching elements
41 First current limiting circuit
43 Second current limiting circuit
45 Load abnormality detection circuit
51 resistance
53, 59, 61, 73, 79, 81, 91, 93, 97 FET
55,57 Divider resistance
65, 67, 69 Voltage divider resistor
71 resistance
75,77 Voltage divider resistance
83 comparator
95 Pull-up resistor
99 pull-down resistor
AR1 to AR3 State area AR
Vds Drain-source voltage
Vgs Gate-source voltage
Vd drain voltage
Vs Source voltage

Claims

A drive switching element as a power MOS-FET for energizing a load;
Means for detecting overcurrent;
Means for turning off the drive switching element when an overcurrent is detected;
An intelligent power device comprising: means for returning by a timer operation after turning off the drive switching element.

A drive switching element as a power MOS-FET for energizing a load;
A protective logic circuit for controlling the gate input of the drive switching element;
A current limiting unit that limits a current flowing through the drive switching element;
The current limiting unit satisfies a condition of Vds ≧ Vth1 between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1, and the gate-source of the drive switching element An intelligent power device having a first current limiting circuit that considers that the load is short-circuited when a condition of Vgs ≧ Vth2 is satisfied between the inter-voltage Vgs and a predetermined second threshold value Vth2.

A drive switching element as a power MOS-FET for energizing a load;
A protective logic circuit for controlling the gate input of the drive switching element;
A current limiting unit that limits a current flowing through the drive switching element;
The current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, and the gate-source voltage Vgs of the drive switching element An intelligent power device having a second current limiting circuit that considers that the load is short-circuited when a condition of Vgs ≧ Vth3 is satisfied with a predetermined third threshold value Vth3.

The intelligent power device according to claim 2,
The current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, and the gate-source voltage Vgs of the drive switching element An intelligent power device further comprising a second current limiting circuit that considers that the load is short-circuited when a condition of Vgs ≧ Vth3 is satisfied with a predetermined third threshold value Vth3.

An intelligent power device according to claim 3 or claim 4,
A plurality of the current limiting units,
The intelligent power device, wherein the constant and the third threshold value Vth3 are changed and set by each current limiting unit.

A drive switching element as a power MOS-FET for energizing a load;
A protective logic circuit for controlling the gate input of the drive switching element;
A current limiting unit that limits a current flowing through the drive switching element;
The current limiter includes a gate-source of the drive switching element when a condition of Vds ≧ Vth1 is established between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1. By limiting the intermediate voltage Vgs to a predetermined second threshold value Vth2, and assuming that the load is short-circuited due to this limitation, the gate input to the drive switching element is controlled by the protection logic circuit. An intelligent power device characterized by shutting off the drive switching element.

A drive switching element as a power MOS-FET for energizing a load;
A protective logic circuit for controlling the gate input of the drive switching element;
A current limiting unit that limits a current flowing through the drive switching element;
The current limiting unit has a predetermined gate-source voltage Vgs of the drive switching element when a condition of Vs ≦ constant × Vd is satisfied between the source voltage Vs of the drive switching element and the drain voltage Vd. The third threshold value Vth3 is limited, and the load is regarded as being short-circuited by the limitation, and the drive switching element is controlled by controlling the gate input of the drive switching element by the protective logic circuit. Intelligent power device characterized by blocking.

An intelligent power device according to claim 6 or claim 7,
An intelligent power device characterized by periodically turning on the drive switching element after detecting a load short circuit.

When performing energization to the load with the drive switching element as a power MOS-FET,
Detecting an overcurrent; and
Turning off the drive switching element when an overcurrent is detected;
A load short-circuit protection method for an intelligent power device, comprising: a step of returning by a timer operation after turning off the drive switching element.

Intelligent power for controlling a gate input of the drive switching element as a power MOS-FET and for energizing a load through the drive switching element by a protection logic circuit to limit a current flowing through the drive switching element by a current limiting unit. A device load short-circuit protection method comprising:
The current limiting unit satisfies a condition of Vds ≧ Vth1 between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1, and the gate-source of the drive switching element A load short-circuit protection method for an intelligent power device that considers that the load is short-circuited when a condition of Vgs ≧ Vth2 is satisfied between the inter-voltage Vgs and a predetermined second threshold value Vth2.

Intelligent power for controlling a gate input of the drive switching element as a power MOS-FET and for energizing a load through the drive switching element by a protection logic circuit to limit a current flowing through the drive switching element by a current limiting unit. A device load short-circuit protection method comprising:
The current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, and the gate-source voltage Vgs of the drive switching element A load short-circuit protection method for an intelligent power device that considers that the load is short-circuited when a condition of Vgs ≧ Vth3 is satisfied with a predetermined third threshold value Vth3.

A load short-circuit protection method for an intelligent power device according to claim 10,
The current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, and the gate-source voltage Vgs of the drive switching element A load short-circuit protection method for an intelligent power device that considers that the load is short-circuited when a condition of Vgs ≧ Vth3 is satisfied with a predetermined third threshold value Vth3.

A load short-circuit protection method for an intelligent power device according to claim 11 or 12,
A plurality of the current limiting units,
A load short-circuit protection method for an intelligent power device, wherein the constant and the third threshold value Vth3 are changed and set by each current limiting unit.

Intelligent power for controlling a gate input of the drive switching element as a power MOS-FET and for energizing a load through the drive switching element by a protection logic circuit to limit a current flowing through the drive switching element by a current limiting unit. A device load short-circuit protection method comprising:
When the current limiting unit satisfies a condition of Vds ≧ Vth1 between the drain-source voltage Vds of the drive switching element and a predetermined first threshold value Vth1, the gate-source of the drive switching element By limiting the intermediate voltage Vgs to a predetermined second threshold value Vth2, and assuming that the load is short-circuited due to this limitation, the gate input to the drive switching element is controlled by the protection logic circuit. A load short-circuit protection method for an intelligent power device, wherein the drive switching element is cut off.

Intelligent power for controlling a gate input of the drive switching element as a power MOS-FET and for energizing a load through the drive switching element by a protection logic circuit to limit a current flowing through the drive switching element by a current limiting unit. A device load short-circuit protection method comprising:
When the current limiting unit satisfies a condition of Vs ≦ constant × Vd between the source voltage Vs of the drive switching element and the drain voltage Vd, the gate-source voltage Vgs of the drive switching element is predetermined. The third threshold value Vth3 is limited, and the load is regarded as being short-circuited by the limitation, and the drive switching element is controlled by controlling the gate input of the drive switching element by the protective logic circuit. Intelligent power device characterized by blocking.

A load short-circuit protection method for an intelligent power device according to claim 14 or 15,
A load short-circuit protection method for an intelligent power device, wherein the drive switching element is periodically turned on after detection of a load short-circuit.