JP2006134550A - マルチワード情報をデコードするための方法及び装置 - Google Patents

Abstract

【課題】ＥＣＣクラスタを効率良くデコードする。
【解決手段】マルチワード情報、高保護性ワード及び低保護性ワードはそれぞれＥＣＣデータ、ＢＩＳデータ及びＬＤＣデータとすることができる。低保護性ワードはグループに区切られ、インターリーブされて低保護性ワードクラスターに構成される。低保護性ワードのいかなるエラーも検出されて位置属性をもつセグメントイレージャインジケータが生成され、低保護性ワードと共にメモリに格納される。低保護性ワードのイレージャビットはセグメントイレージャインジケータに基づいて生成され、メモリから読み出された低保護性ワードと該イレージャビットを用いてデコードを行う。
【選択図】なし

Description

本発明は、光ディスク装置に適用される、マルチワード情報をデコードするための方法及び装置に関する。

図１に示されるように、エラー訂正コード（ＥＣＣ）クラスター１０は、１５２の長距離コード（ＬＤＣ）データ列、１つのＳＹＮＣデータ列１１及び３つのバーストインジケータサブコード（ＢＩＳ）データ列１２を含み、このＬＤＣデータ列はＳＹＮＣデータ列１１及び３つのＢＩＳデータ列１２により４つのＬＤＣブロック１３に分割される。原ＬＤＣデータは不連続であり、異なるＬＤＣブロック１３にインターリーブされている。いくつかのＥＣＣエンコードまたはデコード法が特許文献１、特許文献２、特許文献３及び特許文献４に示されるように開発されており、特許文献１にはマルチワード情報をエンコードする、すなわち、いわゆるブルーレイディスク仕様を生成するための方法が開示され、特許文献２にはインターリーブによるエンコード法が開示され、特許文献３には同期化（ＳＹＮＣ）コード、ＢＩＳコードあるいはこれらの動的または静的組合せをイレージャ（erasure）として用いるデコード法が開示され、特許文献３の二番目の出願である特許文献４にはＳＹＮＣコードをイレージャインジケータとして用いる方法が開示されている。また、非特許文献１にはＬＤＣ及びＢＩＳコードを用いるエラー訂正方法が開示されている。

しかし、上掲の特許文献及び非特許文献ではＥＣＣデータをデコードするための概念しか提起されていない。すなわち、実用的な実施方法が明示的に開示されてはいない。そのような状況の下では、既存の概念に基づいていようとも、ＥＣＣデータをデコードするための有用な実施方法及び装置を開発することが必要である。
米国特許第６３７８１００号明細書 米国特許第６３６７０４９号明細書 米国特許第６６０４２１７号明細書 米国特許出願公開第２００３/０２０８７１４号明細書 ナラハラ等，Japan J. Appl. Phys.，２０００年，第３９巻，ｐ.９１２−９１９

本発明の課題は、マルチワード情報クラスター、例えばＥＣＣクラスターを効率よくデコードするための方法及び実施装置を提供することである。

本発明の方法及び装置は主にＥＣＣクラスターのＬＤＣデータをデコードするために用いられる。現在、本発明の方法及び装置はいわゆるブルーレイディスクのデコードに適用できる。

通常、ＬＤＣイレージャビットはメモリ、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）に格納される。しかし、ＬＤＣデータはＥＣＣクラスター内でインターリーブされているから、すなわち、原ＬＤＣデータは不連続であり、複数のＬＤＣブロック内に配されているから、それぞれのＬＤＣデータの位置はＤＲＡＭから個別に取り出されなければならない。したがって、全てのイレージャインジケータがＤＲＡＭに格納されるとすれば、ＤＲＡＭ帯域幅が狭められ、よってデコード効率が低下する。

ＬＤＣデータデコード効率を高めるため、マルチワード情報をデコードするための方法を開示する。本方法は段階（ａ）から段階（ｈ）を含む。段階（ａ）において、高保護性コードワード及び低保護性ワードを含むマルチワード情報クラスター（ＥＣＣ）が提供され、マルチワード情報、高保護性ワード及び低保護性ワードはそれぞれＥＣＣデータ、ＢＩＳデータ及びＬＤＣデータとすることができる。段階（ｂ）において、低保護性ワードが複数のグループに区切られ、よって複数のグループに対応する複数のセグメントを含む低保護性ワードクラスターが生成される。段階（ｃ）において、低保護性ワードのいかなるエラーフラッグも検出されて、位置属性を持つセグメントイレージャインジケータが生成される。段階（ｄ）において、低保護性ワードがデインターリーブされる。段階（ｅ）において、デインターリーブされた低保護性ワード及びセグメントイレージャインジケータが第１のメモリ、例えばＤＲＡＭに格納される。段階（ｆ）において、セグメントイレージャインジケータが第２のメモリ、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）に格納される。段階（ｇ）において、セグメントイレージャインジケータに基づいて低保護性ワードのイレージャビットが生成される。段階（ｈ）において、第１のメモリから読み出される低保護性ワードがイレージャビットを用いてデコードされる。

上述した方法は、セグメントエラージェネレータ、第１のメモリ、第２のメモリ、イレージャジェネレータ及びデコーダを備える装置によって実施することができ、セグメントエラージェネレータは、複数のセグメントのいかなるエラーをも検出して、エラーがどこで生じているかを示すセグメントイレージャインジケータを生成するように作用し、第１のメモリは低保護性ワード及びセグメントイレージャインジケータを格納するためにセグメントエラージェネレータに電気的に接続され、第２のメモリは第１のメモリから読み出されるセグメントイレージャインジケータを格納するために用いられ、イレージャジェネレータはセグメントイレージャインジケータに基づいて低保護性ワードに対するイレージャビットを生成するために第２のメモリに電気的に接続され、デコーダはイレージャビットによって低保護性ワードをデコードするために第１のメモリ及びイレージャジェネレータに電気的に接続される。

図２ａは本発明にしたがうマルチワード情報をデコードするための装置２０の略図である。装置２０は、第１のメモリ、例えばＤＲＡＭ２１，ＬＤＣデコーダ２２，第２のメモリ、例えばＳＲＡＭ２３，復調器２４，セグメントエラージェネレータ２５，デインターリーブ回路２６，及びセグメント・ツー・ＬＤＣイレージャジェネレータ２８を備える。

図３に示されるように、ＥＣＣクラスター３０は、ＳＹＮＣコード列３１，３つのＢＩＳデータ列３２及び４つのＬＤＣブロック３３を含み、ブロック３３のそれぞれは３８のＬＤＣデータ列を有する。すなわち、全部で１５２のＬＤＣデータ列がある。さらに、ＥＣＣクラスター３０には４９６の行がある。３つのＢＩＳデータ列３２は、左から右に、それぞれＢＩＳ１，ＢＩＳ２及びＢＩＳ３と表される。ＥＣＣクラスター３０において全てのＬＤＣデータが８つのセグメント３４に区切られていれば、それぞれのセグメント３４は１９のＬＤＣデータ列を含む。

図２ａを改めて参照すれば、ＥＣＣクラスター３０のＬＤＣデータは、復調器２４によって８ビットデータに復調され、次いで、ＬＤＣデータはデインターリーブ回路２６によってデインターリーブされて、メモリ２１、例えばＤＲＡＭに格納される。

復調されたデータのエラー位置指示キーを示すために復調エラーフラッグ信号がＬＤＣデータに随伴することもできる。例えば、チャネルビットを適切な８ビットＬＤＣデータに復調できない場合に、ＬＤＣデータにエラーがあるかもしれないことを示すために復調エラーフラッグ信号が設定されるであろう。あるいは、復調後または復調中におこり得るエラーを示すためのいかなる方法も、よいエラーフラッグであり得る。例えば、先行読出チャネルは、データが正しく復調され得ないか、欠陥が生じるか、または２つの同期コードの間のチャネルビットの数が予期値と異なる、不安定なチャネルビットを検出する。

図４ａに示されるように、あるセグメント３４のある行の１９のＬＤＣデータにおける復調エラーフラッグの数が閾値をこえると、セグメント３４のエラー位置指示キーを示すために、位置属性によってセグメントイレージャインジケータ４１３がセグメント３４上にマークされるであろう。例えば、復調エラーフラッグの数が閾値をこえると、セグメントイレージャインジケータに“１”が割り当てられ、こえなければ“０”が割り当てられるであろう。したがって、図２ａのセグメントイレージャジェネレータ２５は、復調エラーフラッグの数を計算し、よってセグメントイレージャインジケータを生成するための、カウンタとして機能する。したがって、セグメントイレージャインジケータを格納するため、セグメント３４のそれぞれの行について１ビットがあり、よってＬＤＣクラスター３０に対する全てのセグメントイレージャインジケータを格納するためには全部で４９６（４９６×８÷８＝４９６）バイトが必要である。図３を改めて参照すれば、全てのＬＤＣデータについてそれぞれ１つの単復調エラーフラッグの全てが記録される必要がある場合には、９４２４（４９６×１５２÷８＝９４２４）バイトのメモリ量が必要である。明らかに、本発明の上記の方法はセグメントイレージャインジケータを格納するためのメモリ量を極めて大きく減らし得る。セグメントグループの適切な大きさは所要のメモリ帯域幅またはメモリ量に基づいて選ぶことができる。あるいは、図４ｂに示されるように、あるセグメントの１行より多くの行のＬＤＣデータにおける復調エラーフラッグの数が閾値をこえれば、セグメントイレージャインジケータがマークされる。さらに、ＬＤＣにおける復調エラーフラッグの数とＢＩＳにおける復調エラーフラッグの数が乗じられた重みづけ数の和が閾値をこえる場合にも、セグメントイレージャインジケータをマークすることができる。すなわち、複数の行における復調エラーフラッグが閾値より多ければ、そのセグメント領域におけるセグメントイレージャインジケータを示す。

引き続いて、セグメントイレージャインジケータ及びデインターリーブされたＬＤＣデータがＤＲＡＭ２１に格納される。あるいは、図２ｂに示されるように、デインターリーブ回路２６'をＤＲＡＭ２１とＳＲＡＭ２３／ＬＤＣデコーダ２２の間に配置することができ、したがって、ＬＤＣデータ及びＢＩＳデータが、デインターリーブされる前に、ＤＲＡＭ２１に格納される。また別の方法は、図２ｃに示されるように、ＤＲＡＭ２１が偏デインターリーブされたＬＤＣデータ及びＢＩＳデータを格納し、残りのＬＤＣデータ及びＢＩＳデータはＤＲＡＭから読み出されながらデインターリーブされる方法であり、この場合、偏デインターリーブ回路２６''及びもう１つの偏デインターリーブ回路２６'''が用いられる。

ＬＤＣデータがデインターリーブされた後に、セグメントグループを区切ることもできよう。図２ｄに示されるように、セグメントエラージェネレータ２５の入力はデインターリーブ回路２６の出力に電気的に接続される。すなわち、セグメントエラーはＬＤＣデータ及び復調エラーフラッグがデインターリーブされた後に計算される。別の方法では、ＬＤＣデータが偏デインターリーブされた後にセグメントグループを区切ることができよう。

データをデコードする前に、セグメントエラーインジケータがＤＲＡＭ２１から読み出されてＳＲＡＭ２３に格納される。ＬＤＣコードワードがデコードされているときに、位置属性をもつＬＤＣイレージャビットを生成し、ＬＤＣコードワードをデコードするためにＬＤＣイレージャビット及びＤＲＡＭ２１に格納されているＬＤＣデータをともにＬＤＣデコーダ２２に送り込むために、ＬＤＣコードワードに関するセグメントイレージャインジケータを、セグメント・ツー・ＬＤＣイレージャジェネレータ２８がＳＲＡＭ２３から取り出す。セグメントエラーインジケータ及びＬＤＣデータは別々のメモリに格納することができる。図１０のように、ＬＤＣデータのためのＤＲＡＭ２１から独立しているＳＲＡＭ２７にセグメントエラーインジケータが格納される。

実際上、ＢＩＳイレージャインジケータ及び／またはＳＹＮＣエラーインジケータはＬＤＣイレージャビットを生成するための代替として選択することもできる。これら２つのインジケータはＬＤＣイレージャビットを生成するための上述したセグメントエラーインジケータと結合することもできる。ＳＹＮＣエラーが検出されると、ＳＹＮＣイレージャインジケータには“１”が割り当てられ、検出されなければ“０”が割り当てられるであろう。ＳＹＮＣエラーの決定に関しては、ＳＹＮＣ位置で受け取られるデータが復調前のＳＹＮＣパターン、例えば、ブルーレイ＝０１ ０１０ ０００ ０００ ０１０ ０００ ０００ ０１０におけるＳＹＮＣ０パターンと異なるか、あるいは図３における２つの近いＳＹＮＣ列３１の間のデータ数が正しくないか、何らかの不連続ＳＹＮＣコードが見つかるか、あるいはＳＹＮＣコード上及び／またはＳＹＮＣコードに近いデータが信頼できないことを読出チャネルが示せば、これらはＳＹＮＣエラーと見なすことができる。

図５ａは別の実施形態のデコード装置を示す。装置６０は、第１のメモリ、例えばＤＲＡＭ６１、ＬＤＣ／ＢＩＳデコーダ６２、例えばＳＲＡＭ６３などの、第２のメモリ、復調器６４、ＳＹＮＣ／セグメントエラージェネレータ６８、デインターリーブ回路６６、マッピング回路６７及びＬＤＣイレージャジェネレータ６８を備える。図２ａに示される実施形態と比較すると、ＢＩＳイレージャインジケータ及び／またはＳＹＮＣエラーインジケータが別のイレージャインジケータとしてさらに導入されている。同様に、ＢＩＳデータのデコード中にエラーが検出されれば、ＢＩＳイレージャインジケータに“１”が割り当てられ、検出されなければ“０”が割り当てられる。

ＢＩＳイレージャインジケータは自身を再配置するためにマッピング回路６７にかけられ、ＥＣＣクラスター３０内でＢＩＳイレージャインジケータに対応するＢＩＳデータが、ＥＣＣクラスター３０内のＢＩＳイレージャインジケータとＢＩＳデータの間の位置関係を確立するために指示される。

マッピング回路２７の可能なマッピング関数は、

として示され、ここで（Ｎ,Ｃ）はＢＩＳブロック内の位置を示し、Ｎは１つのＢＩＳコードの位置（０〜６１）を示し、ＣはＢＩＳコード番号（０〜２３）を示す。

また（ｕ,ｒ,ｅ）はＢＩＳクラスター内の位置であり、ｕは、

を示し、ｒは、

を示し、ｅは、

を示す。

その後、位置属性をもつＢＩＳイレージャインジケータがＳＲＡＭ６３に格納される。さらに、ＳＹＮＣイレージャインジケータをＳＲＡＭ６３に送って格納することができる。この結果、ＥＣＣクラスター３０のそれぞれの行において４つの可能なイレージャインジケータが生成され、よって、可能な１つのＳＹＮＣイレージャインジケータ及び３つのＢＩＳイレージャインジケータを格納するために４つのビットが用いられる。したがって、１バイトでＥＣＣクラスターの２行分のイレージャインジケータを格納することができ、２４８（４９６×４/８＝２４８）バイトがそれぞれのＥＣＣクラスターに必要となる。

ＥＣＣクラスターのデコード開始時に、ＳＲＡＭ６３はＳＲＡＭ６３内にある前のデータに上書きするために初期化されなければならない。すなわち、ＳＲＡＭ６３内のＳＹＮＣイレージャインジケータのフィールドがＤＲＡＭ６１に格納されているＳＹＮＣイレージャインジケータで上書きされ、ＢＩＳイレージャインジケータは全てゼロにリセットされる。図５ｂは初期化されたＳＲＡＭ２３内のある１バイトを示し、アドレスが０及びアドレスが４のＳＹＮＣイレージャインジケータにＤＲＡＭ６１内のＳＹＮＣイレージャインジケータＳ０及びＳ１が割り当てられる。Ｓ０は第１行のＳＹＮＣイレージャインジケータであり、Ｓ１は第２行のＳＹＮＣイレージャインジケータであって、ＢＩＳイレージャインジケータは“０”にリセットされている。

図５ｃはＳＲＡＭ２３に格納されたイレージャインジケータの一例を示し、図５ｃでは、第２行のＳＹＮＣフィールド及びＢＩＳ２フィールドのいずれにもエラーがあり、また第１行のＢＩＳ１フィールド及びＢＩＳ３フィールドのいずれにもエラーがある。この状況は、このＥＣＣクラスターの同じ行において、エラーが存在するＳＹＮＣに近いかまたはＢＩＳデータの間にあるＬＤＣデータにエラーが生じている可能性があることを意味する。

図５ｂに示されるように、図２ａにおけるＳＲＡＭ２３の１バイトは第１行及び第２行のＳＹＮＣ並びにＢＩＳイレージャインジケータを含む。あるいは、ＳＲＡＭ２３の１バイトは列方向のイレージャインジケータを含むこともできる。ＢＩＳイレージャインジケータ、ＳＹＮＣイレージャインジケータまたはセグメントイレージャインジケータは行の代わりに列に沿って格納することもできる。図５ｄに示されるように、行“ｎ”のＳＹＮＣイレージャインジケータ，ＢＩＳ１イレージャインジケータ，ＢＩＳ２イレージャインジケータ及びＢＩＳ３イレージャインジケータのそれぞれはＳＲＡＭのバイトｋ，バイトｋ＋１，バイトｋ＋２及びバイトｋ＋３のビット“０”に格納され、一方、行“ｎ＋１”のＳＹＮＣイレージャインジケータ，ＢＩＳ１イレージャインジケータ，ＢＩＳ２イレージャインジケータ及びＢＩＳ３イレージャインジケータのそれぞれはＳＲＡＭのバイトｋ，バイトｋ＋１，バイトｋ＋２及びバイトｋ＋３のビット“１”に格納される。イレージャインジケータは、ＳＲＡＭ２３の書込及び／または読出効率に利するであろう、他のいずれかのマッピングフォーマットでも格納することができる。例えば、イレージャインジケータはＬＤＣのデコードのためのシーケンスによって、あるいはＢＩＳエラーまたはＳＹＮＣエラーの位置によって、あるいは

のフォーマットによって、格納することができる。ここでαは原始多項式の根であり、loc_iは数値ｉであって、ＬＤＣコードワードのｉ番目のワードのイレージャビットがゼロではない。

１つのＬＤＣコードワードがデコードされているときに、ＬＤＣイレージャジェネレータ６８がそのＬＤＣコードワードに対応するセグメントイレージャインジケータ、ＢＩＳイレージャインジケータ及びＳＹＮＣイレージャインジケータをＳＲＡＭ６３から取り出す。この結果、セグメントイレージャインジケータ、ＢＩＳイレージャインジケータまたはＳＹＮＣイレージャインジケータに基づいて１つのＬＤＣイレージャビットが生成され得る。すなわち、セグメントイレージャビットに照らして、あるいはＬＤＣデータ位置をマッピングしてＥＣＣクラスターに戻し、ＳＲＡＭ６３に格納されているＢＩＳイレージャインジケータをルックアップすることにより、あるいはこれらのインジケータを統合することにより、１つのイレージャビットが生成される。その後、該当のＬＤＣデータを修正するためにＬＤＣイレージャビットがＬＤＣ／ＢＩＳデコーダ６２に送られ、修正されたＬＤＣデータはＤＲＡＭ６１に送り戻される。

図６ａ，６ｂ及び６ｃに示されるＢＩＳデータはアドレスフィールド（ＡＦ）情報及びユーザ制御（ＵＣ）データを含み、ＡＦはアドレス及びアドレスパリティを含む。アドレスは連続であるから、全てのアドレスは既知のアドレスに基づいて前進方向及び後進方向に演繹することができる。したがって、ＢＩＳのＡＦデータの位置を期待されるＡＦデータの位置と比較することができる。ＡＦデータの位置が期待される位置と異なっていれば、これがイレージャインジケータと見なされる。さらに、ＡＦデータはコード化により保護されるから、ＡＦのデコード結果はイレージャインジケータとすることができる。ＵＣがアプリケーションによって指定されていなければ、ＵＣデータバイトは“00h”に設定されることになる。ＢＩＳのＵＣデータと“０”を比較して、異なっていれば、ＵＣデータをイレージャインジケータと見なすことができる。ＡＦ及びＵＣは既知であるから、ＢＩＳブロックのパリティを計算することができる。計算されたパリティは、イレージャインジケータを生成するために、受け取られるＢＩＳのパリティのデータと比較することができる。ＢＩＳデータは、期待されるＡＦまたはＵＣデータを比較するか、またはＢＩＳ/ＥＣＣデコーダの前でセグメントイレージャインジケータを用いることにより、イレージャとしてマークされ得るだけでなく、ＬＤＣデータエラー訂正を改善するためにより多くのイレージャをマークし得るように、ＢＩＳエラー訂正を強化することもできる。

図７を参照すれば、ディスク内の位置を決定するためのＢＩＳコードにより保護されるアドレスフィールド（ＡＦ）情報及びユーザ制御（ＵＣ）データは、ＬＤＣイレージャ生成のために用いることもできる。図２ａの装置２０と比較すると、装置５０は、追加された、ＡＦデコーダ５２及びＡＦ/ＵＣマッピング回路５１を備える。アプリケーションで指定されていないユーザ制御（ＵＣ）データ情報は通常、ゼロに等しい。したがって、近いクラスター間のアドレス番号が正しくなければユーザ制御データはゼロに等しくはなく、あるいはＡＦデコード中にエラーが検出されればそれらのエラーはＡＦ/ＵＣデコードエラーと見なされ得る。生成されるＡＦ/ＵＣイレージャインジケータは、ＬＤＣイレージャビット生成のため、ＳＲＡＭ２３またはＤＲＡＭ２１に格納される。生成されるＡＦ/ＵＣイレージャインジケータは、ＬＤＣのデコードのため、ＢＩＳ/ＳＹＮＣ/セグメントイレージャインジケータに統合することもできる。

セグメントイレージャインジケータ、ＢＩＳイレージャインジケータ、ＳＹＮＣイレージャインジケータ、ＡＦイレージャインジケータ、ＵＣイレージャインジケータ及びこれらの組合せを用いる上記の戦略は自動的に切り替えられ得る。イレージャビット数が閾数、例えば３２をこえると、イレージャビット数が閾数より少なくなるまで、イレージャビット設定は別の戦略に自動的に切り替られるであろう。

ＥＣＣクラスターにおいて何らかのデコードエラーが生じれば、データの再バッファリングが必要となることもある。データがエラー検出コード（ＥＤＣ）チェックに合格できなかった場合にのみ、ＤＲＡＭ２１内の復調されたデータが上書きされる必要がある。図８ｂに示されるように、図８ｂには図８ａのＬＤＣデータがデインターリーブ後に順番に配列され、ここでは第１及び第２のセクタが例示されている。第１のセクタはＥＤＣチェックに合格するが、第２のセクタが不合格であれば、ＤＲＡＭへの再バッファリング時に第２のセクタだけが上書きされる。デコードに関し、ＬＤＣコードワード０〜８はＥＤＣチェックに合格しているからデコードされる必要はない。コードワード９のデコードについては、上部がセクタ“０”に属し、下部がセクタ“１”に属しているから、イレージャビット読出時に、セクタ“０”に属している部分のイレージャビットに“０”が割り当てられなければならない。セクタ“０”を保護するための部分は訂正のための変更がなされない。したがって、再バッファリングされたＥＣＣクラスターがデコードされ、ＬＤＣイレージャビットが、以前の、いわゆるエラー検出コード（ＥＤＣ）を用いることになるであろう。

ＬＤＣのデコード中に、インクリメントＬＤＣイレージャアクセス法を適用することができる。２つの近いＬＤＣコードワードに対して、ほとんどのイレージャビットはインターリーブの特性により同じイレージャインジケータを指す。イレージャビットの一部だけがＳＲＡＭ２３に格納されている別のイレージャインジケータをルックアップする必要がある。図８ａに示されるように、インターリーブシーケンスのため、２つのコードワードｉ及びｉ＋２がインターリーブにより別々のセグメントに分けられている場合を除き、ほとんどのコードワードｉ及びｉ＋２のイレージャは、同じイレージャインジケータを読み出す。したがって、コードワードｉ＋２のイレージャの読出時に、セグメントをまたぐイレージャ部分だけが更新される必要がある。

さらに、ＳＲＡＭをもたない装置を用いることもできる。図９を参照すれば、装置７０は、ＤＲＡＭ７１，復調器７４，セグメントエラージェネレータ７５，デインターリーブ回路７６及びＬＤＣデコーダ７２を備える。セグメントエラーはデインターリーブ回路の前または後で計算することができ、ＬＤＣのデコードのため、セグメントイレージャインジケータはＳＲＡＭ２３ではなくＤＲＡＭ７１に格納される。ＬＤＣデータはデインターリーブ回路７６でデインターリーブされ、次いで、デインターリーブされたＬＤＣデータのエラーがセグメントエラージェネレータ７５によって検出されて、セグメントイレージャインジケータが生成される。それにもかかわらず、ＳＲＡＭ，関連マッピング回路及びイレージャジェネレータを省略できるから、簡略化された回路が得られるであろう。

デコード効率の影響を小さくするため、図８ａに示されるような、変更の必要時のイレージャインジケータ領域へのアクセスのためのインクリメント態様により、ＤＲＡＭ帯域幅への影響を軽減することができる。ＤＲＡＭアクセスを少なくするため、正確なイレージャインジケータ位置マッピングを用いない、別のイレージャインジケータアクセス法を適用することができる。図８ａに示されるように、丸で囲まれたコードワードｉ及びｉ＋２のそれぞれは２つの異なるセグメントに属し、したがってイレージャインジケータが再度読み出される必要がある。ＤＲＡＭアクセスを少なくするため、コードワードｉ＋２はコードワードｉのイレージャインジケータをそのまま使用する。言い換えれば、読み出されるイレージャインジケータは複数のコードワードに対して用いられ、イレージャインジケータが別々のセグメントにおかれている場合に影響を受ける。簡略化されたイレージャインジケータ−マッピング操作があるから、ＬＤＣデータに対する位置は比較的不正確である。この簡略化されたイレージャインジケータ−マッピング操作は、図２ａのＳＲＡＭ２３のアクセスに対して用いることもできる。

あるいは、ＬＤＣデータ及びセグメントイレージャインジケータを別々のメモリに格納することもできる。図１０は、ＳＲＡＭ２７がさらに導入されていることを除き、図２ａに基づく装置８０を示し、装置８０ではＤＲＡＭ２１及びＳＲＡＭ２７がそれぞれＬＤＣデータ及びセグメントイレージャインジケータを格納するために用いられる。

上述した本発明の実施形態は説明のためのものでしかない。当業者であれば、添付される特許請求の範囲を逸脱することなく、数多くの代替実施形態を案出することができる。

既知のＥＣＣクラスターを示す 本発明にしたがう第１の実施形態のＬＤＣデータをデコードするための装置を示す 本発明にしたがう第１の実施形態のＬＤＣデータをデコードするための装置を示す 本発明にしたがう第１の実施形態のＬＤＣデータをデコードするための装置を示す 本発明にしたがう第１の実施形態のＬＤＣデータをデコードするための装置を示す 本発明にしたがう方法を説明するためのＥＣＣクラスターを示す セグメントイレージャインジケータでマークされたＬＤＣクラスターを示す セグメントイレージャインジケータでマークされたＬＤＣクラスターを示す 本発明にしたがう第２の実施形態のＬＤＣクラスターをデコードするための装置を示す 本発明にしたがうＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す 本発明にしたがうＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す 本発明にしたがうＳＲＡＭに格納されたＳＹＮＣイレージャインジケータ及びＢＩＳイレージャインジケータを示す アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す アドレスフィールド情報及びユーザ制御データからなるＢＩＳデータを示す 本発明にしたがう第３の実施形態のＬＤＣクラスターをデコードするための装置を示す ＬＤＣ及びＳＹＮＣ/ＢＩＳコードの対応を示す デインターリーブ後の第１セクタ及び第２セクタのＬＤＣデータを示す 本発明にしたがう第４の実施形態のＬＤＣデータをデコードするための別の装置を示す 本発明にしたがう第５の実施形態のＬＤＣデータをデコードするための装置を示す

符号の説明

１０ ＥＣＣクラスター
１１ ＳＹＮＣデータ列
１２ ＢＩＳデータ列
１３ ＬＤＣブロック
２０，５０，６０，７０，８０ デコード装置
２１，６１，７１ ＤＲＡＭ
２２，７２ ＬＤＣデコーダ
２３，６３ ＳＲＡＭ
２４，６４，７４ 復調器
２５，７５ セグメントエラージェネレータ
２６，２６'，２６''，２６'''，６６，７６ デインターリーブ回路
２８ セグメント・ツー・ＬＤＣイレージャジェネレータ
５１ ＡＦ/ＵＣマッピング回路
５２ ＡＦデコーダ
６２ ＬＤＣ/ＢＩＳデコーダ
６５ ＳＹＮＣ/セグメントエラージェネレータ
６７ マッピング回路
６８ ＬＤＣイレージャジェネレータ

Claims (39)

1. 高保護性ワード及び低保護性ワードを含むマルチワード情報クラスターを提供する段階、
   前記低保護性ワードを複数のセグメントに区切る段階、
   前記低保護性ワードのいかなるエラーフラッグも検出して、セグメントイレージャインジケータを生成する段階、
   前記セグメントイレージャインジケータを第１のメモリに格納する段階、
   前記第１のメモリから読み出される前記セグメントイレージャインジケータを第２のメモリに格納する段階、
   前記セグメントイレージャインジケータに基づいて前記低保護性ワードのイレージャビットを生成する段階、及び
   前記イレージャビットを用いて前記低保護性ワードをデコードする段階、
   を含むことを特徴とする、マルチワード情報をデコードするための方法。
2. 前記マルチワード情報クラスターがエラー訂正コード（ＥＣＣ）クラスターであり、前記高保護性ワード及び前記低保護性ワードがそれぞれバーストインジケータサブコード（ＢＩＳ）及び長距離コード（ＬＤＣ）であることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
3. 前記低保護性ワードが前記第１のメモリに格納されることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
4. 前記低保護性ワードが第３のメモリに格納されることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
5. 前記エラーフラッグが前記低保護性ワードの復調中の過誤であることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
6. 前記エラーフラッグが前記低保護性ワードのデータ喪失であることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
7. 前記エラーフラッグの数が閾値をこえれば、前記セグメントイレージャインジケータが生成されることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
8. 前記低保護性ワードが、前記第１のメモリに格納される前に、デインターリーブされることを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
9. 前記高保護性ワードをデコードして、デコードエラーが生じているか否かを示す高保護性ワードイレージャインジケータを生成する段階をさらに含み、前記高保護性ワードイレージャインジケータが前記イレージャビットを生成するための基準として作用することを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
10. 前記ＢＩＳコードがアドレスフィールド情報を含むことを特徴とする請求項２に記載のマルチワード情報をデコードするための方法。
11. 前記アドレスフィールド情報をデコードして、デコードエラーが生じているか否かを示すアドレスフィールドイレージャインジケータを生成する段階をさらに含み、前記アドレスフィールドイレージャインジケータが前記イレージャビットを生成するための基準として作用することを特徴とする請求項１０に記載のマルチワード情報をデコードするための方法。
12. 前記マルチワード情報クラスターが同期化コードをさらに含むことを特徴とする請求項１に記載のマルチワード情報をデコードするための方法。
13. 前記同期化コードのいかなるエラーフラッグも検出して、エラーフラッグが生じているか否かを示す同期化イレージャインジケータを生成する段階をさらに含み、前記同期化イレージャインジケータが前記イレージャビットを生成するための基準として作用することを特徴とする請求項１２に記載のマルチワード情報をデコードするための方法。
14. 高保護性ワード及び低保護性ワードを含むマルチワード情報クラスターを提供する段階、
    前記低保護性ワードを複数のセグメントに区切る段階、
    前記低保護性ワードクラスターのいかなるエラーフラッグも検出して、セグメントイレージャインジケータを生成する段階、及び
    前記セグメントイレージャインジケータを用いて前記低保護性ワードクラスラーをデコードする段階、
    を含むことを特徴とする、マルチワード情報をデコードするための方法。
15. 前記マルチワード情報クラスターがエラー訂正コード（ＥＣＣ）クラスターであり、前記高保護性ワード及び前記低保護性ワードがそれぞれバーストインジケータサブコード（ＢＩＳ）及び長距離コード（ＬＤＣ）であることを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
16. 前記低保護性ワードクラスター及び前記セグメントイレージャインジケータをメモリに格納する段階をさらに含むことを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
17. 前記エラーフラッグが前記低保護性ワードの復調中の過誤であることを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
18. 前記エラーフラッグが前記低保護性ワードクラスターのデータ喪失であることを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
19. 前記エラーフラッグの数が閾値をこえると、前記セグメントイレージャインジケータが生成されることを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
20. 前記低保護性ワードが、前記メモリに格納される前に、デインターリーブされることを特徴とする請求項１４に記載のマルチワード情報をデコードするための方法。
21. 同期化コード及び低保護性ワードを含むマルチワード情報クラスターを提供する段階、
    前記低保護性ワードを複数のセグメントに区切る段階、
    前記低保護性ワードのいかなるエラーフラッグも検出して、セグメントイレージャインジケータを生成する段階、
    前記同期化コードのいかなるエラーフラッグも検出して、同期化イレージャインジケータを生成する段階、
    前記同期化イレージャインジケータまたは前記セグメントイレージャインジケータを第１のメモリに格納する段階、
    前記第１のメモリから読み出される前記同期化イレージャインジケータまたは前記セグメントイレージャインジケータを第２のメモリに格納する段階、
    前記同期化イレージャインジケータまたは前記セグメントイレージャインジケータに基づいて前記同期化コードまたは前記低保護性ワードのイレージャビットを生成する段階、及び
    前記イレージャビットを用いて前記低保護性ワードをデコードする段階、
    を含むことを特徴とする、マルチワード情報をデコードするための方法。
22. アドレスフィールド情報、ユーザ制御データ及び低保護性ワードを含むマルチワード情報クラスターを提供する段階、
    前記低保護性ワードを複数のセグメントに区切る段階、
    前記前記アドレスフィールド情報または前記ユーザ制御データのいかなるエラーフラッグも検出して、アドレスフィールド情報／ユーザ制御データイレージャインジケータを生成する段階、
    前記低保護性ワードのいかなるエラーフラッグも検出して、セグメントイレージャインジケータを生成する段階、
    前記アドレスフィールド情報／ユーザ制御データイレージャインジケータまたは前記セグメントイレージャインジケータを第１のメモリに格納する段階、
    前記第１のメモリから読み出される前記アドレスフィールド情報／ユーザ制御データイレージャインジケータまたは前記セグメントイレージャインジケータを第２のメモリに格納する段階、
    前記アドレスフィールド情報／ユーザ制御データイレージャインジケータまたは前記セグメントイレージャインジケータに基づいて前記アドレスフィールド情報または前記ユーザ制御データコードまたは前記低保護性ワードのイレージャビットを生成する段階、及び
    前記イレージャビットを用いて前記低保護性ワードをデコードする段階、
    を含むことを特徴とする、マルチワード情報をデコードするための方法。
23. マルチワード情報をデコードするための装置において、前記マルチワード情報が高保護性ワード及び低保護性ワードを含み、前記低保護性ワードが複数のセグメントに区切られており、前記装置が、
    前記複数のセグメントにおけるいかなるエラーフラッグも検出し、どこでエラーが生じているかを示すセグメントイレージャインジケータを生成するためのセグメントエラージェネレータ、
    前記セグメントイレージャインジケータを格納するための、前記セグメントエラージェネレータに電気的に接続される第１のメモリ、
    前記第１のメモリから読み出される前記セグメントイレージャインジケータを格納するための、前記第１のメモリに電気的に接続される第２のメモリ、
    前記セグメントイレージャインジケータに基づいて前記低保護性ワードに対するイレージャビットを生成するための、前記第２のメモリに電気的に接続されるイレージャジェネレータ、及び
    前記イレージャビットにより前記低保護性ワードをデコードするための、前記第１のメモリ及び前記イレージャジェネレータに電気的に接続されるデコーダ、
    を備えることを特徴とするマルチワード情報をデコードするための装置。
24. 前記低保護性ワードが前記第１のメモリに格納されることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
25. 前記低保護性ワードが第３のメモリに格納されることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
26. 前記デコーダがさらに前記高保護性ワードをデコードして高保護性ワードイレージャインジケータを生成するために用いられ、前記イレージャビットが前記高保護性ワードイレージャインジケータに基づいてマークされることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
27. 前記高保護性ワードイレージャインジケータに対して位置属性を与えるための、前記デコーダ及び前記第２のメモリに電気的に接続されるマッピング回路をさらに備えることを特徴とする請求項２６に記載のマルチワード情報をデコードするための装置。
28. 前記低保護性ワードをデインターリーブするための、前記第１のメモリに電気的に接続されるデインターリーブ回路をさらに備えることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
29. 前記マルチワード情報クラスターが同期化コードをさらに含むことを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
30. 前記セグメントエラージェネレータが前記同期化コードのエラーフラッグを検出して前記イレージャビットを生成するための同期化イレージャインジケータを生成するためにさらに用いられることを特徴とする請求項２９に記載のマルチワード情報をデコードするための装置。
31. 前記高保護性ワードがアドレスフィールド情報を含むことを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
32. アドレスフィールド情報のデコードエラーまたはアドレスエラーによるかあるいはユーザ制御データエラーにより生じるアドレスフィールド情報／ユーザ制御データイレージャインジケータを生成するための、アドレスフィールド情報／ユーザ制御データマッピング回路をさらに備えることを特徴とする請求項３１に記載のマルチワード情報をデコードするための装置。
33. 前記アドレスフィールド情報をデコードするための、前記アドレスフィールド情報／ユーザ制御データマッピング回路に電気的に接続されるアドレスフィールドデコーダをさらに備えることを特徴とする請求項３２に記載のマルチワード情報をデコードするための装置。
34. 前記マルチワード情報がエラー訂正コード（ＥＣＣ）クラスターであり、前記高保護性ワード及び前記低保護性ワードがそれぞれバーストインジケータサブコード（ＢＩＳ）及び長距離コード（ＬＤＣ）であることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
35. 前記第１のメモリがＤＲＡＭであることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
36. 前記第２のメモリがＳＲＡＭであることを特徴とする請求項２３に記載のマルチワード情報をデコードするための装置。
37. マルチワード情報をデコードするための装置において、前記マルチワード情報が高保護性ワード及び低保護性ワードを含み、前記低保護性ワードが複数のセグメントに区切られており、前記装置が、
    前記複数のセグメントにおけるいかなるエラーも検出し、どこでエラーが生じているかを示すセグメントイレージャインジケータを生成するためのセグメントエラージェネレータ、
    前記低保護性ワード及び前記セグメントイレージャインジケータを格納するための、前記セグメントエラージェネレータに電気的に接続されるメモリ、及び
    前記セグメントイレージャインジケータに基づいて前記低保護性ワードをデコードするための、前記メモリに電気的に接続されるデコーダ、
    を備えることを特徴とするマルチワード情報をデコードするための装置。
38. 前記マルチワード情報がエラー訂正コード（ＥＣＣ）クラスターであり、前記高保護性ワード及び前記低保護性ワードがそれぞれバーストインジケータサブコード（ＢＩＳ）及び長距離コード（ＬＤＣ）であることを特徴とする請求項３７に記載のマルチワード情報をデコードするための装置。
39. 前記メモリがＤＲＡＭであることを特徴とする請求項３７に記載のマルチワード情報をデコードするための装置。

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