JP2006127559A

JP2006127559A - 高符号間干渉耐性位相比較器

Info

Publication number: JP2006127559A
Application number: JP2004310281A
Authority: JP
Inventors: Atsushi Kikukawa; 敦菊川; Hiroyuki Minemura; 浩行峯邑
Original assignee: Hitachi Ltd; Hitachi LG Data Storage Inc
Current assignee: Hitachi Ltd; Hitachi LG Data Storage Inc
Priority date: 2004-10-26
Filing date: 2004-10-26
Publication date: 2006-05-18

Abstract

【課題】デジタルＰＬＬの位相比較器に於いて、振幅の小さな信号に由来するエッジの誤検出を回避する。
【解決手段】エッジ候補の信号列の符号に加えて、それぞれの絶対値がある閾値を超えた場合のみエッジと判定し位相検出を行う。
【効果】デジタル方式の位相比較器に於いて誤ったエッジを検出する場合を大幅に削減することが出来、本方式の位相比較器を用いたＰＬＬは、従来方式の位相比較器を用いたものの安定性、位相追従精度が著しく劣化するような状況下に於いても良好な動作を実現することが可能になる。
【選択図】図1

Description

デジタル情報記録装置分野のうち、主に、光ディスク装置を対象とする。

近年、ＤＶＤ（digital versatile disc）をはじめとする光ディスクドライブの再生信号処理系にＰＲＭＬ(partial response most-likelihood)方式が用いられるようになってきた。この再生方式は、通信分野や情報記録装置分野でも磁気テープ装置及び磁気ディスク装置では既に広く採用されてきたもので、符号間干渉が強い状況下に於いても低いビットエラー率を達成するのに有利な方式である。よって、線記録密度を高める場合には、特に有効な信号処理方式である。このことは、当業者には周知の事実なのでＰＲＭＬ方式信号処理に関する説明は省略する。

図２に一般的なＰＲＭＬ信号処理系の構成図を示す。ＰＲＭＬ信号処理系は、再生信号のクロックに同期したクロック信号を基準として動作するので再生信号の位相に信号処理系のクロックを同期させるためにＰＬＬ(phase-locked loop)を用いる。様々なＰＬＬの方式が存在するが、図２の様にADC(analog to digital converter)の後にＰＬＬを入れる場合には、位相比較器にデジタル方式を用いたデジタルＰＬＬが用いられるのが一般的である。このようなＰＬＬの構成及び動作に関しても当業者間では良く知られていることなので詳細な説明は省く。

ＰＬＬで入力信号と自己のＶＣＯ(voltage controlled oscillator)の信号との位相を比較するのが位相比較器である。図３は、３時刻方式の位相比較器の動作原理を示したものである。ここで、ｎ時刻方式とは、現時刻を含めＴ間隔でｎ時刻の値を用いることを意味する。ここで、ＴはＡＤＣに於けるサンプリング間隔、すなわち、クロックの周波数の逆数である。今、非対称性、直流オフセットのいずれも０である再生信号を考え、その包絡線の中心値を信号レベルの基準、即ち０と定義する。そして、３時刻方式であれば、再生信号列{ｘ(n), x(n-1), x(n-2)}のうちx(n)とx(n-2)の符号が互いに異なる場合、この０レベルを横切っていることになり、これをエッジと呼ぶ。なお、ここでx(n)は時刻ｎに於いてサンプリングされた再生信号の値である。同様にして、２時刻方式であれば、x(n)とx(n−１)の符号が異なる場合がエッジである。

図３は、理想的な再生信号のエッジについて３時刻方式の位相検出の原理を説明したものである。ＰＬＬと入力信号の位相が完全に一致していた場合、ＡＤＣ前の入力信号は、図３の位相差が無い場合に示したように時刻(n-1)Tで０をクロスするものとする。この場合、エッジ信号列の時刻nTと(n-2)Tの値は絶対値が同じで互いに異符号となる。ここでは、その値が{-1, 0, 1}であったとする。仮に、クロック信号の位相が進んだ、つまり、入力信号の位相がクロック信号に対して時間にしてΔＴ遅れていたとすると、ＡＤＣ前の入力信号は、図３で実線表示した軌跡を描く。これを各時刻に於いてＡＤＣでサンプリングすると時刻nTと(n-2)Tにおける値の絶対値は、図３の例で言えば{-0.7, 0.3, 1.3}の様に互いに異なることになる。反対にエッジの各点の値を用いて再生信号とクロックの位相差を検出できる。これに、上昇エッジか下降エッジであるかの判断を付け加えれば、位相差に比例した値φを得ることができき、３時刻方式であれば、例えば、（数式１）で求めることが出来る。

同様にして、２時刻方式では（数式２）で求めることが可能である。

ただし、

また、エッジの検出は、２時刻または３時刻間でのサンプル値の符号遷移を監視することによって行う。

このような方式で位相差を検出する場合、次項にも記載したように、再生信号の分解能が著しく低下した場合、クロック精度の低下や正しいエッジ判別を行えないなどの問題を生じる。この問題は広く認知されるところであるから、例えば、特開２００２−１７５６７３号公報や特開平１０−１７２２５０号公報にあるようにＰＬＬの前段に符号の仮判別をする手段を挿入する方法が知られている。ただし、複雑で高速動作が要求される回路の規模が大きくなる上にこの部分で生じる遅延によりＰＬＬの位相余裕を狭めるという新たな問題を生じる。また、特許公開２０００−１８２３３５号公報にあるように０レベル以外の他のターゲットレベルで位相検出を行うことも考えられる。しかし、この方式も回路規模が大きくなるという課題がある。

特開２００２−１７５６７３号公報

特開平１０−１７２２５０号公報特許公開２０００−１８２３３５号公報

従来の技術では、分解能低下に起因する問題にはある程度対応できるが複雑で高速動作が要求される回路の規模が大きくなる等の課題がある。また、分解能が全くない信号が出現した場合には、以下のような問題を生じる。記録データの符号化に1-7変調を用いた場合、最短マークまたはスペースの長さは２ＴVである。ここで、Vは、ディスク線速度である。その記録膜上での物理的な長さは、波長405nmのレーザと開口比0.85の対物レンズを用いた光学系の光学的分解能は、238 nmである。仮に、線記録密度を上げるために２Ｔマーク同士の中心距離をこれよりも小さくした場合、原理的にマーク同士を分解できないのでエッジも判別することが出来ない。しかし、２Ｔ長のマークとスペースが複数個連続しているような状況下、即ち、再生信号がほぼ０レベルの連続で明確な信号を観測できない場合でもＰＲＭＬ復号系は、クロック信号が正しく供給されていれば正しく復号することが出来る。よって、最短信号が光学分解能以下になるような線記録密度も実現し得る。

しかしながら、現実の再生信号には各種の雑音が含まれるだけでなく、記録パターンによっては局所的に直流成分が変化している場合もある。このため、０レベル付近の再生信号が続いた場合、実際のマーク或いはスペースの端とは無関係に０レベルをクロスすることがあり得る。図４に、そのような偽エッジの例を模式的に示す。入力信号は、２Ｔのマークとスペースの連続であるとして、その本来のエッジの位置を縦の実践で示す。また、サンプルされた入力信号を小さな円で現している。時刻3Ｔに於ける状況は、先に説明した単純な３時刻方式の位相比較器であればエッジとして判定してしまい、実際の位相差とは全く無相関な信号を出力してしまう。その結果、再生信号の位相との同期精度が低下若しくは同期を失い、結果的にエラー率が悪くなるという可能性がある。

同様な問題は、設計上、十分に２Ｔ信号を分解できるシステムに於いても状況により出現する。例えば、焦点や球面収差補正光学系が十分に調整されていない状況下では光学系の分解能は低下しているために上に述べたのと同様な状況となる。或いは、信号対雑音比が小さい場合にも起こり得る。

本発明の目的は、上記課題の解決に加え、小規模な回路で実現可能なデジタル方式位相比較器及び同位相比較器を内包したＰＬＬを提供することにある。
尚、本発明では、主にＡＤ変換後の信号を対象としているので、以下に於いては、特に断らない限り単に入力信号などと表現した場合、ＡＤ変換後のデータを指すものとする。ただし、文脈上明らかな場合は、この限りでない。

上記課題を解決するために、本発明に於いては、信号列の各値を指定された閾値と比較することによりエッジ検出を行う手段を有する。また、エッジ判定に用いる閾値をヴィタビデコーダの信号レベル判定結果を用いて自動的に更新する手段を有する。また、エッジ判定に用いる閾値を指定されたターゲットレベルとして判定された入力信号の平均値から算出する。

本発明により、デジタル方式の位相比較器に於いて誤ったエッジを検出する場合を大幅に削減することが出来る。これにより、本方式の位相比較器を用いたＰＬＬは、従来方式の位相比較器を用いたものの安定性、位相追従精度が著しく劣化するような状況下に於いても良好な動作を実現することが可能になる。その結果、光ディスク装置に於いては線記録密度を向上することが可能になる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明を２時刻方式の位相比較器に実施した場合の構成のうちの一つを示したものである。構成上の特徴としては、通常の位相比較器では２時刻の入力信号の符号のみからエッジの判別を行っているのに対し、本発明では、エッジの検出に際して、各時刻に於ける入力信号の大きさも考慮して判定していることにある。即ち、課題の項で説明したように誤ったエッジを検出するのを回避するために、２時刻に於ける入力信号x(n), x(n-1)それぞれの絶対値を予め設定してある閾値V_Tと比較し、両者とも閾値よりも大きいものだけをエッジとして判定する。即ち、エッジの条件は、|x(n)|>V_Tかつ|x(n-1)|>V_Tであることが条件として付け加わる。

図１の位相比較器の動作を説明する。この例に於いては、２時刻の入力信号の符号と大きさを並列的に判定している。まず、入力信号の大きさに関わる判定は、閾値判定器３によって（数式４）で表現される演算を行い、その結果は、信号L(n)として出力される。

L(n)は、遅延器１に入力される。遅延器は、１クロック毎に前に入力された値を出力し、当該クロックで入力された値を１クロックの期間だけ保持する働きをする。即ち、１Ｔ分の時刻の遅延を生じさせる。ここで、遅延器の出力、即ち、L(n-1)とL(n)を乗算器５で乗算すると、乗算器の出力は、x(n), x(n-1)ともにその絶対値が閾値よりも大きい場合のみ１となり、それ以外は０となる。

また、符号判定器３は、（数式５）に従い、x(n)に対してS(n)を出力する。

S(n)もやはり遅延器に入力される。S(n)から減算器４で遅延器の出力、即ちS(n-1)を減算器６で減算すると、マイナス側からプラス側にゼロクロスする上昇エッジの場合+２、反対にプラス側からマイナス側にゼロクロスする下降エッジの場合-２、ゼロクロスをしない場合０をそれぞれ出力する。これを閾値判定系の乗算器出力と乗算すると、振幅条件も含めたエッジの判定結果を得られる。これに、x(n)+x(n-1)を乗じると、十分な振幅を伴ったエッジが出現した場合にのみ位相差に比例した有限値のP(n)が出力される。

図５は、本発明を３時刻方式の位相比較器に実施した場合の構成の一例である。この場合は、エッジ判定には、x(n)とx(n-2)を用いるので図１の構成の符号判定系、閾値判定系のそれぞれに必要な数の遅延器を追加した形になっている。同様に、位相差の算出にはx(n), x(n-1), x(n-2)を用いるので必要な遅延器の追加と位相差算出の定義に応じて加算器が追加されているものの、その動作自体は、２時刻方式の場合と類似しているので詳細は省略する。

尚、エッジ候補の信号列からその大きさを用いてエッジを判別する方式は、図１及び図５に示した以外にも複数の方式があり得る。例えば、符号判定に先にS(n)とS(n-1)の積を求め、その符号を用いるなどの変形が考えられる。このような変形は、当業者であれば容易に類推可能であるのでここではいちいち網羅することはしない。また、図１及び図５の例では、単一の閾値を用いているが、プラス側とマイナス側で異なる閾値を用いてエッジ判定を行う方式も考えられる。これは、特に光ディスクの再生信号でしばしば観測される非対称性が存在する場合により的確なエッジ判定を行うのに有効である。

図６は、本実施例に示した位相比較器を用いたＰＬＬを含むＰＲＭＬ復号システムと通常の位相比較器を用いたＰＬＬを含むＰＲＭＬ復号システムとの性能をシミュレーションで求めたビットエラー率で比較したものである。ビットエラー率は、光学シミュレーションによって求められたステップ応答を元に発生させた擬似波形を信号処理することにより行った。表１に、シミュレーションに用いた各種条件をまとめる。この条件下では、2T長マーク及びスペース信号の分解能は、１％程度（8Ｔ長信号基準）であるので、雑音の影響で誤ってエッジを判定する率が高くなる。ステップ応答を重畳して擬似波形を生成する際に、本来のチャネルクロックよりも1%遅いクロックに相当する間隔で重畳することによりＰＬＬに対するストレスを導入した。また、同時にアンプ雑音に相当する白色雑音を加算している。白色雑音の実効値振幅を変えることにより信号対雑音振幅比を調整し、その条件下に於けるエラー率を求めてプロットしたのが図６である。

雑音振幅が十分に小さい場合には、いずれの位相比較器を用いた場合でもほぼ同一のエラー率が得られることがわかる。しかし、従来方式の位相比較器を用いた復号系では、加算雑音の信号対雑音比が17ｄＢ以下になるとエラー率が一挙に増大する。このようなエラー率の増大の原因は、ＰＬＬが同期を保つことが出来なくなったため起こる。一方、本発明に基づく位相比較器を用いた復号系では、このようなエラー率の増大は、雑音を更に２ｄＢ増加させても起きず、本方式の有効性が明らかである。

実施例１に述べた各方式に於いては、エッジ判定に必要な閾値V_Tを予め決定しておいて与える必要がある。これは、入力される信号の詳細が事前に解っていて、かつ、経時変化が小さい場合には有効である。このような状況は、特に、光ディスク装置では極めて例外的である。しかし、ＰＲＭＬ復号機との組み合わせに於いては、信号の状況に応じて閾値を自動的に変更することが可能である。その例を図７に示す。

図２に示した一般的な構成のＰＲＭＬ信号処理系に本発明に基づく位相比較器を用いたＰＬＬとヴィタビデコーダの復号結果と入力信号レベルを参照して閾値を決定する閾値算出器１０７を備えていることが特徴である。閾値の算出方法は、使用するＰＲ（partial response）クラス及対象とする信号列の変調コードにより異なる。ただし、基本的な考え方としては、エッジの対象とすべきでないターゲットレベルを指定し、それに対応する入力信号レベルをヴィタビデコーダの結果と比較することにより閾値を求めるものである。

そこで、PR(1,2,2,1)の場合について説明する。符号の変調方式は、1-7 run length limitedとする。表２は、この場合のビットパターンとターゲット値の対応表である。この組み合わせでは、下降エッジのターゲットレベル列は、マーク及びスペース長に依存して{2,0,-2}, {2,0,-1}, {1,0,-1}の３種類存在する。これを表３にまとめる。この表は、スペースが先行するものとして見る。上昇エッジでは、マークが先行し、表の各項は符号が反転する。ここで、エッジ検出に不向きなほど小さくなるのは2Tマーク或いはスペースからの信号であるから、2Tマーク及びスペース関連のエッジをなるべく排除できるよう閾値を設定すればよい。表２から解るように、そのようなエッジは、ターゲットレベル１または-１を含むので、これらのレベルとしてヴィタビデコーダが判定したy(n)の値を用いて閾値を決定する。このようなy(n)の値は、当然、図８に示すようなある分布を持っているので、閾値の決定方式には任意性がある。ここでは、レベル１及び-１として判定された信号レベルの平均値の絶対値の相加平均を閾値と定義している。この方式の利点は、比較的少ないデータ点数でも閾値を決定でき、小規模な回路で実現可能なことである。また、プラス側とマイナス側で異なる閾値を設定する場合は、当然、それぞれの平均値を用いればよい。これら以外にも、例えば、レベル１及び-１の分布のピーク位置の信号レベルの絶対値の相加平均を用いる方法、レベル１及び-1のそれぞれの分布の最大及び最小値の相加平均を用いる方法などが考えられる。

図７に記載の装置の動作を説明する。入力信号の等化は、アナログイコライザとＦＩＲ(finite impulse response)イコライザを用いる。アナログイコライザを通過した入力信号は、ＡＤＣにより時間離散的なデジタル信号列x(n)に変換される。x(n)は、ＰＬＬに供給され入力信号に同期したクロック信号を発生させる。また、x(n)は、ＦＩＲイコライザを通過した後、信号列y(n)としてヴィタビデコーダに入力される。ヴィタビデコーダは、y(n)からビットストリームに復号すると同時に、各y(n)がどのターゲットレベルとして判定されたかをp(n)として出力する。閾値算出器は、p(n)が指定された各ターゲットレベル（今の場合、１及び-１）に一致した場合に、それぞれに対応した入力信号の平均値を求める。この際、m時刻遅延器１０６を用いて入力信号列をＦＩＲイコライザ及びヴィタビデコーダで生じる遅延（mT）と同じだけ遅延させている。

閾値は、動作開始時に初期値を有している。初期値は、任意に与えることが可能である。閾値の更新方法は、閾値算出に用いるデータの個数を指定し、時間経過により指定個数を超えた場合には古いデータを捨て新しく得られたものを計算に繰り入れることにより自動的に更新していく。当然、閾値の更新動作は、任意に停止し、或いは、最初期化することが可能である。また、何らかの理由により閾値の絶対値が大きくなりすぎるのを防止するために閾値がとり得る値の範囲を制限することが可能である。

２時刻方式の位相比較器の場合、ＡＤＣによるサンプリングのタイミングがクロックの中間点になる。図９に、PR(1,2,2,1)の場合について３時刻方式の場合と比較してその様子を示す。縦の実線は、再生信号のクロック位置を示し、円で表された点が３時刻方式の場合で、正方形で表された点が２時刻方式の場合である。図９から解るように、ターゲットレベルを用いて３時刻方式で{-2, 0, 2}と表現されるエッジは、{-1, 1}、同様に{-2, 0, 1}を敢えてターゲットレベルで表現すると、{-1, 0.5}、{-1, 0, 1}は、{-0.5, 0.5}となる。そこで、最も単純には、３時刻方式と同じ方法で求めた閾値の１/２の値を採用すれば良いことがわかる。

なお、実験に供したデータを、表１乃至３に示す。

本発明を実施した基本的な例である。一般的なＰＲＭＬ信号処理系の構成図である。３時刻方式の位相比較器の原理説明図である。誤ったエッジ検出の例の説明図である。本発明を３時刻方式の位相比較器に実施した一例である。本発明の効果を示すシュミレーション結果である。ＰＲＭＬ復号機との組み合わせにより閾値を自動更新させる例である。 PR(1,2,2,1)においてレベル１及び-１と判定された信号レベルの分布例の説明図である。２時刻方式のエッジの説明図である。

符号の説明

１・・・遅延器、２・・・閾値判定器、３・・・符号判定器、４・・・加算器、５・・・乗算器、６・・・減算器、１０１・・・アナログイコライザ、１０２・・・ＡＤコンバータ、１０３・・・ＰＬＬ、１０４・・・ＦＩＲイコライザ、１０５・・・ヴィタビデコーダ、１０６・・・m時刻遅延器、１０７・・・閾値算出器。

Claims

デジタル方式ＰＬＬに用いられる位相比較器に於いて、入力信号列の各値を指定された閾値と比較することによりエッジ判別を行う手段を有することを特徴とする位相比較器及び該位相比較器を用いたＰＬＬ。
請求項１に記載の位相比較器に於いて、隣接する２時刻の入力値を用いて位相検出することを特徴とする位相比較器及び該位相比較器を用いたＰＬＬ。
請求項１に記載の位相比較器に於いて、隣接する３時刻の入力値を用いて位相検出することを特徴とする位相比較器及び該位相比較器を用いたＰＬＬ。
請求項１に記載の位相比較器に於いて、エッジ判別に用いる閾値をヴィタビデコーダの信号レベル判定結果を用いて自動的に更新する手段を有することを特徴とする位相比較器及び該位相比較器を用いたＰＬＬ並びに該ＰＬＬを内包するＰＲＭＬデコーダ。
請求項４に記載の位相比較器及び該位相比較器を用いたＰＬＬ並びにこれらを内包するＰＲＭＬデコーダに於いて、エッジ判別に用いる閾値を指定されたターゲットレベルとして判定された入力信号の平均値から算出することを特徴とする位相比較器及び該位相比較器を用いたＰＬＬ並びに該ＰＬＬを内包するＰＲＭＬデコーダ。