JP2006105924A - Method of analyzing contact resistance characteristics - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology for analyzing the influence of a contact resistance with terminals in a semiconductor integrated circuit. <P>SOLUTION: A fixture 40 having an IC socket 20 on which a semiconductor integrated circuit chip can be mounted, a conductive route connectable to terminals in the semiconductor circuit chip mounted on the IC socket, and a resistor provided on the way of the conductive route, is prepared; the electric characteristics of the semiconductor integrated circuit chip are measured under the state where the resistor is intervened on the way of the conductive route; the above resistor is replaced by a resistor with a different resistance value, and then the electric characteristics of the semiconductor circuit chip are measured while the resistor is intervened on the way of the conductive route; and based on these measurement results the effect to the contact resistance with the terminals in the semiconductor integrated circuit, is analyzed. Thus, the effect of the contact resistance between a probe needle and a pad in the probing inspection of a wafer containing a semiconductor integrated circuit equivalent to the semiconductor integrated circuit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路の試験技術、さらには半導体集積回路における接触抵抗特性の解析方法に関する。   The present invention relates to a test technique for a semiconductor integrated circuit, and further to a method for analyzing contact resistance characteristics in a semiconductor integrated circuit.

半導体集積回路装置（「ＩＣ」と略記される）の製造工程においては、半導体ウエハに形成されたペレット群についてウエハプローバが用いられて電気的特性試験が実行される選別検査（プロービング検査）が実施されている。この際、各ペレットの一主面上に配列されたパッドのそれぞれにウエハプローバのプローブ針が接触される（例えば特許文献１参照）。ウエハプローバは、例えばＬＳＩテスタなどと称される試験装置に結合され、この試験装置により、上記半導体集積回路の電気的特性試験が可能とされる。   In a manufacturing process of a semiconductor integrated circuit device (abbreviated as “IC”), a sorting inspection (probing inspection) is performed in which an electrical property test is performed on a group of pellets formed on a semiconductor wafer using a wafer prober. Has been. At this time, the probe needle of the wafer prober is brought into contact with each of the pads arranged on one main surface of each pellet (see, for example, Patent Document 1). The wafer prober is coupled to a test device called an LSI tester, for example, and this test device enables an electrical characteristic test of the semiconductor integrated circuit.

特開２００１−２１７２９０号公報（図１）JP 2001-217290 A (FIG. 1)

１回目のプロービング検査において不良品と判断された場合でも、ウエハプローバのプローブ針を当て直してから２回目のプロービング検査を行ってみると、良品と判断されるケースがある。このため、プロービング検査において不良品の発生が半導体集積回路の歩留りに大きく影響する場合には、プローブカードのメンテナンスを行ってから、再度プロービング検査を行うのが通例になっている。このようなプロービング検査について本願発明者が検討したところ、再プロービングにおいても、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗の影響により歩留りが回復せず、また、何度もプローブ針の当て直しが行われることで、半導体集積回路におけるパッドが削られてしまい、ボンディングが不可能になることがあることが見いだされた。また、従来のプロービング検査によれば、プローブ針と半導体集積回路におけるパッドとの間に、どれだけの接触抵抗が付着した場合に、どのテスト項目に影響するかについて把握することができないこと、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗値が変化した場合に、プロービング検査結果（データ）にどの程度影響するかを把握することができないこと、さらには半導体集積回路における多数の端子のうち、どの端子との接触抵抗が影響しているのかを把握することができないこと、などが見いだされた。   Even if it is determined as a defective product in the first probing inspection, there are cases where it is determined as a non-defective product when the second probing inspection is performed after reapplying the probe needle of the wafer prober. For this reason, when the occurrence of a defective product greatly affects the yield of the semiconductor integrated circuit in the probing inspection, it is customary to perform the probing inspection again after the probe card is maintained. The inventor of the present application examined such a probing inspection, and even in the reprobing, the yield was not recovered due to the influence of the contact resistance between the probe needle and the pad in the semiconductor integrated circuit, and the probe needle was not re-applied many times. It has been found that by applying the contact again, the pad in the semiconductor integrated circuit is scraped, and bonding may become impossible. In addition, according to the conventional probing inspection, it is impossible to grasp which test item is affected by how much contact resistance is attached between the probe needle and the pad in the semiconductor integrated circuit. When the contact resistance value between the needle and the pad in the semiconductor integrated circuit changes, it is impossible to grasp how much it affects the probing inspection result (data). Among them, it was found that it was not possible to grasp which contact resistance was affected.

本発明の目的は、半導体集積回路における端子との接触抵抗の影響を解析するための技術を提供することにある。   An object of the present invention is to provide a technique for analyzing the influence of contact resistance with a terminal in a semiconductor integrated circuit.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕以下の工程を含む接触抵抗特性解析方法：
（ａ）ＩＣソケットに装着された半導体集積回路チップの端子から引き出された導電経路に抵抗器を介在させた状態で上記半導体集積回路チップの電気的特性を測定する第１工程；
（ｂ）上記抵抗器を異なる抵抗値のものに交換してから、上記半導体集積回路チップの電気的特性を測定する第２工程；
（ｃ）上記第１工程での測定結果と、上記第２工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第３工程。 [1] Contact resistance characteristic analysis method including the following steps:
(A) a first step of measuring electrical characteristics of the semiconductor integrated circuit chip with a resistor interposed in a conductive path drawn from a terminal of the semiconductor integrated circuit chip attached to the IC socket;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip after replacing the resistor with one having a different resistance value;
(C) A third step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the first step and the measurement result in the second step.

〔２〕以下の工程を含む接触抵抗特性解析方法：
（ａ）複数の端子を有する半導体集積回路チップを装着可能なＩＣソケットと、上記ＩＣソケットに装着された上記半導体集積回路チップの上記端子に結合可能な導電経路と、上記導電経路の途中に設けられた抵抗器と、を含む治具を用意する第１工程；
（ｂ）上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第２工程；
（ｃ）上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第３工程；
（ｄ）上記第２工程での測定結果と、上記第３工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第４工程。 [2] Contact resistance characteristic analysis method including the following steps:
(A) an IC socket in which a semiconductor integrated circuit chip having a plurality of terminals can be mounted; a conductive path that can be coupled to the terminals of the semiconductor integrated circuit chip mounted in the IC socket; and provided in the middle of the conductive path And a first step of preparing a jig including the prepared resistor;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path;
(C) a third step of measuring the electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path after exchanging the resistor with a different resistance value;
(D) A fourth step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the second step and the measurement result in the third step.

上記の手段によれば、上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定することにより、上記抵抗器の抵抗値の影響を解析することができる。上記抵抗器は、上記半導体集積回路チップと等価な半導体集積回路を含むウエハのプロービング検査におけるプローブ針とパッドとの間の接触抵抗と見ることができるので、上記抵抗器の抵抗値の影響を解析することにより、半導体集積回路における端子との接触抵抗の影響を解析することができる。   According to the above means, the electrical characteristics of the semiconductor integrated circuit chip are measured in a state where the resistor is interposed in the middle of the conductive path after the resistor is replaced with one having a different resistance value. Thus, the influence of the resistance value of the resistor can be analyzed. Since the resistor can be regarded as a contact resistance between the probe needle and the pad in the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip, the influence of the resistance value of the resistor is analyzed. By doing so, the influence of the contact resistance with the terminal in the semiconductor integrated circuit can be analyzed.

このとき、上記抵抗器は上記治具に着脱自在とすることができる。また、上記治具は、上記抵抗器の両端を短絡可能なスイッチを含み、上記スイッチを導通させることで上記抵抗器の電気的特性測定への関与を排除可能とすることができる。さらに、上記第４工程には、不良テスト項目の検出、上記接触抵抗の抵抗値による特性の解析、影響を与えている端子の特定を含めることができる。   At this time, the resistor can be detachably attached to the jig. In addition, the jig includes a switch capable of short-circuiting both ends of the resistor, and by making the switch conductive, it is possible to eliminate participation in measuring the electrical characteristics of the resistor. Further, the fourth step may include detection of a defective test item, analysis of characteristics based on the resistance value of the contact resistance, and identification of an affected terminal.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、半導体集積回路における端子との接触抵抗の影響を解析するための技術を提供することができる。   That is, it is possible to provide a technique for analyzing the influence of contact resistance with a terminal in a semiconductor integrated circuit.

図１には、本発明にかかる接触抵抗特性解析方法の実施に用いられる治具が示される。   FIG. 1 shows a jig used for carrying out the contact resistance characteristic analyzing method according to the present invention.

図１に示される治具４０は、特に制限されないが、半導体集積回路チップを装着可能なＩＣソケット２０、複数の抵抗器がモジュール化された抵抗モジュール４１、複数のスイッチを含むスイッチ群４５が搭載された基板４２が、支持部材４４によってパフォーマンスボード４６に支持されて成る。上記ＩＣソケット２０は、上記基板４２のほぼ中央に配置される。そしてこのＩＣソケット２０を包囲するように４個の抵抗モジュールが配置され、さらに上記ＩＣソケット２０及び上記抵抗モジュール４１を包囲するようにスイッチ群４５が配置される。上記ＩＣソケット２０は、図示されない半導体集積回路チップの端子に接触可能な複数の電極を有し、この複数の電極が、基板４２に形成された導電ラインによって引き出されている。そして、この複数の導電ラインは、それぞれ抵抗モジュール４１において対応する１個の抵抗器を介して対応するケーブル４３の一端に結合される。ケーブル４３の他端はパフォーマンスボード４６に結合される。また、上記スイッチ群４５における複数のスイッチは、それぞれ上記抵抗モジュール４１において対応する抵抗器の両端を短絡可能に配線されている。上記パフォーマンスボード４６は、ＬＳＩテスタなどの試験装置（図示せず）に結合される。これによって、上記ＩＣソケット２０に装着された半導体集積回路チップの試験が可能とされる。   The jig 40 shown in FIG. 1 is not particularly limited, but includes an IC socket 20 into which a semiconductor integrated circuit chip can be mounted, a resistor module 41 in which a plurality of resistors are modularized, and a switch group 45 including a plurality of switches. The substrate 42 is supported on the performance board 46 by the support member 44. The IC socket 20 is disposed substantially at the center of the substrate 42. Four resistance modules are arranged so as to surround the IC socket 20, and a switch group 45 is arranged so as to surround the IC socket 20 and the resistance module 41. The IC socket 20 has a plurality of electrodes that can contact a terminal of a semiconductor integrated circuit chip (not shown), and the plurality of electrodes are drawn out by conductive lines formed on the substrate 42. The plurality of conductive lines are coupled to one end of the corresponding cable 43 via one corresponding resistor in the resistor module 41. The other end of the cable 43 is coupled to the performance board 46. The plurality of switches in the switch group 45 are wired so that both ends of the corresponding resistors in the resistor module 41 can be short-circuited. The performance board 46 is coupled to a test device (not shown) such as an LSI tester. As a result, the semiconductor integrated circuit chip mounted on the IC socket 20 can be tested.

図２には、上記ＩＣソケット２０の分解斜視図が示される。   FIG. 2 shows an exploded perspective view of the IC socket 20.

開口部を有するフレーム３０にヒンジ機構２３を介してカバー２２が開閉可能に支持される。このカバー２２の中央部には、半導体集積回路チップ９０を押さえつけるためのプッシャ２１が設けられている。上記フレーム３０の開口部にはアライメントプレート２４が嵌合される。アライメントプレート２４には、半導体集積回路チップ９０の位置決めのために、半導体集積回路チップ９０のサイズに対応する開口部が設けられている。そして、上記アライメントプレート２４の下側にはテープ回路２５が設けられ、エラストマ２６を介してテープ回路２５を支持可能なベース２７が設けられる。上記テープ回路２５には、上記半導体集積回路チップ９０における半田バンプ１５に接触可能なパッド電極及びパッド電極に接続する配線が設けられている。エラストマ２６はシリコンゴムによって形成され、ベース２７に取り付けられている。テープ回路２５とベース２７との間にエラストマ２６が介在されることにより、半田バンプ（端子）１５と上記パッド電極との接触の安定化が図られる。上記フレーム３０、上記テープ回路２５及び上記ベース２７には、ボルト２８が挿入可能なボルト穴が設けられ、上記フレーム３０や上記テープ回路２５は、６本のボルト２８及びそれに対応する６個のナット２９によってベース２７に固定される。前記ベース２７は上記基板４２（図１参照）に取り付けられる。このとき、上記テープ回路２５における配線は、基板４２における導電ラインに結合される。このようなＩＣソケット２０に半導体集積回路９０を装着することにより、半田バンプ（端子）との接触を小さくすることができるので、以下に述べる各種テストにおいて、半田バンプ（端子）との接触抵抗を無視することができる。   A cover 22 is supported by a frame 30 having an opening through an hinge mechanism 23 so as to be opened and closed. A pusher 21 for pressing the semiconductor integrated circuit chip 90 is provided at the center of the cover 22. An alignment plate 24 is fitted into the opening of the frame 30. The alignment plate 24 is provided with an opening corresponding to the size of the semiconductor integrated circuit chip 90 in order to position the semiconductor integrated circuit chip 90. A tape circuit 25 is provided below the alignment plate 24, and a base 27 capable of supporting the tape circuit 25 via an elastomer 26 is provided. The tape circuit 25 is provided with a pad electrode that can contact the solder bump 15 in the semiconductor integrated circuit chip 90 and a wiring connected to the pad electrode. The elastomer 26 is made of silicon rubber and is attached to the base 27. Since the elastomer 26 is interposed between the tape circuit 25 and the base 27, the contact between the solder bump (terminal) 15 and the pad electrode can be stabilized. The frame 30, the tape circuit 25, and the base 27 are provided with bolt holes into which bolts 28 can be inserted. The frame 30 and the tape circuit 25 include six bolts 28 and six nuts corresponding thereto. It is fixed to the base 27 by 29. The base 27 is attached to the substrate 42 (see FIG. 1). At this time, the wiring in the tape circuit 25 is coupled to the conductive line in the substrate 42. By mounting the semiconductor integrated circuit 90 on such an IC socket 20, contact with the solder bump (terminal) can be reduced. Therefore, in various tests described below, contact resistance with the solder bump (terminal) is reduced. Can be ignored.

図３には、上記基板４２における主要部の電気的結線状態が示される。   FIG. 3 shows the electrical connection state of the main part of the substrate 42.

抵抗モジュール４１は、上記半導体集積回路チップにおける全てのバンプ電極に対応する複数の抵抗器Ｒを含み、スイッチ群４５は、上記抵抗Ｒに対応する複数のスイッチＳＷを含む。上記複数のスイッチＳＷは、それぞれ対応する抵抗器Ｒの両端を短絡可能に配線されている。スイッチＳＷが導通された状態では、それに対応する抵抗器Ｒは、その両端が短絡されてしまうことから、回路動作に関与されない。スイッチＳＷが非導通状態の場合、半導体集積回路チップの端子と、ＬＳＩテスタ等の試験装置との間に抵抗器Ｒが介在され、上記試験装置から上記半導体集積回路チップへの電電供給や、上記試験装置と上記半導体集積回路チップとの間行われる各種信号のやり取りは、対応する抵抗器Ｒを介して行われる。
上記抵抗モジュール４１は、図示されないモジュールソケット等を介して上記基板４２に着脱自在とされ、抵抗器Ｒの抵抗値が異なる別の抵抗モジュールに交換可能とされる。特に制限されないが、本例では、抵抗器Ｒの抵抗値が１Ωとされる第１抵抗モジュール、抵抗器Ｒの抵抗値が３Ωとされる第２抵抗モジュール、抵抗器Ｒの抵抗値が５Ωとされる第３抵抗モジュールが用意されており、それらは、半導体集積回路９０の試験において適宜に交換可能とされる。 The resistor module 41 includes a plurality of resistors R corresponding to all the bump electrodes in the semiconductor integrated circuit chip, and the switch group 45 includes a plurality of switches SW corresponding to the resistors R. The plurality of switches SW are wired so that both ends of the corresponding resistor R can be short-circuited. When the switch SW is in a conductive state, the corresponding resistor R is not involved in the circuit operation because both ends thereof are short-circuited. When the switch SW is in a non-conductive state, a resistor R is interposed between a terminal of the semiconductor integrated circuit chip and a test apparatus such as an LSI tester, and the electric power is supplied from the test apparatus to the semiconductor integrated circuit chip. Various signal exchanges between the test apparatus and the semiconductor integrated circuit chip are performed through corresponding resistors R.
The resistor module 41 can be attached to and detached from the substrate 42 via a module socket (not shown), and can be replaced with another resistor module having a different resistance value of the resistor R. Although not particularly limited, in this example, the first resistance module in which the resistance value of the resistor R is 1Ω, the second resistance module in which the resistance value of the resistor R is 3Ω, and the resistance value of the resistor R is 5Ω. The third resistance module is prepared and can be appropriately replaced in the test of the semiconductor integrated circuit 90.

次に、上記構成の治具４０を用いた接触抵抗特性解析は以下のように行われる。   Next, the contact resistance characteristic analysis using the jig 40 configured as described above is performed as follows.

＜接触抵抗による不良テスト項目の検出＞
上記半導体集積回路チップ９０のテストとして、例えば図４に示されるように、６種類の機能テスト１〜６が行われるものとする。この場合、先ず、Ｒ＝１Ωの第１抵抗モジュールが基板４２のモジュールソケットに装着された状態で、６種類の機能テスト１〜６が行われ、そのテスト結果が正常（ＰＡＳＳ）であるか否かの判別がＬＳＩテスタ等の試験装置で行われる。次に、抵抗モジュールの交換により、Ｒ＝３Ωの第２抵抗モジュールが基板４２のモジュールソケットに装着された状態で、６種類の機能テスト１〜６が行われ、そのテスト結果が正常（ＰＡＳＳ）であるか否かの判別がＬＳＩテスタ等の試験装置で行われる。同様に抵抗モジュールが交換されることにより、今度はＲ＝５Ωの第３抵抗モジュールが基板４２のモジュールソケットに装着された状態で、６種類の機能テスト１〜６が行われ、そのテスト結果が正常（ＰＡＳＳ）であるか否かの判別がＬＳＩテスタ等の試験装置で行われる。このような試験が行われることにより、図４に示されるように、抵抗器Ｒの値による不良テスト項目が明らかになる。例えばＲ＝１Ωの場合には、機能テスト１〜６の全ての項目で正常（ＰＡＳＳ）であるのに対して、Ｒ＝３Ωの場合にはテスト１〜３で不良（ＦＡＩＬ）と判断され、Ｒ＝５Ωの場合にはテスト１〜５で不良と判断される。上記抵抗器Ｒの値は、半導体集積回路チップ９０と等価な半導体集積回路を含むウエハ（ダイシング前）のプロービング検査におけるプローブ針と半導体集積回路におけるパッドとの間の接触抵抗と見ることができるから、上記接触抵抗による不良テスト項目の検出結果を、半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査で利用することによって、当該プロービング検査の適正化を図ることができる。すなわち、接触抵抗に起因して不良と判断され易いテスト項目については、正常／不良の判断基準を他の項目に比べて緩くするなどの対策を講ずることでプロービング検査の適正化を図ることができる。 <Detection of defective test items by contact resistance>
As the test of the semiconductor integrated circuit chip 90, for example, as shown in FIG. 4, six types of function tests 1 to 6 are performed. In this case, first, six functional tests 1 to 6 are performed in a state where the first resistance module of R = 1Ω is mounted in the module socket of the substrate 42, and whether or not the test result is normal (PASS). Such determination is performed by a test apparatus such as an LSI tester. Next, with the replacement of the resistance module, six types of functional tests 1 to 6 are performed in a state where the second resistance module of R = 3Ω is mounted in the module socket of the substrate 42, and the test result is normal (PASS) Is determined by a test apparatus such as an LSI tester. Similarly, by replacing the resistance module, six types of functional tests 1 to 6 are performed with the third resistance module of R = 5Ω mounted in the module socket of the board 42, and the test results are Whether or not it is normal (PASS) is determined by a test apparatus such as an LSI tester. By performing such a test, as shown in FIG. 4, a failure test item based on the value of the resistor R becomes clear. For example, in the case of R = 1Ω, all items of the functional tests 1 to 6 are normal (PASS), whereas in the case of R = 3Ω, it is determined as defective (FAIL) in the tests 1 to 3. In the case of R = 5Ω, it is judged as defective in tests 1-5. The value of the resistor R can be regarded as a contact resistance between the probe needle and the pad in the semiconductor integrated circuit in the probing inspection of the wafer (before dicing) including the semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip 90. The probing inspection can be optimized by using the detection result of the defect test item based on the contact resistance in the probing inspection of the wafer including the semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip 90. In other words, for test items that are likely to be determined to be defective due to contact resistance, the probing inspection can be optimized by taking measures such as loosening the normal / defective determination criteria compared to other items. .

＜抵抗値による特性の解析＞
抵抗値による特性の解析では、抵抗器Ｒの抵抗値によって特性がどのように変化するかを把握することができる。 <Analysis of characteristics by resistance value>
In the analysis of the characteristic based on the resistance value, it is possible to grasp how the characteristic changes depending on the resistance value of the resistor R.

図５乃至図７には、上記半導体集積回路チップにおけるポートのＤＣ（直流）テスト結果が示される。図５はＲ＝０Ωの場合のテスト結果、図６はＲ＝１Ωの場合のテスト結果、図７はＲ＝３Ωの場合のテスト結果である。図５乃至図７において、横軸は上記半導体集積回路チップ９０のポートに流れる電流（ポート電流）、縦軸は上記半導体集積回路チップのポートからの出力電圧（ポート電圧）である。また、「＊」は正常（ＰＡＳＳ）範囲を示している。図５乃至図７から明らかなように、抵抗器Ｒの値が大きくなるほど、正常（ＰＡＳＳ）範囲は狭くなる。このことは、半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査において、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗が大きくなるほど、正常（ＰＡＳＳ）範囲は狭くなることを意味するから、図５乃至図７に示されるテスト結果を半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査においては、接触抵抗の値によって特性がどのように変化するかを予め把握することにより、テスト結果が、接触抵抗に起因するものか否かの判断を速やかに行うことができるので、必要に応じて再プロービングを行うことにより、プロービング検査の適正化を図ることができる。   5 to 7 show the DC (direct current) test results of the ports in the semiconductor integrated circuit chip. FIG. 5 shows test results when R = 0Ω, FIG. 6 shows test results when R = 1Ω, and FIG. 7 shows test results when R = 3Ω. 5 to 7, the horizontal axis represents the current flowing through the port of the semiconductor integrated circuit chip 90 (port current), and the vertical axis represents the output voltage (port voltage) from the port of the semiconductor integrated circuit chip. Further, “*” indicates a normal (PASS) range. As is apparent from FIGS. 5 to 7, the normal (PASS) range becomes narrower as the value of the resistor R increases. This means that in the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip 90, the normal (PASS) range becomes narrower as the contact resistance between the probe needle and the pad in the semiconductor integrated circuit increases. Therefore, in the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip 90, the test results shown in FIGS. By grasping in advance, it is possible to quickly determine whether or not the test result is due to contact resistance. By reprobing as necessary, the probing inspection can be optimized. it can.

＜影響を与えている端子の特定＞
ＤＣテストにおいてＲ＝３Ωで不良とされた場合において、影響を与えている端子の特定することができる。例えば、図３において、スイッチ群４５における導通状態／非導通状態を２分法により絞り込む。つまり、スイッチ群４５における全てのスイッチＳＷが導通された状態から、スイッチ群４５における全てのスイッチＳＷのうちの半分を非導通状態に切り換えてＤＣテストを行う。このＤＣテストで不良とされた場合には、現在、非導通状態とされている複数のスイッチのうちの半分のみを導通状態としてＤＣテストを行う。このようにスイッチ群４５における導通状態／非導通状態を２分法により絞り込むことで、最終的に、ＤＣテストで不良の原因とされる端子の特定することができ、その情報を、半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査で利用したり、半導体集積回路の設計変更等にフィードバックすることができる。例えばＤＣテストで不良の原因とされる端子がグランド端子の場合、測定方法を変更したり、設計変更によりグランド端子を増設することが考えられる。上記測定方法の変更としては、同時に動作するポート数を減らすことで、ポートを分割して測定することが考えられる。例えば、図９に示されるように、半導体集積回路チップ９０のポート電流−電圧特性における正常（ＰＡＳＳ）領域が、当該半導体集積回路チップ９０の規格ポイント９００における特性を満たさない場合には、ポートの分割測定により、同時動作するポート数を減少させることにより、図１０に示されるように、正常（ＰＡＳＳ）領域を拡大することにより、規格ポイント９００における特性を満たすことができる。 <Identifying affected terminals>
In the DC test, when R = 3Ω, the affected terminal can be identified. For example, in FIG. 3, the conduction / non-conduction state in the switch group 45 is narrowed down by the bisection method. That is, the DC test is performed by switching half of all the switches SW in the switch group 45 from the state in which all the switches SW in the switch group 45 are made conductive to the non-conductive state. When it is determined that the DC test is defective, the DC test is performed with only half of the plurality of switches that are currently in a non-conductive state being in a conductive state. In this way, by narrowing down the conduction / non-conduction state in the switch group 45 by the bisection method, it is possible to finally identify the terminal that is the cause of the failure in the DC test. It can be used for probing inspection of a wafer including a semiconductor integrated circuit equivalent to the chip 90, or can be fed back to a design change of the semiconductor integrated circuit. For example, when the terminal that is the cause of failure in the DC test is a ground terminal, it is conceivable to change the measurement method or increase the number of ground terminals by changing the design. As a change of the measurement method, it is conceivable to measure by dividing the port by reducing the number of ports operating simultaneously. For example, as shown in FIG. 9, when the normal (PASS) region in the port current-voltage characteristics of the semiconductor integrated circuit chip 90 does not satisfy the characteristics at the standard point 900 of the semiconductor integrated circuit chip 90, By dividing the number of ports operating simultaneously by dividing measurement, the characteristics at the standard point 900 can be satisfied by expanding the normal (PASS) region as shown in FIG.

上記例によれば、以下の作用効果を得ることができる。   According to the above example, the following operational effects can be obtained.

（１）同様に抵抗モジュール４１を交換することにより、図４に示されるように接触抵抗による不良テスト項目を検出することができるので、接触抵抗に起因して不良と判断され易いテスト項目については、正常／不良の判断基準を他の項目に比べて緩くするなどの対策を講ずることでプロービング検査の適正化を図ることができる。   (1) Similarly, by replacing the resistance module 41, it is possible to detect a failure test item due to contact resistance as shown in FIG. The probing inspection can be optimized by taking measures such as loosening the normal / defective judgment criteria as compared with other items.

（２）図５乃至図７に示されるテスト結果を半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査においては、接触抵抗の値によって特性がどのように変化するかを予め把握することにより、テスト結果が、接触抵抗に起因するものか否かの判断を速やかに行うことができるので、必要に応じて再プロービングを行うことにより、プロービング検査の適正化を図ることができる。   (2) In the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip 90, the test results shown in FIGS. 5 to 7 are grasped in advance as to how the characteristics change depending on the contact resistance value. By doing so, it is possible to promptly determine whether or not the test result is caused by contact resistance. Therefore, the probing inspection can be optimized by performing reprobing as necessary.

（３）スイッチ群４５における導通状態／非導通状態を２分法により絞り込むことで、最終的に、ＤＣテストで不良の原因とされる端子の特定することができ、その情報を、半導体集積回路チップ９０と等価な半導体集積回路を含むウエハのプロービング検査に利用したり、半導体集積回路の設計変更等にフィードバックすることができる。   (3) By narrowing the conduction / non-conduction state in the switch group 45 by the bisection method, it is possible to finally identify the terminal that is the cause of the failure in the DC test. It can be used for probing inspection of a wafer including a semiconductor integrated circuit equivalent to the chip 90, or can be fed back to a design change of the semiconductor integrated circuit.

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.

例えば、上記の例では、抵抗モジュール４１を着脱自在とした場合について説明したが、基板４２単位で交換可能にすれば、抵抗モジュール４１を基板に４２に固定することができる。すなわち、適宜のソケットなどを介してそれぞれパフォーマンスボード４６に着脱自在に構成された複数の基板４２を用意し、この基板４２毎に抵抗モジュール４１における抵抗器Ｒの値を異ならせる。この場合、抵抗モジュール４１が基板４２に固定されていても、基板４２毎交換することで抵抗器Ｒの値を切り換えることができる。また、新たにスイッチを設け、このスイッチにより抵抗器Ｒの値を切り換えるようにしても良い。   For example, in the above example, the case where the resistor module 41 is detachable has been described. However, if the resistor module 41 can be replaced in units of the substrate 42, the resistor module 41 can be fixed to the substrate 42. That is, a plurality of substrates 42 each configured to be attachable to and detachable from the performance board 46 via appropriate sockets or the like are prepared, and the value of the resistor R in the resistor module 41 is varied for each substrate 42. In this case, even if the resistance module 41 is fixed to the substrate 42, the value of the resistor R can be switched by replacing the substrate 42 with each other. Further, a new switch may be provided, and the value of the resistor R may be switched by this switch.

本発明にかかる接触抵抗特性解析方法の実施に用いられる治具の外観斜視図である。It is an external appearance perspective view of the jig | tool used for implementation of the contact resistance characteristic analysis method concerning this invention. 上記治具に含まれるＩＣソケットの分解斜視図である。It is a disassembled perspective view of the IC socket contained in the said jig | tool. 上記治具に含まれる基板における主要部の電気的結線状態の説明図である。It is explanatory drawing of the electrical connection state of the principal part in the board | substrate contained in the said jig | tool. 上記治具を用いた不良テスト項目検出の説明図である。It is explanatory drawing of the defect test item detection using the said jig | tool. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip. 半導体集積回路チップにおけるポートのＤＣテスト結果の説明図である。It is explanatory drawing of the DC test result of the port in a semiconductor integrated circuit chip.

符号の説明Explanation of symbols

２０ ＩＣソケット
４０ 治具
４１ 抵抗モジュール
４２ 基板
４３ ケーブル
４４ 支持部材
４５ スイッチ群
４６ パフォーマンスボード
９０ 半導体集積回路チップ
Ｒ 抵抗器
ＳＷ スイッチ 20 IC socket 40 Jig 41 Resistance module 42 Substrate 43 Cable 44 Support member 45 Switch group 46 Performance board 90 Semiconductor integrated circuit chip R Resistor SW switch

Claims (5)

以下の工程を含む接触抵抗特性解析方法：
（ａ）ＩＣソケットに装着された半導体集積回路チップの端子から引き出された導電経路に抵抗器を介在させた状態で上記半導体集積回路チップの電気的特性を測定する第１工程；
（ｂ）上記抵抗器を異なる抵抗値のものに交換してから、上記半導体集積回路チップの電気的特性を測定する第２工程；
（ｃ）上記第１工程での測定結果と、上記第２工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第３工程。 Contact resistance characteristic analysis method including the following steps:
(A) a first step of measuring electrical characteristics of the semiconductor integrated circuit chip with a resistor interposed in a conductive path drawn from a terminal of the semiconductor integrated circuit chip attached to the IC socket;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip after replacing the resistor with one having a different resistance value;
(C) A third step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the first step and the measurement result in the second step. 以下の工程を含む接触抵抗特性解析方法：
（ａ）複数の端子を有する半導体集積回路チップを装着可能なＩＣソケットと、上記ＩＣソケットに装着された上記半導体集積回路チップの上記端子に結合可能な導電経路と、上記導電経路の途中に設けられた抵抗器と、を含む治具を用意する第１工程；
（ｂ）上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第２工程；
（ｃ）上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第３工程；
（ｄ）上記第２工程での測定結果と、上記第３工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第４工程。 Contact resistance characteristic analysis method including the following steps:
(A) an IC socket in which a semiconductor integrated circuit chip having a plurality of terminals can be mounted; a conductive path that can be coupled to the terminals of the semiconductor integrated circuit chip mounted in the IC socket; and provided in the middle of the conductive path And a first step of preparing a jig including the prepared resistor;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path;
(C) a third step of measuring the electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path after exchanging the resistor with a different resistance value;
(D) A fourth step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the second step and the measurement result in the third step. 上記抵抗器は上記治具に着脱自在とされた請求項２記載の接触抵抗特性解析方法。 The contact resistance characteristic analysis method according to claim 2, wherein the resistor is detachable from the jig. 上記治具は、上記抵抗器の両端を短絡可能なスイッチを含み、上記スイッチを導通させることで上記抵抗器の電気的特性測定への関与を排除可能な請求項３記載の接触抵抗特性解析方法。 The contact resistance characteristic analysis method according to claim 3, wherein the jig includes a switch capable of short-circuiting both ends of the resistor, and can be excluded from participation in measurement of electrical characteristics of the resistor by making the switch conductive. . 上記第４工程には、不良テスト項目の検出、上記接触抵抗の抵抗値による特性の解析、影響を与えている端子の特定を含む請求項４記載の接触抵抗特性解析方法。 5. The contact resistance characteristic analysis method according to claim 4, wherein the fourth step includes detection of a defect test item, analysis of characteristics based on a resistance value of the contact resistance, and identification of an influential terminal.
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Publication number Priority date Publication date Assignee Title
JP2017009468A (en) * 2015-06-23 2017-01-12 ルネサスエレクトロニクス株式会社 Method of manufacturing semiconductor device
WO2021065843A1 (en) * 2019-09-30 2021-04-08 株式会社アドバンテスト Maintenance apparatus, maintenance method, and maintenance program

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017009468A (en) * 2015-06-23 2017-01-12 ルネサスエレクトロニクス株式会社 Method of manufacturing semiconductor device
WO2021065843A1 (en) * 2019-09-30 2021-04-08 株式会社アドバンテスト Maintenance apparatus, maintenance method, and maintenance program
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