JP2006105924A - Method of analyzing contact resistance characteristics - Google Patents
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Abstract
Description
本発明は、半導体集積回路の試験技術、さらには半導体集積回路における接触抵抗特性の解析方法に関する。 The present invention relates to a test technique for a semiconductor integrated circuit, and further to a method for analyzing contact resistance characteristics in a semiconductor integrated circuit.
半導体集積回路装置(「IC」と略記される)の製造工程においては、半導体ウエハに形成されたペレット群についてウエハプローバが用いられて電気的特性試験が実行される選別検査(プロービング検査)が実施されている。この際、各ペレットの一主面上に配列されたパッドのそれぞれにウエハプローバのプローブ針が接触される(例えば特許文献1参照)。ウエハプローバは、例えばLSIテスタなどと称される試験装置に結合され、この試験装置により、上記半導体集積回路の電気的特性試験が可能とされる。 In a manufacturing process of a semiconductor integrated circuit device (abbreviated as “IC”), a sorting inspection (probing inspection) is performed in which an electrical property test is performed on a group of pellets formed on a semiconductor wafer using a wafer prober. Has been. At this time, the probe needle of the wafer prober is brought into contact with each of the pads arranged on one main surface of each pellet (see, for example, Patent Document 1). The wafer prober is coupled to a test device called an LSI tester, for example, and this test device enables an electrical characteristic test of the semiconductor integrated circuit.
1回目のプロービング検査において不良品と判断された場合でも、ウエハプローバのプローブ針を当て直してから2回目のプロービング検査を行ってみると、良品と判断されるケースがある。このため、プロービング検査において不良品の発生が半導体集積回路の歩留りに大きく影響する場合には、プローブカードのメンテナンスを行ってから、再度プロービング検査を行うのが通例になっている。このようなプロービング検査について本願発明者が検討したところ、再プロービングにおいても、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗の影響により歩留りが回復せず、また、何度もプローブ針の当て直しが行われることで、半導体集積回路におけるパッドが削られてしまい、ボンディングが不可能になることがあることが見いだされた。また、従来のプロービング検査によれば、プローブ針と半導体集積回路におけるパッドとの間に、どれだけの接触抵抗が付着した場合に、どのテスト項目に影響するかについて把握することができないこと、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗値が変化した場合に、プロービング検査結果(データ)にどの程度影響するかを把握することができないこと、さらには半導体集積回路における多数の端子のうち、どの端子との接触抵抗が影響しているのかを把握することができないこと、などが見いだされた。 Even if it is determined as a defective product in the first probing inspection, there are cases where it is determined as a non-defective product when the second probing inspection is performed after reapplying the probe needle of the wafer prober. For this reason, when the occurrence of a defective product greatly affects the yield of the semiconductor integrated circuit in the probing inspection, it is customary to perform the probing inspection again after the probe card is maintained. The inventor of the present application examined such a probing inspection, and even in the reprobing, the yield was not recovered due to the influence of the contact resistance between the probe needle and the pad in the semiconductor integrated circuit, and the probe needle was not re-applied many times. It has been found that by applying the contact again, the pad in the semiconductor integrated circuit is scraped, and bonding may become impossible. In addition, according to the conventional probing inspection, it is impossible to grasp which test item is affected by how much contact resistance is attached between the probe needle and the pad in the semiconductor integrated circuit. When the contact resistance value between the needle and the pad in the semiconductor integrated circuit changes, it is impossible to grasp how much it affects the probing inspection result (data). Among them, it was found that it was not possible to grasp which contact resistance was affected.
本発明の目的は、半導体集積回路における端子との接触抵抗の影響を解析するための技術を提供することにある。 An object of the present invention is to provide a technique for analyzing the influence of contact resistance with a terminal in a semiconductor integrated circuit.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
〔1〕以下の工程を含む接触抵抗特性解析方法:
(a)ICソケットに装着された半導体集積回路チップの端子から引き出された導電経路に抵抗器を介在させた状態で上記半導体集積回路チップの電気的特性を測定する第1工程;
(b)上記抵抗器を異なる抵抗値のものに交換してから、上記半導体集積回路チップの電気的特性を測定する第2工程;
(c)上記第1工程での測定結果と、上記第2工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第3工程。
[1] Contact resistance characteristic analysis method including the following steps:
(A) a first step of measuring electrical characteristics of the semiconductor integrated circuit chip with a resistor interposed in a conductive path drawn from a terminal of the semiconductor integrated circuit chip attached to the IC socket;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip after replacing the resistor with one having a different resistance value;
(C) A third step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the first step and the measurement result in the second step.
〔2〕以下の工程を含む接触抵抗特性解析方法:
(a)複数の端子を有する半導体集積回路チップを装着可能なICソケットと、上記ICソケットに装着された上記半導体集積回路チップの上記端子に結合可能な導電経路と、上記導電経路の途中に設けられた抵抗器と、を含む治具を用意する第1工程;
(b)上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第2工程;
(c)上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第3工程;
(d)上記第2工程での測定結果と、上記第3工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第4工程。
[2] Contact resistance characteristic analysis method including the following steps:
(A) an IC socket in which a semiconductor integrated circuit chip having a plurality of terminals can be mounted; a conductive path that can be coupled to the terminals of the semiconductor integrated circuit chip mounted in the IC socket; and provided in the middle of the conductive path And a first step of preparing a jig including the prepared resistor;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path;
(C) a third step of measuring the electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path after exchanging the resistor with a different resistance value;
(D) A fourth step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the second step and the measurement result in the third step.
上記の手段によれば、上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定することにより、上記抵抗器の抵抗値の影響を解析することができる。上記抵抗器は、上記半導体集積回路チップと等価な半導体集積回路を含むウエハのプロービング検査におけるプローブ針とパッドとの間の接触抵抗と見ることができるので、上記抵抗器の抵抗値の影響を解析することにより、半導体集積回路における端子との接触抵抗の影響を解析することができる。 According to the above means, the electrical characteristics of the semiconductor integrated circuit chip are measured in a state where the resistor is interposed in the middle of the conductive path after the resistor is replaced with one having a different resistance value. Thus, the influence of the resistance value of the resistor can be analyzed. Since the resistor can be regarded as a contact resistance between the probe needle and the pad in the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated circuit chip, the influence of the resistance value of the resistor is analyzed. By doing so, the influence of the contact resistance with the terminal in the semiconductor integrated circuit can be analyzed.
このとき、上記抵抗器は上記治具に着脱自在とすることができる。また、上記治具は、上記抵抗器の両端を短絡可能なスイッチを含み、上記スイッチを導通させることで上記抵抗器の電気的特性測定への関与を排除可能とすることができる。さらに、上記第4工程には、不良テスト項目の検出、上記接触抵抗の抵抗値による特性の解析、影響を与えている端子の特定を含めることができる。 At this time, the resistor can be detachably attached to the jig. In addition, the jig includes a switch capable of short-circuiting both ends of the resistor, and by making the switch conductive, it is possible to eliminate participation in measuring the electrical characteristics of the resistor. Further, the fourth step may include detection of a defective test item, analysis of characteristics based on the resistance value of the contact resistance, and identification of an affected terminal.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、半導体集積回路における端子との接触抵抗の影響を解析するための技術を提供することができる。 That is, it is possible to provide a technique for analyzing the influence of contact resistance with a terminal in a semiconductor integrated circuit.
図1には、本発明にかかる接触抵抗特性解析方法の実施に用いられる治具が示される。 FIG. 1 shows a jig used for carrying out the contact resistance characteristic analyzing method according to the present invention.
図1に示される治具40は、特に制限されないが、半導体集積回路チップを装着可能なICソケット20、複数の抵抗器がモジュール化された抵抗モジュール41、複数のスイッチを含むスイッチ群45が搭載された基板42が、支持部材44によってパフォーマンスボード46に支持されて成る。上記ICソケット20は、上記基板42のほぼ中央に配置される。そしてこのICソケット20を包囲するように4個の抵抗モジュールが配置され、さらに上記ICソケット20及び上記抵抗モジュール41を包囲するようにスイッチ群45が配置される。上記ICソケット20は、図示されない半導体集積回路チップの端子に接触可能な複数の電極を有し、この複数の電極が、基板42に形成された導電ラインによって引き出されている。そして、この複数の導電ラインは、それぞれ抵抗モジュール41において対応する1個の抵抗器を介して対応するケーブル43の一端に結合される。ケーブル43の他端はパフォーマンスボード46に結合される。また、上記スイッチ群45における複数のスイッチは、それぞれ上記抵抗モジュール41において対応する抵抗器の両端を短絡可能に配線されている。上記パフォーマンスボード46は、LSIテスタなどの試験装置(図示せず)に結合される。これによって、上記ICソケット20に装着された半導体集積回路チップの試験が可能とされる。
The jig 40 shown in FIG. 1 is not particularly limited, but includes an
図2には、上記ICソケット20の分解斜視図が示される。
FIG. 2 shows an exploded perspective view of the
開口部を有するフレーム30にヒンジ機構23を介してカバー22が開閉可能に支持される。このカバー22の中央部には、半導体集積回路チップ90を押さえつけるためのプッシャ21が設けられている。上記フレーム30の開口部にはアライメントプレート24が嵌合される。アライメントプレート24には、半導体集積回路チップ90の位置決めのために、半導体集積回路チップ90のサイズに対応する開口部が設けられている。そして、上記アライメントプレート24の下側にはテープ回路25が設けられ、エラストマ26を介してテープ回路25を支持可能なベース27が設けられる。上記テープ回路25には、上記半導体集積回路チップ90における半田バンプ15に接触可能なパッド電極及びパッド電極に接続する配線が設けられている。エラストマ26はシリコンゴムによって形成され、ベース27に取り付けられている。テープ回路25とベース27との間にエラストマ26が介在されることにより、半田バンプ(端子)15と上記パッド電極との接触の安定化が図られる。上記フレーム30、上記テープ回路25及び上記ベース27には、ボルト28が挿入可能なボルト穴が設けられ、上記フレーム30や上記テープ回路25は、6本のボルト28及びそれに対応する6個のナット29によってベース27に固定される。前記ベース27は上記基板42(図1参照)に取り付けられる。このとき、上記テープ回路25における配線は、基板42における導電ラインに結合される。このようなICソケット20に半導体集積回路90を装着することにより、半田バンプ(端子)との接触を小さくすることができるので、以下に述べる各種テストにおいて、半田バンプ(端子)との接触抵抗を無視することができる。
A
図3には、上記基板42における主要部の電気的結線状態が示される。 FIG. 3 shows the electrical connection state of the main part of the substrate 42.
抵抗モジュール41は、上記半導体集積回路チップにおける全てのバンプ電極に対応する複数の抵抗器Rを含み、スイッチ群45は、上記抵抗Rに対応する複数のスイッチSWを含む。上記複数のスイッチSWは、それぞれ対応する抵抗器Rの両端を短絡可能に配線されている。スイッチSWが導通された状態では、それに対応する抵抗器Rは、その両端が短絡されてしまうことから、回路動作に関与されない。スイッチSWが非導通状態の場合、半導体集積回路チップの端子と、LSIテスタ等の試験装置との間に抵抗器Rが介在され、上記試験装置から上記半導体集積回路チップへの電電供給や、上記試験装置と上記半導体集積回路チップとの間行われる各種信号のやり取りは、対応する抵抗器Rを介して行われる。
上記抵抗モジュール41は、図示されないモジュールソケット等を介して上記基板42に着脱自在とされ、抵抗器Rの抵抗値が異なる別の抵抗モジュールに交換可能とされる。特に制限されないが、本例では、抵抗器Rの抵抗値が1Ωとされる第1抵抗モジュール、抵抗器Rの抵抗値が3Ωとされる第2抵抗モジュール、抵抗器Rの抵抗値が5Ωとされる第3抵抗モジュールが用意されており、それらは、半導体集積回路90の試験において適宜に交換可能とされる。
The
The
次に、上記構成の治具40を用いた接触抵抗特性解析は以下のように行われる。 Next, the contact resistance characteristic analysis using the jig 40 configured as described above is performed as follows.
<接触抵抗による不良テスト項目の検出>
上記半導体集積回路チップ90のテストとして、例えば図4に示されるように、6種類の機能テスト1〜6が行われるものとする。この場合、先ず、R=1Ωの第1抵抗モジュールが基板42のモジュールソケットに装着された状態で、6種類の機能テスト1〜6が行われ、そのテスト結果が正常(PASS)であるか否かの判別がLSIテスタ等の試験装置で行われる。次に、抵抗モジュールの交換により、R=3Ωの第2抵抗モジュールが基板42のモジュールソケットに装着された状態で、6種類の機能テスト1〜6が行われ、そのテスト結果が正常(PASS)であるか否かの判別がLSIテスタ等の試験装置で行われる。同様に抵抗モジュールが交換されることにより、今度はR=5Ωの第3抵抗モジュールが基板42のモジュールソケットに装着された状態で、6種類の機能テスト1〜6が行われ、そのテスト結果が正常(PASS)であるか否かの判別がLSIテスタ等の試験装置で行われる。このような試験が行われることにより、図4に示されるように、抵抗器Rの値による不良テスト項目が明らかになる。例えばR=1Ωの場合には、機能テスト1〜6の全ての項目で正常(PASS)であるのに対して、R=3Ωの場合にはテスト1〜3で不良(FAIL)と判断され、R=5Ωの場合にはテスト1〜5で不良と判断される。上記抵抗器Rの値は、半導体集積回路チップ90と等価な半導体集積回路を含むウエハ(ダイシング前)のプロービング検査におけるプローブ針と半導体集積回路におけるパッドとの間の接触抵抗と見ることができるから、上記接触抵抗による不良テスト項目の検出結果を、半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査で利用することによって、当該プロービング検査の適正化を図ることができる。すなわち、接触抵抗に起因して不良と判断され易いテスト項目については、正常/不良の判断基準を他の項目に比べて緩くするなどの対策を講ずることでプロービング検査の適正化を図ることができる。
<Detection of defective test items by contact resistance>
As the test of the semiconductor integrated
<抵抗値による特性の解析>
抵抗値による特性の解析では、抵抗器Rの抵抗値によって特性がどのように変化するかを把握することができる。
<Analysis of characteristics by resistance value>
In the analysis of the characteristic based on the resistance value, it is possible to grasp how the characteristic changes depending on the resistance value of the resistor R.
図5乃至図7には、上記半導体集積回路チップにおけるポートのDC(直流)テスト結果が示される。図5はR=0Ωの場合のテスト結果、図6はR=1Ωの場合のテスト結果、図7はR=3Ωの場合のテスト結果である。図5乃至図7において、横軸は上記半導体集積回路チップ90のポートに流れる電流(ポート電流)、縦軸は上記半導体集積回路チップのポートからの出力電圧(ポート電圧)である。また、「*」は正常(PASS)範囲を示している。図5乃至図7から明らかなように、抵抗器Rの値が大きくなるほど、正常(PASS)範囲は狭くなる。このことは、半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査において、プローブ針と半導体集積回路におけるパッドとの間の接触抵抗が大きくなるほど、正常(PASS)範囲は狭くなることを意味するから、図5乃至図7に示されるテスト結果を半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査においては、接触抵抗の値によって特性がどのように変化するかを予め把握することにより、テスト結果が、接触抵抗に起因するものか否かの判断を速やかに行うことができるので、必要に応じて再プロービングを行うことにより、プロービング検査の適正化を図ることができる。
5 to 7 show the DC (direct current) test results of the ports in the semiconductor integrated circuit chip. FIG. 5 shows test results when R = 0Ω, FIG. 6 shows test results when R = 1Ω, and FIG. 7 shows test results when R = 3Ω. 5 to 7, the horizontal axis represents the current flowing through the port of the semiconductor integrated circuit chip 90 (port current), and the vertical axis represents the output voltage (port voltage) from the port of the semiconductor integrated circuit chip. Further, “*” indicates a normal (PASS) range. As is apparent from FIGS. 5 to 7, the normal (PASS) range becomes narrower as the value of the resistor R increases. This means that in the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated
<影響を与えている端子の特定>
DCテストにおいてR=3Ωで不良とされた場合において、影響を与えている端子の特定することができる。例えば、図3において、スイッチ群45における導通状態/非導通状態を2分法により絞り込む。つまり、スイッチ群45における全てのスイッチSWが導通された状態から、スイッチ群45における全てのスイッチSWのうちの半分を非導通状態に切り換えてDCテストを行う。このDCテストで不良とされた場合には、現在、非導通状態とされている複数のスイッチのうちの半分のみを導通状態としてDCテストを行う。このようにスイッチ群45における導通状態/非導通状態を2分法により絞り込むことで、最終的に、DCテストで不良の原因とされる端子の特定することができ、その情報を、半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査で利用したり、半導体集積回路の設計変更等にフィードバックすることができる。例えばDCテストで不良の原因とされる端子がグランド端子の場合、測定方法を変更したり、設計変更によりグランド端子を増設することが考えられる。上記測定方法の変更としては、同時に動作するポート数を減らすことで、ポートを分割して測定することが考えられる。例えば、図9に示されるように、半導体集積回路チップ90のポート電流−電圧特性における正常(PASS)領域が、当該半導体集積回路チップ90の規格ポイント900における特性を満たさない場合には、ポートの分割測定により、同時動作するポート数を減少させることにより、図10に示されるように、正常(PASS)領域を拡大することにより、規格ポイント900における特性を満たすことができる。
<Identifying affected terminals>
In the DC test, when R = 3Ω, the affected terminal can be identified. For example, in FIG. 3, the conduction / non-conduction state in the
上記例によれば、以下の作用効果を得ることができる。 According to the above example, the following operational effects can be obtained.
(1)同様に抵抗モジュール41を交換することにより、図4に示されるように接触抵抗による不良テスト項目を検出することができるので、接触抵抗に起因して不良と判断され易いテスト項目については、正常/不良の判断基準を他の項目に比べて緩くするなどの対策を講ずることでプロービング検査の適正化を図ることができる。
(1) Similarly, by replacing the
(2)図5乃至図7に示されるテスト結果を半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査においては、接触抵抗の値によって特性がどのように変化するかを予め把握することにより、テスト結果が、接触抵抗に起因するものか否かの判断を速やかに行うことができるので、必要に応じて再プロービングを行うことにより、プロービング検査の適正化を図ることができる。
(2) In the probing inspection of a wafer including a semiconductor integrated circuit equivalent to the semiconductor integrated
(3)スイッチ群45における導通状態/非導通状態を2分法により絞り込むことで、最終的に、DCテストで不良の原因とされる端子の特定することができ、その情報を、半導体集積回路チップ90と等価な半導体集積回路を含むウエハのプロービング検査に利用したり、半導体集積回路の設計変更等にフィードバックすることができる。
(3) By narrowing the conduction / non-conduction state in the
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、上記の例では、抵抗モジュール41を着脱自在とした場合について説明したが、基板42単位で交換可能にすれば、抵抗モジュール41を基板に42に固定することができる。すなわち、適宜のソケットなどを介してそれぞれパフォーマンスボード46に着脱自在に構成された複数の基板42を用意し、この基板42毎に抵抗モジュール41における抵抗器Rの値を異ならせる。この場合、抵抗モジュール41が基板42に固定されていても、基板42毎交換することで抵抗器Rの値を切り換えることができる。また、新たにスイッチを設け、このスイッチにより抵抗器Rの値を切り換えるようにしても良い。
For example, in the above example, the case where the
20 ICソケット
40 治具
41 抵抗モジュール
42 基板
43 ケーブル
44 支持部材
45 スイッチ群
46 パフォーマンスボード
90 半導体集積回路チップ
R 抵抗器
SW スイッチ
20 IC socket 40
Claims (5)
(a)ICソケットに装着された半導体集積回路チップの端子から引き出された導電経路に抵抗器を介在させた状態で上記半導体集積回路チップの電気的特性を測定する第1工程;
(b)上記抵抗器を異なる抵抗値のものに交換してから、上記半導体集積回路チップの電気的特性を測定する第2工程;
(c)上記第1工程での測定結果と、上記第2工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第3工程。 Contact resistance characteristic analysis method including the following steps:
(A) a first step of measuring electrical characteristics of the semiconductor integrated circuit chip with a resistor interposed in a conductive path drawn from a terminal of the semiconductor integrated circuit chip attached to the IC socket;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip after replacing the resistor with one having a different resistance value;
(C) A third step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the first step and the measurement result in the second step.
(a)複数の端子を有する半導体集積回路チップを装着可能なICソケットと、上記ICソケットに装着された上記半導体集積回路チップの上記端子に結合可能な導電経路と、上記導電経路の途中に設けられた抵抗器と、を含む治具を用意する第1工程;
(b)上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第2工程;
(c)上記抵抗器を異なる抵抗値のものに交換してから、上記導電経路の途中に上記抵抗器が介在された状態で上記半導体集積回路チップの電気的特性を測定する第3工程;
(d)上記第2工程での測定結果と、上記第3工程での測定結果とに基づいて上記半導体集積回路における上記端子との接触抵抗の影響を解析する第4工程。 Contact resistance characteristic analysis method including the following steps:
(A) an IC socket in which a semiconductor integrated circuit chip having a plurality of terminals can be mounted; a conductive path that can be coupled to the terminals of the semiconductor integrated circuit chip mounted in the IC socket; and provided in the middle of the conductive path And a first step of preparing a jig including the prepared resistor;
(B) a second step of measuring electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path;
(C) a third step of measuring the electrical characteristics of the semiconductor integrated circuit chip with the resistor interposed in the middle of the conductive path after exchanging the resistor with a different resistance value;
(D) A fourth step of analyzing the influence of the contact resistance with the terminal in the semiconductor integrated circuit based on the measurement result in the second step and the measurement result in the third step.
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071002 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091023 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091111 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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