JP2006100676A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor integrated circuit in which influences of noise or an interference signal are suppressed, even if an oscillator and a transmission amplifier are made into one chip, by configuring the oscillator to be immune to disturbance. <P>SOLUTION: In a semiconductor integrated circuit (1) disposing an oscillation circuit (3) and a transmission amplifier circuit (4) on the same chip, the oscillation circuit (3) is a differential voltage controlled oscillation circuit including a pair of varactor diode (6a, 6b), anode terminals or cathode terminals of the pair of varactor diodes (6a, 6b) are disposed proximately with each other, and the anode terminals or the cathode terminals are connected using a common signal line (7). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路に関し、より詳細には、同一チップ上に配置された発振器と送信増幅器との相互干渉抑圧を施した半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which mutual interference suppression between an oscillator and a transmission amplifier arranged on the same chip is performed.

半導体集積回路に発振器を内蔵した場合、他の回路ブロックからのノイズあるいは信号の漏れ込みにより発振器の特性が悪化するという問題がある。特に、発振器が電圧制御発振器のような周波数可変の発振器の場合には、外部からの影響により発振器出力が変調されてしまい、正常な動作を妨げることになる。この問題を解決するための回路ブロック構成として、発振器と後段の増幅器あるいはミキサとの間にバッファアンプを配置して後段からの影響を減らす方法がよくとられている。   When an oscillator is built in a semiconductor integrated circuit, there is a problem that the characteristics of the oscillator deteriorate due to noise or signal leakage from other circuit blocks. In particular, when the oscillator is a variable frequency oscillator such as a voltage controlled oscillator, the output of the oscillator is modulated due to an external influence, and normal operation is hindered. As a circuit block configuration for solving this problem, a method is often used in which a buffer amplifier is arranged between an oscillator and a subsequent amplifier or mixer to reduce the influence from the subsequent stage.

この方法は、信号パスを通って発振器に回り込むノイズあるいは干渉信号を抑圧することを目的としているが、サブストレート（半導体基板）を介しての干渉は抑圧できない。これに対して、信号の出力パッドから基板を介してのノイズ回り込みを低減するものがある（例えば、特許文献１参照）。   This method is intended to suppress noise or interference signals that pass through the signal path to the oscillator, but cannot suppress interference through the substrate (semiconductor substrate). On the other hand, there is one that reduces noise wraparound from a signal output pad through a substrate (for example, see Patent Document 1).

特開２００３−１１５５４３号公報（第１頁、図２）Japanese Unexamined Patent Publication No. 2003-115543 (first page, FIG. 2)

しかし、この半導体集積回路内に発振器および送信増幅器の両方が内蔵されている場合には、この送信増幅器自体からのノイズあるいは干渉信号の発生が大きく、出力パッドだけの影響を減らしただけでは十分な性能を出せないといった問題がある。   However, when both an oscillator and a transmission amplifier are built in this semiconductor integrated circuit, noise or interference signals are generated greatly from the transmission amplifier itself, and it is sufficient to reduce the influence of only the output pad. There is a problem that performance cannot be achieved.

本発明は上述のような課題を解決するためになされたもので、外乱に強い発振器の構成を取ることにより、発振器および送信増幅器を１チップ化した場合にもノイズあるいは干渉信号の影響を抑えた半導体集積回路を得ることを目的としている。   The present invention has been made to solve the above-described problems. By adopting an oscillator configuration that is resistant to disturbances, the influence of noise or interference signals can be suppressed even when the oscillator and the transmission amplifier are integrated into a single chip. The object is to obtain a semiconductor integrated circuit.

本発明に係る半導体集積回路は、発振回路および送信増幅回路が同一チップ上に配置された半導体集積回路において、発振回路は、バラクタダイオード対を有する差動電圧制御発振回路であり、バラクタダイオード対のアノード端子同士もしくはカソード端子同士を近接に配置し、共通の信号線を用いてアノード端子もしくはカソード端子を接続したものである。   A semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit in which an oscillation circuit and a transmission amplifier circuit are arranged on the same chip. The oscillation circuit is a differential voltage controlled oscillation circuit having a varactor diode pair. The anode terminals or the cathode terminals are arranged close to each other, and the anode terminal or the cathode terminal is connected using a common signal line.

本発明によれば、バラクタダイオード対を近接配置して共通の信号線で接続することにより、バラクタダイオード対に入力されるノイズあるいは干渉信号を等しくして差動動作への影響をなくすことができ、発振器および送信増幅器を１チップ化した場合にもノイズあるいは干渉信号の影響を抑えた半導体集積回路を得ることができる。   According to the present invention, by arranging varactor diode pairs in close proximity and connecting them with a common signal line, it is possible to equalize the noise or interference signal input to the varactor diode pairs and eliminate the influence on the differential operation. Even when the oscillator and the transmission amplifier are made into one chip, a semiconductor integrated circuit in which the influence of noise or interference signals is suppressed can be obtained.

実施の形態１．
以下、本発明の半導体集積回路の好適な実施の形態につき図面を用いて説明する。図１は、本発明の実施の形態１における半導体集積回路の一例を示す回路構成図である。この半導体集積回路１は、複数の回路ブロックを集積化したシステムＬＳＩであり、例えば、ＳｉＧｅＢｉＣＭＯＳあるいはＣＭＯＳ半導体集積回路製造技術により単結晶シリコンなどからなる１個の半導体チップ上に形成される。 Embodiment 1 FIG.
Hereinafter, preferred embodiments of a semiconductor integrated circuit according to the present invention will be described with reference to the drawings. FIG. 1 is a circuit configuration diagram showing an example of a semiconductor integrated circuit according to Embodiment 1 of the present invention. The semiconductor integrated circuit 1 is a system LSI in which a plurality of circuit blocks are integrated. For example, the semiconductor integrated circuit 1 is formed on a single semiconductor chip made of single crystal silicon or the like by SiGeBiCMOS or CMOS semiconductor integrated circuit manufacturing technology.

チップ周囲には多数のボンディングパッド２が配置され、各種電源やグランド（ＧＮＤ）、Ｉ／Ｏの機能を有する。このチップ内には、発振回路３および送信増幅回路４が内蔵され、それぞれの回路は、回路間の距離が最も大きくなるように、半導体集積回路１のチップの対角線上の両端に配置されている。送信増幅回路４から出力されるＲＦ信号を取り出すボンディングパッド２ａは、送信増幅回路４が配置された対角線上の一端の近くに配置されるため、結果的に発振回路３からも離れることになり、ノイズ等の影響を低減することができる。   A large number of bonding pads 2 are arranged around the chip and have various power supply, ground (GND), and I / O functions. In this chip, an oscillation circuit 3 and a transmission amplifier circuit 4 are built in, and each circuit is arranged at both ends on the diagonal line of the chip of the semiconductor integrated circuit 1 so that the distance between the circuits is maximized. . Since the bonding pad 2a for extracting the RF signal output from the transmission amplifier circuit 4 is disposed near one end on the diagonal line where the transmission amplifier circuit 4 is disposed, as a result, the bonding pad 2a is also separated from the oscillation circuit 3. The influence of noise and the like can be reduced.

発振回路３および送信増幅回路４は、ＰＮ分離による分離層５ａ、５ｂによって、自身以外の回路ブロックとそれぞれ分離される。この際、分離層５ａ、５ｂは、図のように各回路ブロックを完全に取り囲む。なお、このような分離層５ａ、５ｂは、トレンチにより構成することも可能である。   The oscillation circuit 3 and the transmission amplifier circuit 4 are separated from circuit blocks other than itself by separation layers 5a and 5b by PN separation. At this time, the separation layers 5a and 5b completely surround each circuit block as shown in the figure. Such separation layers 5a and 5b can also be constituted by trenches.

分離層５ａは、他の回路ブロックからのノイズ、および干渉信号が発振回路３の内部に入り込むことにより発振周波数が変動することを防ぐことができる。また、分離層５ｂは、送信増幅回路４から発生するノイズ、および発振回路など他の回路ブロックにとっての干渉信号が漏れ出すのを防ぐことができる。   The isolation layer 5a can prevent fluctuations in the oscillation frequency due to noise and interference signals from other circuit blocks entering the oscillation circuit 3. Further, the separation layer 5b can prevent leakage of noise generated from the transmission amplifier circuit 4 and interference signals for other circuit blocks such as an oscillation circuit.

図２は、本発明の実施の形態１における発振回路３に電圧制御発振器を用いた場合の内部回路構成を示した図である。この電圧制御発振器は、差動で動作する２つのバラクタダイオード６ａ、６ｂを備えている。バラクタダイオード６ａ、６ｂは、可変容量素子であり、このバラクタダイオード６ａ、６ｂを用いた電圧制御発振器は、制御電圧を変えることでバラクタダイオード６ａ、６ｂの容量の値を変化させ、発信周波数を変化させることができる。図２において、バラクタダイオード６ａ、６ｂは、すぐ隣同士に配置され、互いに共通となる信号線７につながるアノード端子がそれぞれ対向するように隣接して置かれている。   FIG. 2 is a diagram showing an internal circuit configuration when a voltage-controlled oscillator is used for oscillation circuit 3 in the first embodiment of the present invention. This voltage controlled oscillator includes two varactor diodes 6a and 6b that operate differentially. The varactor diodes 6a and 6b are variable capacitance elements, and a voltage controlled oscillator using the varactor diodes 6a and 6b changes the capacitance value of the varactor diodes 6a and 6b by changing the control voltage, thereby changing the transmission frequency. Can be made. In FIG. 2, the varactor diodes 6a and 6b are arranged immediately adjacent to each other, and are arranged adjacent to each other so that the anode terminals connected to the common signal line 7 face each other.

仮に、信号線７につながるバラクタダイオード６ａ、６ｂのアノード端子同士が離れていると、この信号線７に干渉信号がのった場合、高周波的にみれば差動で動作する２つのバラクタダイオード６ａ、６ｂの端子に入力される干渉信号は、位相差をもったり、あるいは振幅が異なったりする可能性がある。図２の配置は、これらの問題を防ぐために行っており、２つのバラクタダイオード６ａ、６ｂへ入力される干渉信号を等しくすることにより、差動動作への影響をなくすことができる。   If the anode terminals of the varactor diodes 6a and 6b connected to the signal line 7 are separated from each other, when an interference signal is applied to the signal line 7, two varactor diodes 6a that operate differentially in terms of high frequency. , 6b may have a phase difference or a different amplitude. The arrangement shown in FIG. 2 is performed in order to prevent these problems. By making the interference signals input to the two varactor diodes 6a and 6b equal, the influence on the differential operation can be eliminated.

図２において、２つのバラクタダイオード６ａ、６ｂは、アノード端子が信号線７とつながる共通の端子となっているが、カソード端子を共通とする回路構成においても、同じ方式で配置することにより同様の効果を得ることができる。   In FIG. 2, the two varactor diodes 6 a and 6 b are common terminals whose anode terminals are connected to the signal line 7, but the same configuration can be obtained by arranging them in the same manner even in a circuit configuration having a common cathode terminal. An effect can be obtained.

分離層５ｃは、差動で動作する２つのバラクタダイオード６ａ、６ｂへ基板を介してノイズや干渉信号が入力されるのを防ぐために配置されており、バラクタダイオード６ａ、６ｂを完全に囲っている。図２において、２つのバラクタダイオード６ａ、６ｂしか分離層内に入っていないが、電圧制御発振器に２つ以上のバラクタダイオードを使用している場合、同じくこの分離層５ｃ内に配置してもよい。   The separation layer 5c is arranged to prevent noise and interference signals from being input to the two differentially operating varactor diodes 6a and 6b via the substrate, and completely surrounds the varactor diodes 6a and 6b. . In FIG. 2, only two varactor diodes 6a and 6b are included in the separation layer. However, when two or more varactor diodes are used for the voltage controlled oscillator, they may be disposed in the separation layer 5c. .

図３は、本発明の実施の形態１における発振回路３に電圧制御発振器を用いた場合の別の内部回路構成を示した図である。図３の電圧制御発振器において、差動で動作するバラクタダイオード６ａ、６ｂは、図２と同じく、すぐ隣に配置され、互いに共通となる信号線７につながるアノード端子が隣接するように置かれている。さらに、バラクタダイオード６ａ、６ｂは、それぞれが差動で動作した場合の電界を互いに相殺するように、アノード端子およびカソード端子の向きがともに同じになるように配置されている。   FIG. 3 is a diagram showing another internal circuit configuration when a voltage-controlled oscillator is used for oscillation circuit 3 in the first embodiment of the present invention. In the voltage controlled oscillator of FIG. 3, the differentially operated varactor diodes 6a and 6b are arranged immediately adjacent to each other, and the anode terminals connected to the common signal line 7 are adjacent to each other as in FIG. Yes. Furthermore, the varactor diodes 6a and 6b are arranged so that the directions of the anode terminal and the cathode terminal are the same so as to cancel out the electric fields when each operates differentially.

このような配置をとることにより、外部より侵入した干渉信号が２つのバラクタダイオード６ａ、６ｂに印加されても、それぞれが差動で動作した場合の電界を互いに相殺することにより、差動動作に与える影響を小さくすることができる。   By adopting such an arrangement, even when an interference signal entering from the outside is applied to the two varactor diodes 6a and 6b, the electric fields in the case where each operates differentially cancel each other, thereby achieving differential operation. The influence given can be reduced.

なお、図２および図３に示したバラクタダイオード６ａ、６ｂの配置法は、図１のような送信増幅回路が同一チップ上に配置された半導体集積回路だけでなく、電圧制御発振回路を含む半導体集積回路全般に適用できる。   2 and 3 is not limited to the semiconductor integrated circuit in which the transmission amplifier circuit as shown in FIG. 1 is arranged on the same chip, but also a semiconductor including a voltage controlled oscillation circuit. Applicable to all integrated circuits.

図４は、本発明の実施の形態１における送信増幅回路４にスパイラルインダクタを用いた場合の内部回路構成を示した図である。図４において、スパイラルインダクタ８ａ、８ｂは、増幅器の負荷として使用されている。このスパイラルインダクタ８ａ、８ｂは、それぞれ分離層５ｄ、５ｅにより他の素子と分離される。この分離層５ｄ、５ｅにより、スパイラルインダクタ８ａ、８ｂからサブストレートへ放射されるノイズや干渉信号を抑圧することができる。なお、図４では、差動のスパイラルインダクタ８ａ、８ｂをそれぞれ別の分離層５ｄ、５ｅで囲ってあるが、差動分の２つのスパイラルインダクタ８ａ、８ｂをまとめて囲んでもよい。   FIG. 4 is a diagram showing an internal circuit configuration when a spiral inductor is used in transmission amplifier circuit 4 in the first embodiment of the present invention. In FIG. 4, spiral inductors 8a and 8b are used as amplifier loads. The spiral inductors 8a and 8b are separated from other elements by the separation layers 5d and 5e, respectively. The separation layers 5d and 5e can suppress noise and interference signals radiated from the spiral inductors 8a and 8b to the substrate. In FIG. 4, the differential spiral inductors 8a and 8b are surrounded by separate separation layers 5d and 5e, respectively, but the two spiral inductors 8a and 8b for the differential may be collectively surrounded.

なお、スパイラルインダクタ８ａ、８ｂは、増幅器の負荷として使用されているものだけでなく、ベースフィードなど送信増幅器で使用されているものすべてについて適用できる。   The spiral inductors 8a and 8b are applicable not only to those used as amplifier loads but also to all those used in transmission amplifiers such as base feeds.

トランジスタ９ａ、９ｂは、図４の送信増幅器内で増幅素子として使用されているものである。このトランジスタ９ａ、９ｂは、差動分まとめて分離層５ｆで他の回路部分と分離される。ここで、分離層５ｆは、各トランジスタ９ａ、９ｂをそれぞれ別に周囲を囲んでもよい。分離層５ｆは、各トランジスタ９ａ、９ｂから発生するノイズ、および発振回路３など他の回路ブロックにとっての干渉信号が漏れ出すのを防ぐ。   The transistors 9a and 9b are used as amplifying elements in the transmission amplifier of FIG. The transistors 9a and 9b are separated from the other circuit portions by the separation layer 5f in a differential manner. Here, the separation layer 5f may surround each of the transistors 9a and 9b separately. The separation layer 5f prevents noise generated from the transistors 9a and 9b and interference signals for other circuit blocks such as the oscillation circuit 3 from leaking out.

なお、図４に示した送信増幅回路内の素子配置法は、図１のような送信増幅回路が同一チップ上に配置された半導体集積回路だけでなく、送信増幅回路を含む半導体集積回路全般に適用できる。   The element arrangement method in the transmission amplifier circuit shown in FIG. 4 is applied not only to the semiconductor integrated circuit in which the transmission amplifier circuit as shown in FIG. 1 is arranged on the same chip, but also to all semiconductor integrated circuits including the transmission amplifier circuit. Applicable.

図５は、本発明の実施の形態１における半導体基板の分離層をＰＮ分離とした場合の断面図である。図５では、分離層によって囲まれる素子１０は、受動素子としたが、能動素子の場合も同様である。素子１０を分離する分離層は、ｐ＋拡散層１１とｎ＋拡散層１２とで構成される。   FIG. 5 is a cross-sectional view when the separation layer of the semiconductor substrate in the first embodiment of the present invention is PN separation. In FIG. 5, the element 10 surrounded by the separation layer is a passive element, but the same applies to an active element. The separation layer that separates the element 10 includes a p + diffusion layer 11 and an n + diffusion layer 12.

ｐ＋拡散層１１は、接続線１３によりＤＣ動作する回路のグランドラインであるＤＣ−ＧＮＤに接続されている。また、ｎ＋拡散層１２は、接続線１４によりＤＣ動作する回路の電源ラインであるＤＣ―ＶＣＣに接続されている。ここで、ＤＣ−ＧＮＤは、高周波信号を扱う素子に直接接続されていないグランドラインのことであり、ＤＣ―ＶＣＣは、高周波信号を扱う素子に直接接続されていない電源ラインのことである。   The p + diffusion layer 11 is connected to DC-GND which is a ground line of a circuit that performs DC operation by a connection line 13. Further, the n + diffusion layer 12 is connected to DC-VCC, which is a power supply line of a circuit that performs DC operation, by a connection line 14. Here, DC-GND is a ground line that is not directly connected to an element that handles a high-frequency signal, and DC-VCC is a power supply line that is not directly connected to an element that handles a high-frequency signal.

このように、ＰＮ分離層をそれぞれＤＣ−ＶＣＣおよびＤＣ−ＧＮＤに接続することで、ｐ＋拡散層１１とｎ＋拡散層１２の電位が振られることがなく、確実なシールド効果を得ることができる。   In this way, by connecting the PN isolation layer to DC-VCC and DC-GND, respectively, the potential of the p + diffusion layer 11 and the n + diffusion layer 12 is not varied, and a reliable shielding effect can be obtained.

なお、半導体集積回路が、図１のように発振回路３と送信増幅回路４の両方を内蔵している場合、発振回路３を囲むＰＮ分離層の電源ライン／グランドラインと、送信増幅回路４を囲むＰＮ分離層の電源ライン／グランドラインとはＩＣ内で共通化されていないことが好ましい。   If the semiconductor integrated circuit includes both the oscillation circuit 3 and the transmission amplifier circuit 4 as shown in FIG. 1, the power supply line / ground line of the PN isolation layer surrounding the oscillation circuit 3 and the transmission amplifier circuit 4 It is preferable that the power line / ground line of the surrounding PN isolation layer is not shared in the IC.

図６は、本発明の実施の形態１における送信増幅回路４の配置方法の一例を示す図である。図６において、送信増幅回路４は、単段の増幅回路１５ａ、１５ｂ、１５ｃの縦続接続で構成されている。このような構成の多段増幅回路では、当然増幅回路１５ａが最も低いＲＦ信号電力を扱い、最終段の増幅回路１５ｃが最も高いＲＦ信号電力を扱う。なお、図６においては、増幅回路は３段から成っているが、何段であっても同様である。   FIG. 6 is a diagram showing an example of an arrangement method of the transmission amplifier circuit 4 in the first embodiment of the present invention. In FIG. 6, the transmission amplifier circuit 4 is constituted by a cascade connection of single-stage amplifier circuits 15a, 15b and 15c. In the multistage amplifier circuit having such a configuration, the amplifier circuit 15a naturally handles the lowest RF signal power, and the amplifier circuit 15c in the final stage handles the highest RF signal power. In FIG. 6, the amplifier circuit has three stages, but the same is true regardless of the number of stages.

通常、各段の増幅回路１５ａ、１５ｂ、１５ｃへバイアス電圧、バイアス電流を与えるバイアス回路１６は、信号の増幅部の近くに配置されるが、ここではバイアス回路１６のみを増幅部から分離した構成としている。さらに、送信増幅回路全体を囲む分離層５ｇの外側に、このバイアス回路１６を配置している。また、バイアス回路１６は、最も高いＲＦ信号電力を扱う最終段の増幅回路１５ｃが他の増幅回路１５ａ、１５ｂと比較して最も遠くなる位置に配置されている。   Normally, the bias circuit 16 that applies the bias voltage and the bias current to the amplifier circuits 15a, 15b, and 15c in each stage is arranged near the signal amplifier, but here, only the bias circuit 16 is separated from the amplifier. It is said. Further, the bias circuit 16 is disposed outside the separation layer 5g surrounding the entire transmission amplifier circuit. The bias circuit 16 is disposed at a position where the final stage amplifier circuit 15c that handles the highest RF signal power is farthest from the other amplifier circuits 15a and 15b.

このように各段の増幅回路１５ａ、１５ｂ、１５ｃを分離層５ｇで囲むことにより、各トランジスタから発生するノイズを防止するとともに、発振回路３など他の回路ブロックにとっての干渉信号が漏れ出すのを防ぐことができる。また、バイアス回路１６の配置を最終段の増幅回路１５ｃから離し、かつ分離層５ｇの外側とすることで、送信増幅器から漏れ出すノイズや干渉信号により、自身のバイアス回路１６が干渉を受けて、特性が悪化することを防ぐことができる。   By surrounding the amplification circuits 15a, 15b, and 15c at each stage with the separation layer 5g in this way, noise generated from each transistor is prevented and interference signals for other circuit blocks such as the oscillation circuit 3 leak out. Can be prevented. Further, by disposing the bias circuit 16 away from the final stage amplifier circuit 15c and outside the separation layer 5g, the bias circuit 16 receives interference due to noise and interference signals leaking from the transmission amplifier, It is possible to prevent the characteristics from deteriorating.

なお、図６においては、多段増幅回路全体を分離層で囲んだが、最も高いＲＦ信号電力を扱う最終段の増幅回路のみを分離層で囲むことによっても、同様の効果を得ることができる。   In FIG. 6, the entire multistage amplifier circuit is surrounded by the separation layer, but the same effect can be obtained by surrounding only the final stage amplifier circuit that handles the highest RF signal power with the separation layer.

本発明の実施の形態１における半導体集積回路の一例を示す回路構成図である。1 is a circuit configuration diagram illustrating an example of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の実施の形態１における発振回路に電圧制御発振器を用いた場合の内部回路構成を示した図である。It is the figure which showed the internal circuit structure at the time of using a voltage controlled oscillator for the oscillation circuit in Embodiment 1 of this invention. 本発明の実施の形態１における発振回路に電圧制御発振器を用いた場合の別の内部回路構成を示した図である。It is the figure which showed another internal circuit structure at the time of using a voltage controlled oscillator for the oscillation circuit in Embodiment 1 of this invention. 本発明の実施の形態１における送信増幅回路にスパイラルインダクタを用いた場合の内部回路構成を示した図である。It is the figure which showed the internal circuit structure at the time of using a spiral inductor for the transmission amplifier circuit in Embodiment 1 of this invention. 本発明の実施の形態１における半導体基板の分離層をＰＮ分離とした場合の断面図である。It is sectional drawing at the time of making the separation layer of the semiconductor substrate in Embodiment 1 of this invention into PN isolation | separation. 本発明の実施の形態１における送信増幅回路の配置方法の一例を示す図である。It is a figure which shows an example of the arrangement | positioning method of the transmission amplifier circuit in Embodiment 1 of this invention.

符号の説明Explanation of symbols

１ 半導体集積回路、２、２ａ ボンディングパッド、３ 発振回路、４ 送信増幅回路、５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ 分離層、６ａ、６ｂ バラクタダイオード、７ 信号線、８ａ、８ｂ スパイラルインダクタ、９ａ、９ｂ トランジスタ、１０ 素子、１１ ｐ＋拡散層、１２ ｎ＋拡散層、１３ 接続線（グランドライン）、１４ 接続線（電源ライン）、１５ａ、１５ｂ、１５ｃ 増幅回路、１６ バイアス回路。   DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit 2, 2a Bonding pad 3 Oscillator circuit 4 Transmission amplifier circuit 5a, 5b, 5c, 5d, 5e, 5f, 5g Separation layer, 6a, 6b Varactor diode, 7 Signal line, 8a, 8b Spiral Inductor, 9a, 9b transistor, 10 elements, 11 p + diffusion layer, 12 n + diffusion layer, 13 connection line (ground line), 14 connection line (power supply line), 15a, 15b, 15c amplifier circuit, 16 bias circuit.

Claims (10)

発振回路および送信増幅回路が同一チップ上に配置された半導体集積回路において、
前記発振回路は、バラクタダイオード対を有する差動電圧制御発振回路であり、前記バラクタダイオード対のアノード端子同士もしくはカソード端子同士を近接に配置し、共通の信号線を用いて前記アノード端子もしくは前記カソード端子を接続したことを特徴とする半導体集積回路。 In a semiconductor integrated circuit in which an oscillation circuit and a transmission amplifier circuit are arranged on the same chip,
The oscillation circuit is a differential voltage controlled oscillation circuit having a varactor diode pair, wherein the anode terminals or the cathode terminals of the varactor diode pair are arranged close to each other, and the anode terminal or the cathode is used using a common signal line. A semiconductor integrated circuit characterized by connecting terminals. 請求項１に記載の半導体集積回路において、
前記バラクタダイオード対の前記アノード端子および前記カソード端子の向きがともに同じになるように配置したことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
A semiconductor integrated circuit characterized in that the anode terminal and the cathode terminal of the varactor diode pair are arranged in the same direction. 請求項１または２に記載の半導体集積回路において、
前記バラクタダイオード対の周囲をＰＮ分離による分離層で囲んだことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
A semiconductor integrated circuit characterized in that the varactor diode pair is surrounded by a separation layer by PN separation. 請求項１ないし３のいずれか１項に記載の半導体集積回路において、
前記発振回路の周囲をＰＮ分離による分離層で囲んだことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 3,
A semiconductor integrated circuit, wherein the oscillation circuit is surrounded by a separation layer by PN separation. 請求項１ないし４のいずれか１項に記載の半導体集積回路において、
前記送信増幅回路は、スパイラルインダクタを有する差動増幅回路であり、前記スパイラルインダクタの周囲をＰＮ分離による分離層で囲んだことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 4,
The transmission amplifier circuit is a differential amplifier circuit having a spiral inductor, and the spiral inductor is surrounded by a separation layer by PN separation. 請求項１ないし４のいずれか１項に記載の半導体集積回路において、
前記送信増幅回路は、多段増幅回路であり、前記多段増幅回路を構成する増幅用トランジスタのうち少なくとも最終段を構成する増幅用トランジスタ部をＰＮ分離による分離層で囲んだことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 4,
The transmission amplifier circuit is a multistage amplifier circuit, and a semiconductor integrated circuit characterized in that at least an amplification transistor part constituting the final stage among the amplification transistors constituting the multistage amplifier circuit is surrounded by a separation layer by PN separation circuit. 請求項５または６に記載の半導体集積回路において、
前記送信増幅回路の周囲をＰＮ分離による分離層で囲んだことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 5 or 6,
A semiconductor integrated circuit characterized in that the transmission amplifier circuit is surrounded by a separation layer by PN separation. 請求項３ないし７のいずれか１項に記載の半導体集積回路において、
前記ＰＮ分離に使用したｐ＋拡散層をＤＣ動作する回路のグランドラインへ接続し、ｎ＋拡散層をＤＣ動作する回路の電源ラインへ接続したことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 3 to 7,
A semiconductor integrated circuit, wherein the p + diffusion layer used for the PN separation is connected to a ground line of a circuit that operates DC, and the n + diffusion layer is connected to a power supply line of a circuit that operates DC. 請求項３ないし８のいずれか１項に記載の半導体集積回路において、
前記送信増幅回路を構成するバイアス回路部を、前記ＰＮ分離による分離層の外側に配置したことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 3 to 8,
A semiconductor integrated circuit, wherein a bias circuit section constituting the transmission amplifier circuit is arranged outside a separation layer by the PN separation. 請求項１ないし９のいずれか１項に記載の半導体集積回路において、
前記発振回路と前記送信増幅回路は、前記チップ上の対角線の両端位置に配置されたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 9,
The semiconductor integrated circuit according to claim 1, wherein the oscillation circuit and the transmission amplifier circuit are disposed at opposite end positions of a diagonal line on the chip.
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