JP2006093419A - 半導体装置及びその実装方法 - Google Patents

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Abstract

【課題】低コストで、かつ、実装面積を増大させずに、半導体の実装基板にチップを実装する半導体装置の実装方法を提供する。
【解決手段】先ず、実装基板２１０を用意し、さらに、２以上の素子が形成された半導体チップとして高誘電体キャパシタが形成されたコンデンサチップ２００を用意する。次に、実装基板上に半導体チップを積層する。次に、半導体チップに形成された導電端子９０と、実装基板とをワイヤボンディングで接続する。
【選択図】図４

Description

この発明は、半導体装置及びその実装方法に関するものである。
携帯電話等の電子機器の小型化に伴い、電子部品の小型化と高機能化が進み、限られた面積に多くの部品を実装する必要性が高まっている。現在は、表面実装技術を用いて部品を実装しているが、平面にしか部品を配置することができないため、小型化には限界が生じている。この解決策として、基板内に部品を埋め込むことなどが検討されている。
このような部品の実装方法として、薄いチップ上に形成された部品（以下、単にチップと称することもある。）をビルドアップ層に埋め込むビルドアップ法（例えば、非特許文献１参照。）や、基板上にチップを半田接合で固定する半田バンプ法（例えば、非特許文献２参照。）がある。
春原昌宏、村山啓、東光敏著「部品内臓基板の開発」マイクロファブリケーション研究会 第４回研究成果報告会資料 ８５−８８ページ 郡利明、倉澤千春、田中秀一、伊東春樹著「鉛フリー対応ＷａｆｅｒＬｅｖｅｌＣＳＰの二次実装信頼性考察」マイクロファブリケーション研究会 第４回研究成果報告会資料 １０１−１０４ページ
しかしながら、非特許文献１のビルドアップ法では、チップをビルドアップ層に埋め込んだ後に、チップとの電気的接続を取るための工程を行うために、コストが高くなる。
また、非特許文献２の半田バンプ法では、半田の接着強度の点から半田バンプの径が５０μｍ程度必要になり、実装後の半導体装置が全体的に厚くなってしまう。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、低コストで、かつ、実装面積を増大させずに、半導体の実装基板にチップを実装する半導体装置の実装方法を提供することである。
上述した目的を達成するために、この発明の半導体チップを半導体基板上に実装する半導体装置の実装方法は、以下の過程を含んでいる。先ず、実装基板を用意し、さらに、２以上の素子が形成された半導体チップを用意する。次に、実装基板上に半導体チップを積層する。次に、半導体チップに形成された導電端子と、実装基板とをワイヤボンディングで接続する。
この発明の半導体チップの実装方法によれば、半導体チップを実装基板上に形成するので、実装面積の増大を抑えることができる。また、複数の素子を１つの半導体チップに形成するので、実装コストを低く抑えることができる。
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
（第１実施形態）
図１〜３を参照して、半導体チップの一例として高誘電体キャパシタを形成したコンデンサチップの製造方法について説明する。図１〜３は、コンデンサチップの製造方法を説明するための工程図である。
先ず、シリコン基板１０に対してダイシング用マークをマーキングした後、９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図１（Ａ））。
次に、プロテクト酸化膜２０の表面２０ａ上に、密着層３２を、例えば、反応性スパッタリングにより、酸化タンタル（ＴａＯx）で５０ｎｍの厚さに形成する。この密着層３２は、プロテクト酸化膜２０と後述する高誘電体キャパシタの下部電極とを密着させるために形成される層である。下部電極に白金を用いた場合、白金は反応性が低いので密着層３２がないと、後の工程で剥離する可能性がある。密着層３２上に第１導電体層３４を、例えば、スパッタリングにより白金（Ｐｔ）で１５０ｎｍの厚さに形成する。さらに、第１導電体層３４上に、高誘電体層３６を、スピンコートによる塗布及び熱処理により、１００ｎｍの厚さに形成する。
ここでは、高誘電体層３６の形成にＢａxＳｒ1-xＴｉＯ3（ｘ＝０．６）形成用ゾル−ゲル塗布液（以下、単に塗布液と称することもある。）を用いる。任意好適な公知のスピンコータを用いて、第１導電体層３４上に、１分当たり５００回転の回転速度で１秒間、塗布液を回転塗布し、その後、１分当たり２０００回転の回転速度で３０秒間、塗布液を回転塗布する。次いで、６００℃の温度で３０分間仮焼成を行う。上述の塗布液の塗布から仮焼成までの工程を３回繰り返した後、高誘電体層３６の結晶性を上げるために７５０℃の酸素雰囲気中で６０分間熱処理を行う。なお、ＢａxＳｒ1-xＴｉＯ3（ｘ＝０．６）形成用ゾル−ゲル塗布液の合成方法については公知であり、ここでは説明を省略する。
続いて、この高誘電体層３６上に、第２導電体層３８を、第１導電体層３４と同様に、例えば、スパッタリングにより白金（Ｐｔ）で２００ｎｍの厚さに形成する（図１（Ｂ））。
次に、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、第２導電体層３８を加工して、上部電極４８を形成する。上部電極４８の形成後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去する（図１（Ｃ））。
さらに、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、高誘電体層３６及び第１導電体層３４を順次に加工して、高誘電体薄膜４６及び下部電極４４をそれぞれ予め設定したキャパシタ領域４０の形状に合わせて形成する。この加工は、同一のエッチング処理で行う。従って、下部電極４４は、高誘電体薄膜４６をマスクとして自己整合的に形成される。このようにして、上部電極４８、高誘電体薄膜４６及び下部電極４４で構成される高誘電体キャパシタ４９を得る。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去する（図１（Ｄ））。
次に、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、高誘電体開口部５０を形成する。この高誘電体開口部５０は、上部電極４８から外れた領域に形成される。ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去した後、高誘電体キャパシタのエッチングによるダメージを回復するために、７５０℃の酸素雰囲気中で３０分間のアニールを行う（図２（Ａ））。尚、図２（Ａ）中、シリコン基板１０の上側に、プロテクト酸化膜２０と、密着層３２と、高誘電体キャパシタ４９とを有している構造体を第１構造体１００として示す。
図２（Ａ）に示すように、高誘電体キャパシタ４９は、上部電極４８の面積が、下部電極４４及び高誘電体薄膜４６の面積よりも小さくなるように形成されている。高誘電体薄膜４６の露出している面の付近は、エッチングによりダメージを受けている。従って、上部電極４８を下部電極４４及び高誘電体薄膜４６よりも小さくすることにより、ダメージを受けている部分をキャパシタとして使用しないこととして、キャパシタの信頼性を高める。
次に、高誘電体キャパシタ４９を埋め込むように、第１構造体１００上に、第１層間絶縁膜６０を形成する。この第１層間絶縁膜６０は、例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜で３００ｎｍの厚さに形成される（図２（Ｂ））。
次に、高誘電体キャパシタ４９の上部電極４８及び下部電極４４とコンデンサチップの外部回路とを電気的に接続するために、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜６０にコンタクト用のコンタクト用開口部５２をそれぞれ設ける。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより取り除く（図２（Ｃ））。
次に、この高誘電体薄膜４６に対して７００℃の酸素雰囲気中で３０分間の回復アニールを行って、第１層間絶縁膜６０及びコンタクト用開口部５２の形成時に与えられたダメージを回復させる。
次に、ＴｉＮ膜（図示を省略する。）をスパッタリング法でそれぞれ７５ｎｍの厚さを有する２つの層で形成する。続いて、スパッタリング法でアルミニウム膜（図示を省略する。）を５００ｎｍの厚さで形成する。その後、フォトリソグラフィ及びドライエッチングによりアルミニウム膜及びＴｉＮ膜を加工して、アルミニウム（Ａｌ）電極７０及びＴｉＮバリア膜６５を形成する。Ａｌ電極７０を形成するアルミニウムと、上部電極４８、及び下部電極４４を形成する白金とは、熱処理で反応するので、その反応を防ぐためにＴｉＮバリア膜６５を設けている（図３（Ａ））。
次に、第１層間絶縁膜６０上に、バリア膜７５を、例えば、反応性スパッタリングにより、酸化タンタル（ＴａＯx）で５０ｎｍの厚さに形成する。このバリア膜７５は、水素等の還元性ガスが高誘電体キャパシタ４９にダメージを与えるのを防ぐために設けられる膜である。その後、バリア膜７５の上にパッシベーション膜８０を形成する。パッシベーション膜８０は任意好適な公知のＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などで、平坦化しても良い。その後、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５を設けて、Ａｌ電極７０を露出させる（図３（Ｂ））。
次に、端子用開口部８５の底部及び側壁部にＴｉＮバリア膜８７を反応性スパッタリングにより形成する。続いて、端子用開口部内に導電端子９０として、Ｎｉ−Ｐ層９１及びＡｕ層９３を順に形成する。Ｎｉ−Ｐ層９１及びＡｕ層９３の形成は、例えば無電解めっき法により行うことができる（図３（Ｃ））。
その後、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ厚程度に薄化する。
図４を参照して、半導体チップを実装基板上に実装する半導体装置の実装方法について説明する。図４（Ａ）は、半導体チップとして、コンデンサチップを説明するための概略的平面図である。図４（Ｂ）は、コンデンサチップを実装基板に実装した状態を説明するための側面図である。
先ず、実装基板２１０を用意し、さらに、２以上の素子が形成された半導体チップを用意する。ここでは、半導体チップとして、コンデンサチップ２００を用いる。コンデンサチップ２００は、図１〜３を参照して説明した工程で製造された、シリコン基板上に高誘電体キャパシタが形成された構造体を、ダイシングにより個片化することで得られる（図４（Ａ））。高誘電体キャパシタ４９は、キャパシタ領域４０と同じ形状に形成されるものとする。図４（Ａ）は、コンデンサチップ２００に、８つの高誘電体キャパシタ４９を形成した例を示している。各高誘電体キャパシタ４９は、それぞれ2個の導電端子９０を備えている。また、１つのコンデンサチップに形成する高誘電体キャパシタの個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。
次に、コンデンサチップ２００を、実装基板２１０の実装面２１１上にダイスボンドすることで積層する。コンデンサチップ２００が端子面２０１に備える各高誘電体キャパシタの導電端子９０と、実装基板２１０に形成された金属配線又は接続端子などとは、金属ワイヤ２２０によるワイヤボンディングにより接続される。
なお、ここでは、コンデンサチップ２００を実装基板２１０上に実装する例について説明したが、実装基板に他の半導体チップを実装した後、当該他の半導体チップ上にコンデンサチップを実装する構成としても良い。
コンデンサチップを実装基板又は他の半導体チップ上に実装するので、コンデンサチップを実装することによる実装面積の増加を防ぐことができる。また、複数のキャパシタを１つのコンデンサチップに搭載する構成とすれば、１つのコンデンサチップを実装するだけで複数のキャパシタを搭載することになり、実質的に実装コストを低く抑えることができる。
（第２実施形態）
図５を参照して、第２実施形態の、半導体チップの実装基板への実装について説明する。図５（Ａ）は、第２実施形態のコンデンサチップを説明するための概略的平面図である。図５（Ｂ）は、第２実施形態のコンデンサチップを実装基板に実装し、さらにコンデンサチップ上に他の半導体チップを実装した状態を説明するための側面図である。
第２実施形態のコンデンサチップ２００ａは、導電端子９０が、Ａｌ電極７２によりコンデンサチップ２００ａの周辺領域２０２に形成されていて、中央領域２０３に導電端子を備えない点が第１実施形態のコンデンサチップと異なる（図５（Ａ））。従って、実装基板２１０上に実装された当該コンデンサチップ２００ａの端子面２０１ａ上に、中央領域２０３の面積より小さいチップサイズを有する他の半導体チップ２３０を、さらに実装することが可能となる(図５（Ｂ）)。
図６を参照して、第２実施形態のコンデンサチップの製造方法を説明する。図６は、第２実施形態のコンデンサチップの製造方法を説明するための工程図である。
高誘電体キャパシタ４９を埋め込むように、第１構造体１００上に、第１層間絶縁膜６０を形成し、第１層間絶縁膜６０にコンタクト用のコンタクト用開口部５２をそれぞれ設けるまでの工程は、図１及び図２を参照して説明した第１実施形態と同様なので説明を省略する。
７００℃の酸素雰囲気中で３０分間の回復アニールを行って、第１層間絶縁膜６０及びコンタクト用開口部５２の形成時に与えられたダメージを回復させた後、ＴｉＮ膜（図示を省略する。）をスパッタリング法でそれぞれ７５ｎｍの厚さを有する２つの層で形成する。続いて、スパッタリング法でアルミニウム膜（図示を省略する。）を５００ｎｍの厚さで形成する。その後、フォトリソグラフィ及びドライエッチングによりアルミニウム膜を加工して、アルミニウム（Ａｌ）電極７２及びＴｉＮバリア膜６６を形成する。Ａｌ電極７２を形成するアルミニウムと、上部電極４８及び下部電極４４を形成する白金とは、熱処理で反応するので、その反応を防ぐためにＴｉＮバリア膜６６を設けている（図６（Ａ））。第１実施形態のＡｌ電極は、コンタクト用開口部（図２（Ｃ）では符号５２で示した部分）内及びコンタクト用開口部上に形成されているのに対し、第２実施形態のＡｌ電極７２はコンタクト用開口部から、キャパシタ領域４０の領域外に亘って形成されている。
次に、第１層間絶縁膜６０上に、バリア膜７６を、例えば、反応性スパッタリングにより、酸化タンタル（ＴａＯx）で５０ｎｍの厚さに形成する。このバリア膜７６は、水素等の還元性ガスが高誘電体キャパシタ４９にダメージを与えるのを防ぐために設けられる膜である。その後、バリア膜７６の上にパッシベーション膜８０を形成する。パッシベーション膜８０は任意好適な公知のＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ法などで、平坦化しても良い。その後、フォトリソグラフィ及びドライエッチングにより、端子用開口部８６を設けて、Ａｌ電極７２を露出させる（図６（Ｂ））。
次に、端子用開口部８６の底部及び側壁部にＴｉＮバリア膜８７を反応性スパッタリングにより形成する。続いて、端子用開口部内に導電端子９０として、Ｎｉ−Ｐ層９１及びＡｕ層９３を順に形成する。Ｎｉ−Ｐ層９１及びＡｕ層９３の形成は、例えば無電解めっき法により行うことができる（図６（Ｃ））。ここで、導電端子９０は、キャパシタ領域４０を含む領域（図５では、符号２０３で示す中央領域）から外れた領域部分、すなわち、コンデンサチップ２００ａの周辺領域２０２(図５（Ａ）参照)に対応する領域部分に形成されている。
上述したように導電端子９０をキャパシタ領域４０から外れた領域部分に形成することで、図５（Ａ）に示したように、導電端子９０をコンデンサチップ２００ａの周辺領域２０２に形成することができる。従って、導電端子９０が形成されている周辺領域２０２で囲まれる中央領域２０３と同じ面積か、または中央領域２０３よりも小さい面積の他のチップをコンデンサチップ２００ａ上に実装できる。
このように、コンデンサチップ２００ａは、実装基板の上に単体で実装するだけでなく、他の半導体チップの上や、他の半導体チップの下にも実装できるので、実装面積を増大させることなく、さらに多数の素子の実装が可能となる。
また、導電端子を、コンデンサチップ上の設定に応じた任意好適な場所に形成できるので、コンデンサチップに形成されるキャパシタの大きさの制限が小さくなる。従って、キャパシタの大容量化や、１つのコンデンサチップに搭載されるキャパシタの数を増やすことが可能となる。
（第３実施形態）
図７〜９を参照して、半導体チップの一例として抵抗体を形成した抵抗体チップの製造方法について説明する。図７及び図８は、抵抗体チップの製造方法を説明するための工程図である。
先ず、シリコン基板１０に対してダイシング用マークをマーキングした後、９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図７（Ａ））。
次に、プロテクト酸化膜２０の表面２０ａ上に、ポリシリコン層１３０を形成する。このポリシリコン層１３０は、原料ガスとしてモノシラン（ＳｉＨ4）ガスを用いたＣＶＤ法により、１５０〜２００ｎｍの厚さに形成される（図７（Ｂ））。さらに、このポリシリコン層１３０に、リン（Ｐ）又はホウ素（Ｂ）などをイオン注入することで、電気伝導性を与える。
なお、原料ガスとしてＳｉＨ4ガスとホスフィン（ＰＨ3）ガスの混合ガスを用いたＣＶＤ法により、ポリシリコン層１３０として不純物としてリンがドープされたポリシリコンを成膜しても良い。この場合、上述のイオン注入の過程は不要となる。
次に、このポリシリコン層１３０を、任意好適な公知のフォトリソグラフィ及びドライエッチングにより加工して、抵抗体１３２を形成する（図７（Ｃ））。
図９は、図７（Ｃ）を参照して説明した、プロテクト酸化膜２０の表面２０ａ上に抵抗体１３２が形成された状態を示す平面図である。図９は、長方形状に４つの抵抗体１３２を備える構成を示している。１つの抵抗体チップに形成する抵抗体の個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。また、抵抗体１３２の形状は、長方形状に限られず、設定に応じた任意好適な形状とすることができる。
次に、抵抗体１３２を埋め込むように、抵抗体１３２及びプロテクト酸化膜２０上に、第１層間絶縁膜６１を形成する。この第１層間絶縁膜６１は、例えば、ＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜で３００ｎｍの厚さに形成される（図７（Ｄ））。
次に、抵抗体１３２と抵抗体チップの外部回路とを電気的に接続するために、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜６１にコンタクト用開口部５３を設ける。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより取り除く（図７（Ｅ））。
次に、スパッタリング法でアルミニウム膜（図示を省略する。）を５００ｎｍの厚さで形成する。その後、フォトリソグラフィ及びドライエッチングによりアルミニウム膜を加工して、アルミニウム（Ａｌ）電極７１を形成する（図８（Ａ））。
次に、第１層間絶縁膜６１及びＡｌ電極７１上に、パッシベーション膜８１を形成する。パッシベーション膜８１は任意好適な公知のＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ法などで、平坦化しても良い。その後、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５ａを設けて、Ａｌ電極７１を露出させる（図８（Ｂ））。
次に、端子用開口部８５ａの底部及び側壁部にＴｉＮバリア膜８８を反応性スパッタリングにより形成する。続いて、端子用開口部内に導電端子９０ａとして、Ｎｉ−Ｐ層９２ａ及びＡｕ層９４ａを順に形成する。Ｎｉ−Ｐ層９２ａ及びＡｕ層９４ａの形成は、例えば無電解めっき法により行うことができる（図８（Ｃ））。
その後、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ厚程度に薄化する。
図１０を参照して、抵抗体チップを実装基板上に実装する半導体装置の実装方法について説明する。図１０（Ａ）は、半導体チップとして、抵抗体チップを説明するための概略的平面図である。図１０（Ｂ）は、抵抗体チップを実装基板に実装した状態を説明するための側面図である。
先ず、実装基板２１０を用意し、さらに、２以上の素子が形成された半導体チップを用意する。ここでは、半導体チップとして、抵抗体チップ２４０を用いる。抵抗体チップ２４０は、図７〜９を参照して説明した工程で製造された、シリコン基板上に抵抗体１３２が形成された構造体を、ダイシングにより個片化することで得られる（図１０（Ａ））。図１０（Ａ）は、抵抗体チップ２４０に、４つの抵抗体１３２を形成した例を示している。各抵抗体１３２は、それぞれ２個の導電端子９０ａを備えている。
次に、抵抗体チップ２４０を、実装基板２１０の実装面２１１上にダイスボンドすることで積層する。抵抗体チップ２４０が端子面２４１に備える各抵抗体の導電端子９０ａと、実装基板２１０に形成された金属配線又は接続端子などとは、金属ワイヤ２２０によるワイヤボンディングにより接続される。
なお、ここでは、抵抗体チップ２４０を実装基板２１０上に実装する例について説明したが、実装基板に他の半導体チップを実装した後、当該他の半導体チップ上に抵抗体チップを実装する構成としても良い。
抵抗体チップを実装基板又は他の半導体チップ上に実装するので、抵抗体チップを実装することによる実装面積の増加を防ぐことができる。また、複数の抵抗体を１つの抵抗体チップに搭載する構成とすれば、１つの抵抗体チップを実装するだけで複数の抵抗体を搭載することになり、実質的に実装コストを低く抑えることができる。
また、図５を参照して説明した第２実施形態のコンデンサチップと同様に、導電端子９０ａを周辺領域に形成することで、抵抗体チップの上にさらに、他の半導体チップを実装することが可能となる。この場合、抵抗体チップは、実装基板の上に単体で実装するだけでなく、他の半導体チップの上や、他の半導体チップの下にも実装できるので、実装面積を増大させることなく、さらに多数の素子の実装が可能となる。
（第４実施形態）
図１１を参照して、半導体チップの一例としてインダクタを形成したインダクタチップの製造方法について説明する。図１１は、インダクタチップの製造方法を説明するための工程図である。
先ず、シリコン基板１０に対してダイシング用マークをマーキングした後、９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図１１（Ａ））。
次に、プロテクト酸化膜２０の表面２０ａ上に、アルミニウム層１４０を形成する。このアルミニウム層１４０は、例えばスパッタリング法により、５００ｎｍの厚さに形成される（図１１（Ｂ））。
次に、アルミニウム層１４０を、任意好適な公知のフォトリソグラフィ及びドライエッチングにより加工して、インダクタ１４２を形成する（図１１（Ｃ））。
図１２は、図１１（Ｃ）を参照して説明した、プロテクト酸化膜２０の表面２０ａ上にインダクタ１４２が形成された状態を示す平面図である。図１２は、渦巻き螺旋状のスパイラル電極により構成される２つのインダクタ１４２を備える構成を示している。１つのインダクタチップに形成するインダクタの個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。
インダクタ１４２を形成した後の工程は、図７（Ｄ）及び（Ｅ）、並びに図８（Ａ）〜（Ｃ）の各図を参照して、第３実施形態として説明した、抵抗体チップを製造する方法と同様なので、ここでは詳細な説明を省略する。
インダクタ１４２を埋め込むように、インダクタ１４２及びプロテクト酸化膜２０上に、第１層間絶縁膜６１を形成した後、インダクタ１４２と外部回路とを電気的に接続するために、第１層間絶縁膜６１にコンタクト用開口部を設ける。次に、スパッタリング法でアルミニウム膜を５００ｎｍの厚さで形成した後、アルミニウム膜を加工して、アルミニウム（Ａｌ）電極７１を形成する。次に、第１層間絶縁膜６１及びＡｌ電極７１上に、パッシベーション膜８１を、例えば、ＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ法で平坦化しても良い。その後、端子用開口部を設けて、Ａｌ電極７１を露出させる。次に、端子用開口部８５ａの底部及び側壁部にＴｉＮバリア膜８８を反応性スパッタリングにより形成する。続いて、端子用開口部内に導電端子９０ｂとして、Ｎｉ−Ｐ層９２ｂ及びＡｕ層９４ｂを順に形成する（図１１（Ｄ）)。
その後、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ厚程度に薄化する。
図１３を参照して、インダクタチップを実装基板上に実装する半導体装置の実装方法について説明する。図１３（Ａ）は、半導体チップとして、インダクタチップを説明するための概略的平面図である。図１３（Ｂ）は、インダクタチップを実装基板に実装した状態を説明するための側面図である。
先ず、実装基板２１０を用意し、さらに、２以上の素子が形成された半導体チップを用意する。ここでは、半導体チップとして、インダクタチップ２５０を用いる。インダクタチップ２５０は、図９を参照して説明した工程で製造された、シリコン基板上にインダクタ１４２が形成された構造体を、ダイシングにより個片化することで得られる（図１３（Ａ））。図１３（Ａ）は、インダクタチップ２５０に、２つのインダクタ１４２を形成した例を示している。各インダクタ１４２は、それぞれ２個の導電端子９０ｂを備えている。また、１つのインダクタチップに形成するインダクタの個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。
次に、インダクタチップ２５０を、実装基板２１０の実装面２１１上にダイスボンドすることで積層する。インダクタチップ２５０が端子面２５１に備える各インダクタの導電端子９０ｂと、実装基板２１０に形成された金属配線又は接続端子などとは、金属ワイヤ２２０によるワイヤボンディングにより接続される（図１３（Ｂ））。
なお、ここでは、インダクタチップ２５０を実装基板２１０上に実装する例について説明したが、実装基板に他の半導体チップを実装した後、当該他の半導体チップ上に抵抗体チップを実装する構成としても良い。
インダクタチップを実装基板又は他の半導体チップ上に実装するので、インダクタチップを実装することによる実装面積の増加を防ぐことができる。また、複数のインダクタを１つのインダクタチップに搭載する構成とすれば、１つのインダクタチップを実装するだけで複数のインダクタを搭載することになり、実質的に実装コストを低く抑えることができる。
また、図５を参照して説明した第２実施形態のコンデンサチップと同様に、導電端子９０ｂを周辺領域に形成することで、インダクタチップの上にさらに、他の半導体チップを実装することが可能となる。この場合、インダクタチップは、実装基板の上に単体で実装するだけでなく、他の半導体チップの上や、他の半導体チップの下にも実装できるので、実装面積を増大させることなく、さらに多数の素子の実装が可能となる。
第１実施形態のコンデンサチップの製造方法を説明するための工程図（その１）である。 第１実施形態のコンデンサチップの製造方法を説明するための工程図（その２）である。 第１実施形態のコンデンサチップの製造方法を説明するための工程図（その３）である。 第１実施形態のコンデンサチップの実装方法を説明するための図である。 第２実施形態のコンデンサチップの実装方法を説明するための図である。 第２実施形態のコンデンサチップの製造方法を説明するための工程図である。 抵抗体チップの製造方法を説明するための工程図（その１）である。 抵抗体チップの製造方法を説明するための工程図（その２）である。 抵抗体チップの製造方法を説明するための概略的平面図である。 抵抗体チップの実装方法を説明するための図である。 インダクタチップの製造方法を説明するための工程図である。 インダクタチップの製造方法を説明するための概略的平面図である。 インダクタチップの実装方法を説明するための図である。
符号の説明
１０ シリコン基板
２０ プロテクト酸化膜
２０ａ プロテクト酸化膜の表面
３２ 密着層
３４ 第１導電体層
３６ 高誘電体層
３８ 第２導電体層
４０ キャパシタ領域
４４ 下部電極
４６ 高誘電体薄膜
４８ 上部電極
４９ 高誘電体キャパシタ
５０ 高誘電体開口部
５２ コンタクト用開口部
６０ 第１層間絶縁膜
６５、８７ ＴｉＮバリア膜
７０、７２ Ａｌ電極
７５ バリア膜
８０ パッシベーション膜
８５、８６ 端子用開口部
９０ 導電端子
９１ Ｎｉ−Ｐ層
９３ Ａｕ層
１００ 第１構造体
１３０ ポリシリコン層
１３２ 抵抗体
１４０ アルミニウム層
１４２ インダクタ
２００、２００ａ コンデンサチップ
２０１ コンデンサチップの端子面
２０２ 周辺領域
２０３ 中央領域
２１０ 実装基板
２１１ 実装面
２２０ 金属ワイヤ
２４０ 抵抗体チップ
２４１ 抵抗体チップの端子面
２５０ インダクタチップ
２５１ インダクタチップの端子面

Claims (3)

  1. 実装基板を用意する過程と、
    ２以上の素子が形成された半導体チップを用意する過程と、
    前記実装基板上に前記半導体チップを積層する過程と、
    前記半導体チップに形成された導電端子と、前記実装基板とをワイヤボンディングで接続する過程と
    を備えることを特徴とする半導体装置の実装方法。
  2. 実装基板と、該実装基板上に積層された半導体チップとを備える半導体装置であって、
    前記半導体チップは、当該半導体チップに２以上の素子が形成されていて、
    前記半導体チップに形成された導電端子と、前記実装基板とはワイヤボンディングで接続されている
    ことを特徴とする半導体装置。
  3. 前記導電端子は、前記半導体チップの周辺部に形成されている
    ことを特徴とする請求項２に記載の半導体装置。
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JPH113969A (ja) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
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