JP2006086663A - データ処理方法 - Google Patents
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Abstract
【課題】 DIデータの取りこぼしの発生を防止する。
【解決手段】 水晶振動子23のクロック周波数を分周回路31で分周し、パルス信号を生成する。一方、STB信号検出部回路33は、STB DI更新信号を検出し、この検出部回路33の出力には、STB LOCK信号が送出される。カウンタ34は、STB信号検出後、一定時間の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成する。この “Low”状態の信号の後のSTB LOCK信号と分周回路31で生成されたパルス信号は、ダブルラッチ信号発生回路32に入力されると、ダブルラッチ信号発生回路32は、DIオン/オフ時間比選択信号によるDIオン時間の間にダブルラッチ信号を2回発生する。このラッチ信号が入力データラッチ回路35に与えられると、その出力にはデータ取りこぼしが回避されたデータ得られる。
【選択図】 図3
【解決手段】 水晶振動子23のクロック周波数を分周回路31で分周し、パルス信号を生成する。一方、STB信号検出部回路33は、STB DI更新信号を検出し、この検出部回路33の出力には、STB LOCK信号が送出される。カウンタ34は、STB信号検出後、一定時間の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成する。この “Low”状態の信号の後のSTB LOCK信号と分周回路31で生成されたパルス信号は、ダブルラッチ信号発生回路32に入力されると、ダブルラッチ信号発生回路32は、DIオン/オフ時間比選択信号によるDIオン時間の間にダブルラッチ信号を2回発生する。このラッチ信号が入力データラッチ回路35に与えられると、その出力にはデータ取りこぼしが回避されたデータ得られる。
【選択図】 図3
Description
この発明は、ディジタル計測器やディジタル保護継電器等に適用されるディジタル入力回路におけるデータ入力時のデータ処理方法に関するものである。
例えば、ディジタル保護継電装置は、系統の電圧、電流を取り込む電圧、電流入力変換部と、この入力変換部で取り込まれた電圧、電流を適当な電圧、電流に変換し、フィルタを通した後、サンプリングしてから、A/D変換するA−D変換部と、このA−D変換部で変換されたディジタルデータを演算処理するCPU,RAM,ROM等からなる演算処理部と、この演算処理部に遮断器や断路器の補助接点などの外部情報を取り込むディジタル入力回路部(DI回路部)と、演算処理部からディジタル継電器のトリップ指令などを出力するディジタル出力回路部(DO回路部)などから構成されていて、演算処理部、DI回路部やDO回路部は、各々ボードにて各別に構成されている。
ここで、上述したDI回路部ボードの一般的な回路構成を図6に示す。図6において、1は限流抵抗、2は不感帯抵抗、3は外部・内部絶縁用フォトカプラ、Ia,Ibは前記外部情報が取り込まれるデータ入力端である。
また、DI回路部ボードは、ハイスピード・リンク・システム(以下HLSと称す)機能を有し、DI点数を拡張する場合には、限流抵抗1、不感帯抵抗2、フォトカプラ3で構成された回路より出力されるディジタルデータ(図示太線部)を、HLSにより構成される1対N信号伝送システムを介して演算処理部ボード(CPUボード)に伝送する手段が採られている。
HLSはハイスピード・リンク・システム・サテライト素子(以下HLS-Sと称す)4、ドライバIC5,6、送受信部7,8及びハイスピード・リンク・システム・センター素子(以下HLS-Cと称す)9から構成されている。10はCPUである。
上記HLSは、伝送速度3Mbps、6Mbps、12Mbpsの伝送レートで、オリジナル・フォーマットで通信可能なシステムである。なお、11はDI拡張ボード(DI回路部ボード)、12はCPUボードである。
特開平06−090161号公報
特開平11−016352号公報
従来、上述したCPUボード12に接続するDI拡張ボード11において、DI回路の消費電力を低減するために、図示しないスイッチング回路方式を採用すると、CPUクロックと同期していないDI拡張ボード11では、入力データをシングルラッチ方式でラッチすると、DIデータの取りこぼしが生じてしまうおそれがある。
この発明は、上記の事情に鑑みてなされたもので、DIデータの取りこぼしの発生を防止するデータ処理方法を提供することを課題とする。
この発明は、上記の課題を達成するために、入力されるDIデータを光−電気変換により電気的に分離し、その入力されたDIデータを、伝送システムを介して演算処理部に伝送して演算処理する方法において、
前記DIデータを電気的に分離した後、伝送システムからのクロック信号を分周処理した信号と、伝送システムで生成されるストローブDI更新信号とに基づいて生成されるダブルラッチ信号により前記DIデータをラッチさせるようにしたことを特徴とするものである。
前記DIデータを電気的に分離した後、伝送システムからのクロック信号を分周処理した信号と、伝送システムで生成されるストローブDI更新信号とに基づいて生成されるダブルラッチ信号により前記DIデータをラッチさせるようにしたことを特徴とするものである。
以上述べたように、この発明によれば、DIデータの取りこぼしが発生しないようにするとともに、DI回路部を最小限の部品で構成できるようにした。
以下この発明の実施の形態を図面に基づいて説明する。図1はこの発明の実施の形態を示すブロック構成図で、図6と同一部分には同一符号を付して説明する。
図1において、21はDIコモンON/OFF用フォトカプラ、22はDIスイッチング制御用PLD(プログラマブル・ロジック・デバイス)である。そして、DIコモンON/OFF用フォトカプラ21のフォトトランジスタは、不感帯抵抗2と外部・内部絶縁用フォトカプラ3の発光ダイオードの負極側とを結んだ負側電路に介挿される。
また、DIコモンON/OFF用フォトカプラ21の発光ダイオードの負極側をDIスイッチング制御用PLD22に接続する。
DIスイッチング制御用PLD22には、図2に示すように、外部・内部絶縁用フォトカプラ3から太線部24を介してDIデータ(IN_DI_DATA0〜31)が入力される。また、PLD22からは太線部25を介してDIデータ(OUT_DI_DATA0〜31)がサテライト素子4に供給される。
さらに、PLD22には、DIコモンDI/OFF用フォトカプラ21からDIコモンON/OFF信号が信号線26を介して入力されるとともに、HLS用の水晶振動子23からクロック周波数が信号線27を介して入力される。なお、PLD22には、サテライト素子4からSTB DI更新信号が信号線28を介して入力される。
PLD22内には、図3に示す分周回路31が設けられ、HLS用の水晶振動子23のクロック(CLK)周波数を流用して、図2に示すDIデータのスイッチングタイミングが生成される。
図3において、HLS用の水晶振動子23のクロック周波数を分周するHLS_CLK分周回路31で、10μs周期のパルス信号を生成する。分周回路31からのパルス信号は、ダブルラッチ信号発生回路32に入力される。
ダブルラッチ信号発生回路32は、初期設定カウンタ32a、第1、第2の論理積回路32b,32c及び論理和回路32dから構成される。前記分周回路31からのパルス信号は初期設定カウンタ32aに入力される。
この初期設定カウンタ32aは、DIオン/オフ時間比選択信号1、2によるDIオン時間の間にラッチ信号が2回発生されるとともに、DI_COM0,1,2,3、DIコモンON/OFF信号が出力される。
初期設定カウンタ32aから発生されたラッチ信号は、論理積回路32b,32c及び論理和回路32dを介してダブルラッチ信号として出力される。
STB信号検出部回路33は、HLS・サテライト素子4から出力されるSTB DI更新信号を検出し、この検出部回路33の出力には、STB LOCK信号が送出される。この信号はダブルラッチ信号発生回路32の論理積回路32b、32cに供給される。
カウンタ34は、STB信号検出後、一定時間(例えば500ns)の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成するものである。
入力データラッチ回路35には、ダブルラッチ信号発生回路32からのダブルラッチ信号と外部・内部絶縁用フォトカプラ3からのデータ[IN_DI_DATA0〜31]が入力され、出力にはHLS・サテライト素子4にデータ取りこぼしの無いデータ[OUT_DI_DATA0〜31]が得られる。
次に、実施の形態の動作を述べる。CPU10側からDI拡張ボード11側を見た時に、実DIデータのように、常時は入力されている状態にするために、PLD22内にてDIデータをラッチする。
しかし、ラッチのタイミングをHLS用の水晶振動子23で生成した場合(シングルラッチの場合)、非同期で発生するHLSデータ入力更新信号(STB信号)とHLS用水晶振動子23で生成したシングルラッチ信号が、DIオン時に重なった場合(図4に示すDI限流抵抗部のタイミング波形の“×”印の時)、CPU認識データを取りこぼす場合(図示斜線部分)が存在する。
その解決手段として、DIオン時間の間に、ラッチ信号を図4、図5に示すように2回発生(ダブルラッチ信号)させることにより、CPU認識DIデータ取りこぼし状態を回避することができる。
図5はSTB信号とダブルラッチ信号の関係を示す拡大図で、STB信号検出部回路33とカウンタ34にSTB DI更新信号が入力されると、STB信号検出後、500ns間“High”状態のSTB LOCK信号が信号検出部回路33に生成される。
その後、次のSTB信号が来るまでSTB LOCK信号は“Low”状態となった後、100nsのダブルラッチ信号を生成する。このダブルラッチ信号により、図4に示すように、STB信号が重なってもCPU認識データ取りこぼしが防止される。
1…限流抵抗
2…不感帯抵抗
3…外部・内部絶縁用フォトカプラ
4…HLS・サテライト素子
10…CPU
11…DI拡張ボード
12…CPUボード
21…DIコモンON/OFFフォトカプラ
22…DIスイッチング制御用PLD
23…水晶振動子
31…分周回路
32…ダブルラッチ信号発生回路
33…STB信号検出部回路
34…カウンタ
35…入力データラッチ回路
2…不感帯抵抗
3…外部・内部絶縁用フォトカプラ
4…HLS・サテライト素子
10…CPU
11…DI拡張ボード
12…CPUボード
21…DIコモンON/OFFフォトカプラ
22…DIスイッチング制御用PLD
23…水晶振動子
31…分周回路
32…ダブルラッチ信号発生回路
33…STB信号検出部回路
34…カウンタ
35…入力データラッチ回路
Claims (1)
- 、入力されるDIデータを光−電気変換により電気的に分離し、その入力されたDIデータを、伝送システムを介して演算処理部に伝送して演算処理する方法において、
前記DIデータを電気的に分離した後、伝送システムからのクロック信号を分周処理した信号と、伝送システムで生成されるストローブDI更新信号とに基づいて生成されるダブルラッチ信号により前記DIデータをラッチさせるようにしたことを特徴とするデータ処理方法。
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JP2004267642A JP2006086663A (ja) | 2004-09-15 | 2004-09-15 | データ処理方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2004267642A JP2006086663A (ja) | 2004-09-15 | 2004-09-15 | データ処理方法 |
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Publication Number | Publication Date |
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Family
ID=36164827
Family Applications (1)
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JP2004267642A Pending JP2006086663A (ja) | 2004-09-15 | 2004-09-15 | データ処理方法 |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6449978A (en) * | 1987-08-19 | 1989-02-27 | Fanuc Ltd | Input signal discrimination system |
JPH02223215A (ja) * | 1989-02-23 | 1990-09-05 | Matsushita Electric Works Ltd | セルフ電源カウンタの入力判定方法 |
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2004
- 2004-09-15 JP JP2004267642A patent/JP2006086663A/ja active Pending
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JPS6449978A (en) * | 1987-08-19 | 1989-02-27 | Fanuc Ltd | Input signal discrimination system |
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