JP2006086394A

JP2006086394A - Solid-state imaging device

Info

Publication number: JP2006086394A
Application number: JP2004270890A
Authority: JP
Inventors: Kazunobu Kuwazawa; 和伸桑沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-09-17
Filing date: 2004-09-17
Publication date: 2006-03-30

Abstract

<P>PROBLEM TO BE SOLVED: To reduce the occupied area to exhaust excess charges and to enhance the flexibility of design. <P>SOLUTION: The solid imaging device includes a sensor alley where a plurality of sensor cells are located on a substrate in matrix. Each sensor cell includes a photoelectric conversion element 2, which is positioned in a substrate and produces a light-emitting charge according to incident light, an output transistor Tm which is located adjacent to the photoelectric conversion element and has a circle gate; a transfer/holding means 22 which is located between the photoelectric conversion element and the output transistor, controls the transfer of the light-emitting charge produced in the photoelectric conversion element, and has a charge-holding region which can hold the light emitting charge from the photoelectric conversion element; a carrier pocket 7 which is a heavily-doped region formed in the substrate lower than the gate, transfers the light-emitting charge produced in the photoelectric conversion element from the transfer/holding means, and holds the transferred light-emitting charge to change the threshold of the output transistor; and a route of excess charge discharge 14 which passes the excess charge produced in the photoelectric conversion element to the carrier pocket. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高画質特性及び低消費電力特性を有する固体撮像装置に関する。 The present invention relates to a solid-state imaging device having high image quality characteristics and low power consumption characteristics.

携帯電話、デジタルカメラ等に搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサ（以下、ＣＣＤセンサという）と、ＣＭＯＳ型のイメージセンサ（以下、ＣＭＯＳセンサという）と、がある。 As a solid-state imaging device mounted on a mobile phone, a digital camera or the like, there are a CCD (Charge Coupled Device) type image sensor (hereinafter referred to as a CCD sensor) and a CMOS type image sensor (hereinafter referred to as a CMOS sensor). .

さらに、近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置（以下、基板変調型センサという）が提案されている。基板変調型センサについては、例えば、特許文献１に開示されている。 Furthermore, in recent years, a threshold voltage modulation type MOS solid-state imaging device (hereinafter referred to as a substrate modulation type sensor) having both high image quality and low power consumption has been proposed. The substrate modulation type sensor is disclosed in Patent Document 1, for example.

ＣＣＤセンサは、ノイズ除去のための相関二重サンプリング（ＣＤＳ）機能と、高速に動く被写体の像に歪みがないように撮像するためのいわゆる一括電子シャッター機能とを実現している。この一括電子シャッター機能は、２次元的に配列された多数の受光素子について、同時に光発生電荷を蓄積することによって、画像に動きがある場合の被写体の像の歪みをなくすものである。よって、ＣＣＤセンサは、一般に、画質に優れているという利点がある。しかしながら、ＣＣＤセンサにおいては、駆動電圧が高く、消費電力が大きいという欠点を有する。 The CCD sensor realizes a correlated double sampling (CDS) function for removing noise and a so-called batch electronic shutter function for capturing an image of a subject moving at high speed without distortion. This collective electronic shutter function eliminates distortion of an image of a subject when there is a movement in an image by simultaneously accumulating photogenerated charges for a large number of two-dimensionally arranged light receiving elements. Therefore, the CCD sensor generally has an advantage of excellent image quality. However, the CCD sensor has the disadvantages of high driving voltage and high power consumption.

一方、ＣＭＯＳセンサは、一般に、駆動電圧が低いことから、消費電力が少なく、プロセスコストが低いという利点がある。しかし、一般的なＣＭＯＳセンサにおいては、一括電子シャッター機能及びＣＤＳ機能の双方を同時に実現することはできない。 On the other hand, a CMOS sensor generally has an advantage of low power consumption and low process cost because of low driving voltage. However, in a general CMOS sensor, both the collective electronic shutter function and the CDS function cannot be realized simultaneously.

例えば、４トランジスタ構成のＣＭＯＳ−ＡＰＳ（Active Pixel Sensor）タイプのＣＭＯＳセンサにおいては、読み出しライン毎に、電荷保持領域であるフローティングディフュージョンをリセットし、まずノイズ成分を読み出し、その後信号成分を読み出すＣＤＳ機能を実現している。即ち、ＣＤＳにおいては、ノイズの読出し直後に信号読出しを行うために、フォトダイオードによって発生した光発生電荷は、ノイズの読出し直後に転送トランジスタを介してフローティングディフュージョンに転送される。読出しはライン毎に行われるので、光発生電荷もライン毎にフローティングディフュージョンに転送されることになり、ライン毎に光発生電荷の蓄積期間が異なる。 For example, in a CMOS-APS (Active Pixel Sensor) type CMOS sensor having a four-transistor configuration, a CDS function that resets a floating diffusion as a charge holding region for each readout line, first reads a noise component, and then reads a signal component Is realized. That is, in the CDS, in order to perform signal readout immediately after noise readout, the photo-generated charges generated by the photodiode are transferred to the floating diffusion via the transfer transistor immediately after the noise readout. Since reading is performed for each line, the photogenerated charge is also transferred to the floating diffusion for each line, and the accumulation period of the photogenerated charge is different for each line.

なお、フォトダイオードによって全画素の光発生電荷を同時に蓄積し、転送トランジスタを介して一括してフローティングディフュージョンに転送する一括電子シャッターを採用する駆動方法も考えられる。この場合には、全ラインのフローティングディフュージョンに光発生電荷が蓄積されてしまうので、ノイズ読み出しの前に信号読出しを行う必要がある。即ち、各ラインを信号読出し、リセット、ノイズ読出しの順で駆動する必要があり、読出した信号に含まれるノイズとノイズ読出し時のノイズとに相関がなく、画質が若干劣化する可能性がある。なお、この場合でも、転送前に全画素についてノイズを先読みしておく方法もあるが、この場合には、読出したノイズを保持するフレームメモリが必要となってしまう。 A driving method that employs a collective electronic shutter that simultaneously accumulates photogenerated charges of all the pixels by a photodiode and transfers them collectively to a floating diffusion via a transfer transistor is also conceivable. In this case, since the photo-generated charges are accumulated in the floating diffusions of all the lines, it is necessary to perform signal readout before noise readout. That is, each line needs to be driven in the order of signal readout, reset, and noise readout, and there is no correlation between the noise included in the readout signal and the noise at the time of noise readout, and image quality may be slightly degraded. Even in this case, there is a method of prefetching noise for all pixels before transfer, but in this case, a frame memory for holding the read noise is required.

このような欠点に対し、特許文献２においては、信号蓄積動作の開始、終了タイミングを全画素で一致させる技術を開示している。特許文献２においては、転送ゲートの直下に電荷保持領域を設け、一旦フォトダイオードからの信号電荷を電荷保持領域に蓄積した後、フローティングディフュージョンに転送するようになっており、一括電子シャッター機能を実現している。
特開２００２−１３４７２９号公報特開２００２−３６８２０１号公報 In order to deal with such drawbacks, Patent Document 2 discloses a technique for matching the start and end timings of signal accumulation operations for all pixels. In Patent Document 2, a charge holding region is provided immediately below the transfer gate, and signal charge from the photodiode is once accumulated in the charge holding region and then transferred to the floating diffusion, realizing a collective electronic shutter function. is doing.
JP 2002-134729 A JP 2002-368201 A

ところで、フォトダイオードに極めて強い光が入射した場合には、光発生電荷の発生量が増大してフォトダイオードからオーバーフローすることがある。このようなオーバーフロー電荷（以下、余剰電荷ともいう）は、フォトダイオードの形成領域から転送トランジスタを介してフローティングディフュージョンに流れ、リセット時に排出されるようになっている。 By the way, when extremely strong light is incident on the photodiode, the generation amount of photogenerated charges may increase and overflow from the photodiode. Such overflow charges (hereinafter also referred to as surplus charges) flow from the photodiode formation region to the floating diffusion via the transfer transistor, and are discharged upon reset.

ところが、特許文献２の提案では、フォトダイオードからの余剰電荷は転送ゲート直下の電荷保持領域に蓄積されてしまう。即ち、電荷保持領域に次フレームの光発生電荷が流入してしまうことになり、画質劣化を招来する。 However, in the proposal of Patent Document 2, surplus charges from the photodiode are accumulated in the charge holding region immediately below the transfer gate. In other words, the photo-generated charges of the next frame flow into the charge holding region, resulting in image quality degradation.

また、特許文献１においては、余剰電荷の排出経路を基板垂直方向に形成しているが、余剰電荷の排出のためのフォトダイオードのプロファイル設計の自由度が低くなると共に、余剰電荷の排出経路及び排出口を設ける必要があり、装置面積が大きくなってしまう。 Further, in Patent Document 1, the discharge path for surplus charges is formed in the direction perpendicular to the substrate. However, the degree of freedom in designing the profile of the photodiode for discharging surplus charges is reduced, and the discharge path for surplus charges and It is necessary to provide a discharge port, which increases the device area.

本発明は、かかる問題点に鑑みてなされたものであって、余剰電荷の排出のための占有面積を縮小すると共に、設計の自由度を向上させることができる固体撮像装置を提供することを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide a solid-state imaging device capable of reducing the occupied area for discharging excess charges and improving the degree of freedom of design. And

本発明に係る固体撮像装置は、
基板上に複数のセンサセルがマトリクス状に配置されたセンサセルアレイを含む固体撮像装置であって、
各センサセルは、
前記基板内に設けられ、入射した光に応じた光発生電荷を発生させる光電変換素子と、
前記光電変換素子に隣り合って配置され、環状ゲートを有する出力トランジスタと、
前記光電変換素子と前記出力トランジスタとの間に配置され、前記光電変換素子において発生した光発生電荷の転送を制御すると共に、前記光電変換素子からの光発生電荷を保持可能な電荷保持領域を有する転送・保持手段と、
前記ゲート下方の前記基板内に形成された高濃度不純物領域であって、前記光電変換素子において発生した光発生電荷が前記転送・保持手段から転送され、転送された光発生電荷を保持して前記出力トランジスタの閾値を変化させるキャリアポケットと、
前記光電変換素子において発生した余剰電荷を前記キャリアポケットに流す余剰電荷排出経路と、を含む。 A solid-state imaging device according to the present invention includes:
A solid-state imaging device including a sensor cell array in which a plurality of sensor cells are arranged in a matrix on a substrate,
Each sensor cell
A photoelectric conversion element provided in the substrate and generating a photo-generated charge according to incident light;
An output transistor disposed adjacent to the photoelectric conversion element and having an annular gate;
A charge holding region that is disposed between the photoelectric conversion element and the output transistor, controls transfer of photogenerated charges generated in the photoelectric conversion element, and holds photogenerated charges from the photoelectric conversion element. Transfer / holding means;
A high-concentration impurity region formed in the substrate under the gate, wherein the photogenerated charge generated in the photoelectric conversion element is transferred from the transfer / holding means, and holds the transferred photogenerated charge A carrier pocket that changes the threshold of the output transistor;
A surplus charge discharging path for flowing surplus charges generated in the photoelectric conversion element to the carrier pocket.

本発明の実施の形態によれば、光電変換素子は、入射した光に応じた光発生電荷を発生する。光電変換素子には転送・保持手段を介して出力トランジスタが隣り合って配置されており、光電変換素子からの光発生電荷は、一旦、転送・保持手段に保持された後、キャリアポケットに転送されて保持される。これにより、全画素の光発生電荷を一括して転送・保持手段に転送すると共に、各ライン毎の読み出しに際して、リセットを行い雑音成分を読出した後に、光発生電荷をキャリアポケットに転送することができる。これにより、高画質化を図ることができる。また、光電変換素子に発生した余剰電荷は余剰電荷排出経路を介してキャリアポケットに流され、リセット時にキャリアポケットから排出される。余剰電荷排出経路によって、光電変換素子からの余剰電荷が転送・保持手段に流入することはない。これにより、極めて強い光が入射した場合でも、画質が損なわれることを防止することができる。 According to the embodiment of the present invention, the photoelectric conversion element generates photogenerated charges corresponding to the incident light. Output transistors are arranged adjacent to each other through transfer / holding means in the photoelectric conversion element, and the photo-generated charges from the photoelectric conversion elements are once held in the transfer / holding means and then transferred to the carrier pocket. Held. As a result, the photogenerated charges of all the pixels can be transferred to the transfer / holding unit at the same time, and at the time of reading for each line, the reset can be performed to read the noise component, and then the photogenerated charges can be transferred to the carrier pocket. it can. As a result, high image quality can be achieved. Further, surplus charges generated in the photoelectric conversion element are caused to flow into the carrier pocket via the surplus charge discharge path, and are discharged from the carrier pocket at the time of reset. Due to the surplus charge discharging path, surplus charges from the photoelectric conversion element do not flow into the transfer / holding means. Thereby, even when extremely strong light is incident, the image quality can be prevented from being impaired.

また、前記余剰電荷排出経路は、
前記光電変換素子を構成する一方導電型の第１の不純物領域と前記キャリアポケットを含む前記一方導電型の第２の不純物領域とに接し、かつ、前記基板表面に形成される前記一方導電型の第３の不純物領域によって構成される。 The surplus charge discharging path is
The one conductivity type first impurity region constituting the photoelectric conversion element and the one conductivity type second impurity region including the carrier pocket are in contact with the one conductivity type second impurity region formed on the substrate surface. A third impurity region is used.

発明の実施の形態によれば、光電変換素子に発生した光発生電荷は、第１の不純物領域に収集される。第１の不純物領域からオーバーフローした余剰電荷は、第３の不純物領域を介して第２の不純物領域に排出され、第２の不純物領域内のキャリアポケットに蓄積される。キャリアポケット内の余剰電荷は、リセット時に排出される。 According to the embodiment of the invention, the photo-generated charges generated in the photoelectric conversion element are collected in the first impurity region. Excess charge overflowed from the first impurity region is discharged to the second impurity region via the third impurity region, and is accumulated in the carrier pocket in the second impurity region. Excess charge in the carrier pocket is discharged at reset.

また、前記余剰電荷排出経路は、
同一センサセル内の前記キャリアポケットに前記光電変換素子で発生した余剰電荷を流すものである。 The surplus charge discharging path is
A surplus charge generated by the photoelectric conversion element is caused to flow in the carrier pocket in the same sensor cell.

発明の実施の形態によれば、センサセルアレイ中の各センサセルに発生した余剰電荷は、余剰電荷排出経路によって、同一センサセル内のキャリアポケットに転送される。キャリアポケットに蓄積された余剰電荷は、ライン毎のリセット時にキャリアポケットから排出される。 According to the embodiment of the invention, surplus charge generated in each sensor cell in the sensor cell array is transferred to a carrier pocket in the same sensor cell through a surplus charge discharge path. The surplus charge accumulated in the carrier pocket is discharged from the carrier pocket at the time of reset for each line.

また、前記余剰電荷排出経路は、
隣り合う他のセンサセル内の前記キャリアポケットに前記光電変換素子で発生した余剰電荷を流すものである。 The surplus charge discharging path is
The surplus charge generated by the photoelectric conversion element is caused to flow in the carrier pocket in another adjacent sensor cell.

発明の実施の形態によれば、センサセルアレイ中の各センサセルに発生した余剰電荷は、余剰電荷排出経路によって、隣り合う他のセンサセル内のキャリアポケットに転送される。キャリアポケットに蓄積された余剰電荷は、ライン毎のリセット時にキャリアポケットから排出される。 According to the embodiment of the invention, surplus charge generated in each sensor cell in the sensor cell array is transferred to a carrier pocket in another adjacent sensor cell through a surplus charge discharge path. The surplus charge accumulated in the carrier pocket is discharged from the carrier pocket at the time of reset for each line.

以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の第１の実施の形態に係る固体撮像素子装置の平面形状を示す平面図である。図２は図１のＡ−Ａ'線に沿った断面図である。ただし、配線及びその上層構造の断面は図示せず省略している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view showing a planar shape of the solid-state image sensor device according to the first embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. However, the cross section of the wiring and its upper layer structure is not shown and is omitted.

本実施の形態の固体撮像装置は、図１に示すように、複数のセンサセルが基板平面上に２次元マトリックス状に配置されたセンサセルアレイを有している。図１において２点鎖線で示した範囲が、単位画素である１つのセンサセルＣである。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画素信号が得られる。 As shown in FIG. 1, the solid-state imaging device of the present embodiment has a sensor cell array in which a plurality of sensor cells are arranged in a two-dimensional matrix on a substrate plane. A range indicated by a two-dot chain line in FIG. 1 is one sensor cell C which is a unit pixel. Each sensor cell accumulates photogenerated charges generated according to incident light and outputs a pixel signal at a level based on the accumulated photogenerated charges. A pixel signal of one screen can be obtained by arranging the sensor cells in a matrix.

本実施の形態に係る固体撮像装置は、基板変調型センサである。図１ではその中の４つのセンサセルのみを示している。４つのセンサセルが、それぞれフォトダイオード形成領域ＰＤａ、ＰＤｂ、ＰＤｃ、ＰＤｄ（以下、個々のフォトダイオード形成領域をＰＤという）を有している。各センサセルの構造は同じであるので、以下の説明では、フォトダイオード形成領域ＰＤａの部分について説明する。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。 The solid-state imaging device according to the present embodiment is a substrate modulation type sensor. FIG. 1 shows only four sensor cells. Each of the four sensor cells has photodiode formation regions PDa, PDb, PDc, and PDd (hereinafter, each photodiode formation region is referred to as PD). Since the structure of each sensor cell is the same, in the following description, the photodiode forming region PDa will be described. Note that this embodiment shows an example in which holes are used as photogenerated charges. Even in the case where electrons are used as the photo-generated charges, the same configuration is possible.

図２に示すように、フォトダイオード形成領域ＰＤに対応して出力トランジスタ形成領域ＴＭが設けられている。フォトダイオード形成領域ＰＤと出力トランジスタ形成領域ＴＭとの間には、フォトダイオード形成領域ＰＤから出力トランジスタ形成領域ＴＭへ電荷を転送するための転送トランジスタ形成領域ＴＴが設けられている。 As shown in FIG. 2, an output transistor formation region TM is provided corresponding to the photodiode formation region PD. Between the photodiode formation region PD and the output transistor formation region TM, a transfer transistor formation region TT for transferring charges from the photodiode formation region PD to the output transistor formation region TM is provided.

本実施の形態においては、転送トランジスタ形成領域ＴＴ内に電荷保持領域ＴＣＰが形成されている。電荷保持領域ＴＣＰには、転送された光発生電荷を一時保持するための第３の不純物領域としての不純物領域２４が形成されている。本実施の形態において、全画素一括して、すなわち全センサセルについて同時に、各フォトダイオード形成領域ＰＤに蓄積された光発生電荷を、各センサセルの電荷保持領域ＴＣＰに転送して不純物領域２４に一旦保持し、選択ライン毎に電荷保持領域ＴＣＰから出力トランジスタ形成領域ＴＭに転送する。 In the present embodiment, a charge holding region TCP is formed in the transfer transistor formation region TT. In the charge holding region TCP, an impurity region 24 as a third impurity region for temporarily holding the transferred photogenerated charge is formed. In the present embodiment, photogenerated charges accumulated in each photodiode formation region PD are transferred to the charge holding region TCP of each sensor cell and held in the impurity region 24 once for all the pixels at the same time, that is, for all the sensor cells at the same time. Then, the data is transferred from the charge holding region TCP to the output transistor formation region TM for each selected line.

図１と図２を用いて、本実施の形態に係る固体撮像装置の構成を、より詳細に説明する。図１に示すように、フォトダイオード形成領域ＰＤは、略矩形状に形成される。フォトダイオード形成領域ＰＤは、２次元マトリックスの縦方向に沿って設けられたソース線Ｓ及びドレイン線Ｄと、横方向に沿って設けられた転送ゲート線ＴＸ及びゲート線Ｇとの間に形成されている。ゲート線Ｇは、横方向に直線状に設けられるが、後述する環状ゲートとしてのリングゲート５の部分では、リングゲート５の形状に沿って曲がって形成されている。 The configuration of the solid-state imaging device according to the present embodiment will be described in more detail with reference to FIGS. 1 and 2. As shown in FIG. 1, the photodiode formation region PD is formed in a substantially rectangular shape. The photodiode formation region PD is formed between the source line S and drain line D provided along the vertical direction of the two-dimensional matrix and the transfer gate line TX and gate line G provided along the horizontal direction. ing. The gate line G is provided in a straight line in the lateral direction, but is bent along the shape of the ring gate 5 at a portion of the ring gate 5 as an annular gate described later.

図２に示すように、センサセルは、Ｐ型基板１ａ上に形成される。フォトダイオード形成領域ＰＤのＰ型基板１ａ上には、基板の深い位置にＮ^-のＮ型ウェル２が形成されている。一方、出力トランジスタＴＭ形成領域のＰ型基板１ａ上には、基板の比較的浅い位置にＮ^-のＮ型ウェル３が形成されている。なお、図２及びその説明中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−）からより濃い部分（添え字＋＋）の状態を示している。 As shown in FIG. 2, the sensor cell is formed on a P-type substrate 1a. On the P-type substrate 1a in the photodiode formation region PD, an N ⁻ N-type well 2 is formed at a deep position of the substrate. On the other hand, on the P-type substrate 1a in the output transistor TM formation region, an N ⁻ N-type well 3 is formed at a relatively shallow position of the substrate. In FIG. 2 and the description thereof, the subscripts-and + of N and P indicate the state from the lighter portion (subscript-) to the darker portion (subscript ++) depending on the number. .

フォトダイオード形成領域ＰＤのＮ型ウェル２上には、フォトダイオード形成領域ＰＤの略全面に渡ってＰ型不純物層が形成され、このＰ型不純物層は第１の不純物領域としての蓄積ウェル４として機能する。フォトダイオード形成領域ＰＤの基板表面側には、ドレインに電気的に接続されたＮ⁺拡散層８が形成されている。この拡散層８は、ピニング層としての機能も有する。フォトダイオード形成領域ＰＤにおいては、基板１の表面に開口領域が形成され、蓄積ウェル４はこの開口領域の下方で開口領域よりも広い領域に形成されている。 On the N-type well 2 in the photodiode formation region PD, a P-type impurity layer is formed over substantially the entire surface of the photodiode formation region PD, and this P-type impurity layer serves as a storage well 4 as a first impurity region. Function. An N ⁺ diffusion layer 8 electrically connected to the drain is formed on the substrate surface side of the photodiode formation region PD. The diffusion layer 8 also has a function as a pinning layer. In the photodiode formation region PD, an opening region is formed on the surface of the substrate 1, and the accumulation well 4 is formed below the opening region and in a region wider than the opening region.

出力トランジスタ形成領域ＴＭに形成される出力トランジスタＴｍとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。出力トランジスタ形成領域ＴＭのＮ型ウェル３上には、基板１表面にゲート絶縁膜１０を介して略リング状（図１では８角形）のリングゲート（単にゲートともいう）５が形成されている。リングゲート５下の基板表面にはチャネルを構成するＮ⁺拡散層１１が形成される。リングゲート５中央の開口部分の基板表面にはＮ⁺⁺拡散層が形成されてソース領域（以下、単にソースともいう）１２が形成されている。出力トランジスタ形成領域ＴＭのＮ型ウェル３上には、出力トランジスタＴｍを構成するリングゲート５の略外周形状に合わせてＰ型不純物層が形成され、このＰ型不純物層が第２の不純物領域としての変調用ウェル６として機能する。この変調用ウェル６内には、リングゲート５のリング形状に沿って形成されたリング状の、Ｐ型不純物の拡散によるＰ型高濃度不純物領域が形成されている。このＰ型高濃度不純物領域は、フローティングディフュージョン領域であり、キャリアポケット７として機能する。 As the output transistor Tm formed in the output transistor formation region TM, for example, an N-channel depletion MOS transistor is used. On the N-type well 3 in the output transistor formation region TM, a substantially ring-shaped (octagonal in FIG. 1) ring gate (also simply referred to as a gate) 5 is formed on the surface of the substrate 1 via a gate insulating film 10. . An N ⁺ diffusion layer 11 constituting a channel is formed on the substrate surface under the ring gate 5. An N ⁺⁺ diffusion layer is formed on the surface of the substrate at the central opening of the ring gate 5 to form a source region (hereinafter also simply referred to as a source) 12. On the N-type well 3 of the output transistor formation region TM, a P-type impurity layer is formed in accordance with the substantially outer peripheral shape of the ring gate 5 constituting the output transistor Tm, and this P-type impurity layer serves as a second impurity region. It functions as the modulation well 6. A ring-shaped P-type high concentration impurity region formed by diffusion of P-type impurities is formed in the modulation well 6 along the ring shape of the ring gate 5. This P-type high concentration impurity region is a floating diffusion region and functions as a carrier pocket 7.

また、リングゲート５の周囲の基板表面にはＮ⁺拡散層が形成されてドレイン領域（以下、単にドレインともいう）１３を構成する。チャネルを構成するＮ⁺拡散層１１はソース領域１２とドレイン領域１３とに接続される。 An N ⁺ diffusion layer is formed on the substrate surface around the ring gate 5 to form a drain region (hereinafter also simply referred to as a drain) 13. The N ⁺ diffusion layer 11 constituting the channel is connected to the source region 12 and the drain region 13.

ドレイン領域１３、ウェル２及び拡散層８がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードの開口領域下方においては、拡散層８と蓄積ウェル４との境界面、ウェル２と蓄積ウェル４との境界面から空乏層が蓄積ウェル４の全体及びその周囲に広がる。空乏領域において、開口領域を介して入射した光による光発生電荷が生じる。そして、発生した光発生電荷は蓄積ウェル４に収集される。 The drain region 13, the well 2, and the diffusion layer 8 are biased to a positive potential by applying a drain voltage, so that the boundary surface between the diffusion layer 8 and the accumulation well 4, the well 2, A depletion layer extends from the boundary surface with the accumulation well 4 to the entire accumulation well 4 and its periphery. In the depletion region, photogenerated charges due to light incident through the opening region are generated. The generated photo-generated charges are collected in the accumulation well 4.

変調用ウェル６は出力トランジスタＴｍのチャネルの閾値電圧を制御するものである。出力トランジスタＴｍは、変調用ウェル６、リングゲート５、ソース領域１２及びドレイン領域１３によって構成されて、キャリアポケット７に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。 The modulation well 6 controls the threshold voltage of the channel of the output transistor Tm. The output transistor Tm is composed of the modulation well 6, the ring gate 5, the source region 12 and the drain region 13, and the channel threshold voltage changes according to the charge accumulated in the carrier pocket 7.

また、図１に示すように、リングゲート５の所定位置には、基板１表面近傍にＮ⁺層のゲートコンタクト領域５ａが形成される。ソース領域１２の所定位置には、基板１表面近傍にＮ⁺層のソースコンタクト領域１２ａが形成される。ドレイン領域１３の所定位置には、基板１表面近傍にＮ⁺層のドレインコンタクト領域１３ａが形成される。 As shown in FIG. 1, an N ⁺ layer gate contact region 5 a is formed near the surface of the substrate 1 at a predetermined position of the ring gate 5. At a predetermined position of the source region 12, an N ⁺ layer source contact region 12 a is formed in the vicinity of the surface of the substrate 1. At a predetermined position of the drain region 13, an N ⁺ layer drain contact region 13 a is formed in the vicinity of the surface of the substrate 1.

蓄積ウェル４に蓄積された電荷は、次に説明する転送トランジスタ形成領域ＴＴを介して変調用ウェル６に転送されてキャリアポケット７に保持される。出力トランジスタとして機能する出力トランジスタ形成領域ＴＭのソース電位は、変調用ウェル６に転送された電荷の量、即ち、フォトダイオードとして機能するフォトダイオード形成領域ＰＤへの入射光に応じたものとなる。 The charges accumulated in the accumulation well 4 are transferred to the modulation well 6 through the transfer transistor formation region TT described below and held in the carrier pocket 7. The source potential of the output transistor formation region TM that functions as an output transistor corresponds to the amount of charge transferred to the modulation well 6, that is, incident light to the photodiode formation region PD that functions as a photodiode.

転送トランジスタ形成領域ＴＴについて説明する。転送トランジスタ形成領域ＴＴは、図２に示すように、光発生電荷を一時保持するための電荷保持領域ＴＣＰを、基板内に有する。 The transfer transistor formation region TT will be described. As shown in FIG. 2, the transfer transistor formation region TT has a charge holding region TCP for temporarily holding photogenerated charges in the substrate.

具体的には、１つのセンサセル内のフォトダイオード形成領域ＰＤと出力トランジスタ形成領域ＴＭとの間に、基板表面側において、転送トランジスタ領域ＴＴが形成される。転送トランジスタ領域ＴＴは、基板表面にチャネルが形成されるように、基板表面にゲート絶縁膜２１を介して転送ゲート２２を有する。転送ゲート２２の下には、電荷保持領域ＴＣＰが設けられる。電荷保持領域ＴＣＰは、出力トランジスタ形成領域ＴＭのＮ型ウェル３上に形成されたＰ型不純物層による転送用ウェル２３を有する。この転送用ウェル２３内には、Ｐ型不純物の拡散による不純物領域２４が形成されている。 Specifically, the transfer transistor region TT is formed on the substrate surface side between the photodiode formation region PD and the output transistor formation region TM in one sensor cell. The transfer transistor region TT includes a transfer gate 22 via a gate insulating film 21 on the substrate surface so that a channel is formed on the substrate surface. A charge holding region TCP is provided under the transfer gate 22. The charge holding region TCP has a transfer well 23 made of a P-type impurity layer formed on the N-type well 3 in the output transistor formation region TM. In the transfer well 23, an impurity region 24 is formed by diffusion of P-type impurities.

転送用ウェル２３と出力トランジスタ形成領域ＴＭの間には、基板表面側には略全面に渡って、Ｎ⁺拡散層２５が形成されている。Ｎ⁺拡散層２５の下には、Ｐ型の拡散層２６が形成されている。 Between the transfer well 23 and the output transistor formation region TM, an N ⁺ diffusion layer 25 is formed over the entire surface of the substrate. A P type diffusion layer 26 is formed under the N ⁺ diffusion layer 25.

転送トランジスタ領域ＴＴのチャネル、すなわち転送経路は、主として転送ゲート２２の印加電圧及びＮ⁺拡散層２５に与えられる電圧によって制御される。Ｎ⁺拡散層２５により、転送ゲート２２下の不純物領域２４と出力トランジスタ下のキャリアポケット７との間に形成される拡散層２６の電位障壁を効果的に制御できるようになる。同時に拡散層２６をＮ⁺拡散層２５下に埋め込むことができるので、Ｎ⁺拡散層２５は、ピニング層としての機能を発揮し、暗電流の発生を抑えることができる。 The channel of the transfer transistor region TT, that is, the transfer path, is controlled mainly by the voltage applied to the transfer gate 22 and the voltage applied to the N ⁺ diffusion layer 25. The N ⁺ diffusion layer 25 can effectively control the potential barrier of the diffusion layer 26 formed between the impurity region 24 under the transfer gate 22 and the carrier pocket 7 under the output transistor. It is possible simultaneously to embed diffusion layer 26 N ⁺ under diffusion layer 25, N ⁺ diffusion layer 25 can exert the function as the pinning layer, suppress the generation of dark current.

図１に示すように、転送トランジスタ領域ＴＴの転送ゲート２２は、矩形のフォトダイオード形成領域ＰＤの一辺に沿った略矩形形状を有する。転送ゲート２２の所定位置には、基板１表面近傍にＮ⁺層のゲートコンタクト領域２２ａが形成される。 As shown in FIG. 1, the transfer gate 22 of the transfer transistor region TT has a substantially rectangular shape along one side of the rectangular photodiode formation region PD. At a predetermined position of the transfer gate 22, an N ⁺ layer gate contact region 22 a is formed in the vicinity of the surface of the substrate 1.

なお、基板表面には図示しない層間絶縁膜を介して、上述した転送ゲート線ＴＸ、ソース線Ｓ等の配線層が形成される。転送ゲート２２、ソースコンタクト領域１２ａ等は、層間絶縁膜に開孔したコンタクトホールによって配線層の各配線に電気的に接続される。各配線は例えばアルミニウム等の金属材料で構成される。 Note that wiring layers such as the transfer gate line TX and the source line S described above are formed on the substrate surface via an interlayer insulating film (not shown). The transfer gate 22, the source contact region 12a, and the like are electrically connected to each wiring in the wiring layer through a contact hole opened in the interlayer insulating film. Each wiring is made of a metal material such as aluminum.

本実施の形態においては、出力トランジスタを構成するキャリアポケット７は、フォトダイオード形成領域ＰＤにおいて発生する光発生電荷のうちオーバーフローした電荷（余剰電荷）を排出するためのオーバーフロードレインとしても機能するようになっている。本実施の形態においては、フォトダイオード形成領域ＰＤと出力トランジスタ形成領域ＴＭとの間に、余剰電荷を転送するための余剰電荷排出経路（以下、ＯＦＤ経路ともいう）１４が形成されている。 In the present embodiment, the carrier pocket 7 constituting the output transistor also functions as an overflow drain for discharging the overflowed charge (surplus charge) among the photogenerated charges generated in the photodiode formation region PD. It has become. In the present embodiment, a surplus charge discharging path (hereinafter also referred to as an OFD path) 14 for transferring surplus charges is formed between the photodiode forming area PD and the output transistor forming area TM.

即ち、蓄積ウェル４は、変調用ウェル６に隣り合う縁辺の一部が突出した形状を有し、この突出した部分と変調用ウェル６との間の基板表面に、Ｐ^--拡散による余剰電荷排出経路１４が形成されている。余剰電荷排出経路１４は、蓄積ウェル４の他の縁辺部よりもポテンシャルが低く、フォトダイオード形成領域ＰＤからの余剰電荷は、転送トランジスタ領域ＴＴに流出することなく、変調用ウェル６に流れるようになっている。 That is, the storage well 4 has a shape in which a part of the edge adjacent to the modulation well 6 protrudes, and surplus charges due to P ⁻ diffusion are formed on the substrate surface between the protruding portion and the modulation well 6. A discharge path 14 is formed. The surplus charge discharge path 14 has a lower potential than the other edge of the storage well 4 so that the surplus charge from the photodiode formation region PD flows to the modulation well 6 without flowing into the transfer transistor region TT. It has become.

図３は本実施の形態に係る固体撮像装置で、ホールを取り扱いキャリアとしたときのセンサセルの等価回路を示す回路図である。センサセルＣは、フォトダイオード形成領域ＰＤにおいて実現されるフォトダイオードＰｄと、出力トランジスタ形成領域ＴＭにおいて実現される出力トランジスタＴｍと、電荷保持領域ＴＣＰを含む転送トランジスタ形成領域ＴＴにおいて実現される転送蓄積部Ｔｓとを有している。転送蓄積部Ｔｓは、領域ＴＴに形成される転送制御素子であるトランジスタＴｒと、トランジスタＴｒの下に設けられた容量Ｃ１とを有している。容量Ｃ１は、上述した不純物領域２４における蓄積容量に相当する。すなわち、転送ゲート２２は、光発生電荷を一時的に保持するための不純物領域２４と容量結合している。 FIG. 3 is a circuit diagram showing an equivalent circuit of the sensor cell when the hole is handled and used as the carrier in the solid-state imaging device according to the present embodiment. The sensor cell C includes a photodiode Pd realized in the photodiode formation region PD, an output transistor Tm realized in the output transistor formation region TM, and a transfer storage unit realized in the transfer transistor formation region TT including the charge holding region TCP. Ts. The transfer storage unit Ts includes a transistor Tr that is a transfer control element formed in the region TT, and a capacitor C1 provided under the transistor Tr. The capacitor C1 corresponds to the storage capacitor in the impurity region 24 described above. That is, the transfer gate 22 is capacitively coupled to the impurity region 24 for temporarily holding the photogenerated charge.

光電変換を行うフォトダイオードＰｄで発生した電荷（光発生電荷）は、トランジスタＴｒの転送ゲート２２を所定の第１の電圧になるように制御することで、容量Ｃ１に一時保持される。その後、トランジスタＴｒの転送ゲート２２を所定の第２の電圧になるように制御することによって、容量Ｃ１に保持された電荷が、出力トランジスタＴｍのキャリアポケット７に転送される。 The charge (photogenerated charge) generated in the photodiode Pd that performs photoelectric conversion is temporarily held in the capacitor C1 by controlling the transfer gate 22 of the transistor Tr to be a predetermined first voltage. Thereafter, the charge held in the capacitor C1 is transferred to the carrier pocket 7 of the output transistor Tm by controlling the transfer gate 22 of the transistor Tr so as to have a predetermined second voltage.

出力トランジスタＴｍは、キャリアポケット７に電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット７内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、出力トランジスタＴｍの出力電圧ＶＯは、キャリアポケット７内の電荷に応じたもの、即ち、フォトダイオードＰｄへの入射光の明るさに対応したものとなる。 The output transistor Tm is equivalent to a change in the back gate bias due to the charge held in the carrier pocket 7, and the channel threshold voltage changes according to the amount of charge in the carrier pocket 7. Thereby, the output voltage VO of the output transistor Tm corresponds to the charge in the carrier pocket 7, that is, corresponds to the brightness of the incident light to the photodiode Pd.

更に、本実施の形態においては、図３に示すように、フォトダイオードＰｄの一端に周辺の電位によって抵抗が可変となるような素子（以下可変抵抗）が接続されている。この可変抵抗はＯＦＤ経路１４に相当する。ＯＦＤ経路１４は、与えられる電位に対応してポテンシャルが変化することから可変抵抗により示してある。本実施の形態においては、ＯＦＤ経路１４を構成する可変抵抗の他端は、フローティングディフュージョンが形成された変調用ウェル６、即ち、図３では出力トランジスタのバックゲートに接続されている。 Further, in the present embodiment, as shown in FIG. 3, an element (hereinafter referred to as a variable resistor) whose resistance is variable depending on the peripheral potential is connected to one end of the photodiode Pd. This variable resistor corresponds to the OFD path 14. The OFD path 14 is indicated by a variable resistor because the potential changes in accordance with the applied potential. In the present embodiment, the other end of the variable resistor constituting the OFD path 14 is connected to the modulation well 6 in which the floating diffusion is formed, that is, the back gate of the output transistor in FIG.

図４は固体撮像装置の各モードにおけるポテンシャルの状態を示すポテンシャル図である。図４は上から、蓄積モード、一括転送モード、保持・ノイズ出力モード、転送モード、及び信号出力モードにおけるポテンシャルを示す。なお、図４においては、各モードにおけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す。 FIG. 4 is a potential diagram showing a potential state in each mode of the solid-state imaging device. FIG. 4 shows potentials in the accumulation mode, batch transfer mode, hold / noise output mode, transfer mode, and signal output mode from the top. In FIG. 4, the potential relationship in each mode is shown with the positive direction being the direction in which the hole potential is increased.

図４は横軸に図２と同様に図１のＡ−Ａ'線に沿った位置をとり、縦軸にホールを基準にしたポテンシャルをとって、各位置のポテンシャルの関係を示している。図４の左側から右側に向かって、リングゲート５の一端側、ソース領域１２、リングゲート５の他端側、転送トランジスタＴｒの転送ゲート２２、蓄積ウェル４、及びＯＦＤ経路１４の位置の基板内のポテンシャルを示している。なお、図４の黒丸は光発生電荷を示している。矢印は光発生電荷の流れを示している。 In FIG. 4, the horizontal axis indicates the position along the line AA ′ in FIG. 1 as in FIG. 2, and the vertical axis indicates the potential based on the hole, and shows the potential relationship at each position. From the left side to the right side of FIG. 4, one end side of the ring gate 5, the source region 12, the other end side of the ring gate 5, the transfer gate 22 of the transfer transistor Tr, the accumulation well 4, and the OFD path 14 are within the substrate. Shows the potential. Note that black circles in FIG. 4 indicate photogenerated charges. Arrows indicate the flow of photogenerated charges.

蓄積モードのときは、転送トランジスタＴｒの転送ゲート２２には、蓄積ウェル４と不純物領域２４との間に、高い電位障壁が形成されるように電圧が印加される。即ち、蓄積モード時には、転送トランジスタＴｒのゲート電圧によって転送経路の電位障壁を制御して、全画素について同時に、光電変換素子による光発生電荷を少なくとも転送経路を介して不純物領域２４には流さないようにしながら蓄積ウェル４に蓄積させる。 In the accumulation mode, a voltage is applied to the transfer gate 22 of the transfer transistor Tr so that a high potential barrier is formed between the accumulation well 4 and the impurity region 24. That is, in the accumulation mode, the potential barrier of the transfer path is controlled by the gate voltage of the transfer transistor Tr so that the photo-generated charges generated by the photoelectric conversion elements do not flow to the impurity region 24 through at least the transfer path at the same time for all pixels. The accumulation well 4 is accumulated.

ＯＦＤ経路１４のポテンシャルは、転送ゲート２２の領域のポテンシャルよりも低い。極めて強い光が入射してオーバーフロー電荷が生じた場合には、蓄積ウェル４から溢れた余剰電荷は、不純物領域２４側に流れることなくＯＦＤ経路１４を介して排出される。ＯＦＤ経路１４は、リングゲート６下方の変調用ウェル６に接続されており、蓄積ウェル４からの余剰電荷は、ＯＦＤ経路１４を介して変調用ウェル６内のキャリアポケット７に蓄積される。 The potential of the OFD path 14 is lower than the potential of the transfer gate 22 region. When overflow light is generated due to incidence of extremely strong light, surplus charge overflowing from the accumulation well 4 is discharged through the OFD path 14 without flowing to the impurity region 24 side. The OFD path 14 is connected to the modulation well 6 below the ring gate 6, and surplus charges from the accumulation well 4 are accumulated in the carrier pocket 7 in the modulation well 6 via the OFD path 14.

一括転送モード時には、転送トランジスタＴｒの転送ゲート２２には、蓄積ウェル４と不純物領域２４との間に、電位障壁が形成されないように低い、所定の第１の電圧が印加される。このとき、不純物領域２４のポテンシャルは蓄積ウェル４よりも低いので、蓄積ウェル４に蓄積された電荷は、不純物領域２４へ流れ込む。すなわち、一括転送モード時には、転送トランジスタＴｒのゲート電圧によって転送経路の電位障壁を制御して、全画素について同時に、蓄積ウェル４に蓄積された光発生電荷を不純物領域２４に転送させる。 In the batch transfer mode, a low predetermined first voltage is applied to the transfer gate 22 of the transfer transistor Tr so as not to form a potential barrier between the storage well 4 and the impurity region 24. At this time, since the potential of the impurity region 24 is lower than that of the accumulation well 4, the charge accumulated in the accumulation well 4 flows into the impurity region 24. That is, in the batch transfer mode, the potential barrier of the transfer path is controlled by the gate voltage of the transfer transistor Tr, and the photo-generated charges accumulated in the accumulation well 4 are simultaneously transferred to the impurity region 24 for all the pixels.

蓄積モード時又は一括転送モード時において、フォトダイオードに極めて強い光が入射し、フォトダイオード形成領域ＰＤの容量を超えた多数の光発生電荷が発生するものとする。フォトダイオード形成領域ＰＤからのオーバーフロー電荷（余剰電荷）はＯＦＤ経路１４を介してキャリアポケット７に転送されて蓄積される。図４はこの状態を示しており、蓄積モード時又は一括転送モード時において、リングゲート６下方のキャリアポケット７に光発生電荷が蓄積されている様子を示している。 In the accumulation mode or the batch transfer mode, extremely intense light is incident on the photodiode, and a large number of photogenerated charges exceeding the capacity of the photodiode formation region PD are generated. Overflow charges (surplus charges) from the photodiode formation region PD are transferred to the carrier pocket 7 via the OFD path 14 and accumulated. FIG. 4 shows this state, and shows a state in which photogenerated charges are accumulated in the carrier pocket 7 below the ring gate 6 in the accumulation mode or the batch transfer mode.

保持・ノイズ出力モードにおいては、転送トランジスタＴｒの転送ゲート２２には、蓄積ウェル４と不純物領域２４との間に、高い電位障壁が形成されるように電圧が印加される。これにより、不純物領域２４へ流れ込んだ電荷は、不純物領域２４に保持される。さらに、この状態で、後述するように、リセットとノイズ成分の読み出しが行われる。すなわち、ノイズ成分変調手順として、転送トランジスタＴｒのゲート電圧によって転送経路の電位障壁を制御して光発生電荷をキャリアポケット７に流さない状態でキャリアポケット７の雑音成分を読み出す手順が行われる。即ち、先ず、キャリアポケット７に蓄積されている光発生電荷の排出が実行され、次いで、雑音成分の読み出しが行われる。このリセット動作によって、図４に示すように、キャリアポケット７に蓄積された余剰電荷も同時に排出される。 In the holding / noise output mode, a voltage is applied to the transfer gate 22 of the transfer transistor Tr so that a high potential barrier is formed between the accumulation well 4 and the impurity region 24. Thereby, the charge flowing into the impurity region 24 is held in the impurity region 24. Further, in this state, as will be described later, resetting and readout of noise components are performed. That is, as a noise component modulation procedure, a procedure is performed in which the potential barrier of the transfer path is controlled by the gate voltage of the transfer transistor Tr, and the noise component in the carrier pocket 7 is read in a state where photogenerated charges do not flow into the carrier pocket 7. That is, first, the photogenerated charges accumulated in the carrier pocket 7 are discharged, and then the noise component is read out. By this reset operation, as shown in FIG. 4, surplus charges accumulated in the carrier pocket 7 are also discharged simultaneously.

転送モード時には、ライン毎に光発生電荷の出力トランジスタへの転送が行われる。即ち、転送トランジスタＴｒの転送ゲート２２には、不純物領域２４と変調用ウェル６との間に、電位障壁が形成されないように、高い所定の第２の電圧が印加される。このとき、不純物領域２４よりも変調用ウェル６のポテンシャルは低いので、不純物領域２４に蓄積された電荷は、変調用ウェル６へ流れ込む。すなわち、ライン毎の転送モード時には、転送トランジスタＴｒのゲート電圧によって転送経路の電位障壁を制御して、不純物領域２４に蓄積された光発生電荷をキャリアポケット７に転送させる。 In the transfer mode, photogenerated charges are transferred to the output transistor for each line. That is, a high predetermined second voltage is applied to the transfer gate 22 of the transfer transistor Tr so that a potential barrier is not formed between the impurity region 24 and the modulation well 6. At this time, since the potential of the modulation well 6 is lower than that of the impurity region 24, the charge accumulated in the impurity region 24 flows into the modulation well 6. That is, in the transfer mode for each line, the potential barrier of the transfer path is controlled by the gate voltage of the transfer transistor Tr, and the photo-generated charges accumulated in the impurity region 24 are transferred to the carrier pocket 7.

信号出力モードにおいては、転送トランジスタＴｒの転送ゲート２２には、不純物領域２４と変調用ウェル６との間に、高い電位障壁が形成されるように電圧が印加される。これにより、変調用ウェル６へ流れ込んだ電荷は、変調用ウェル６内のキャリアポケット７に保持される。更に、この状態で、後述するように、信号成分の読み出しが行われる。すなわち、信号成分変調手順として、転送トランジスタＴｒのゲート電圧とドレイン電圧によって転送経路の電位障壁を制御して光発生電荷を変調用ウェル６に保持させた状態でキャリアポケット７から光発生電荷に応じた画素信号を出力させる。 In the signal output mode, a voltage is applied to the transfer gate 22 of the transfer transistor Tr so that a high potential barrier is formed between the impurity region 24 and the modulation well 6. As a result, the electric charge flowing into the modulation well 6 is held in the carrier pocket 7 in the modulation well 6. Further, in this state, signal components are read out as will be described later. That is, as a signal component modulation procedure, the potential barrier of the transfer path is controlled by the gate voltage and drain voltage of the transfer transistor Tr, and the photogenerated charge is held in the modulation well 6 in accordance with the photogenerated charge from the carrier pocket 7. Output the pixel signal.

次に、以上の構成に係る固体撮像装置において、ＣＤＳ機能と一括電子シャッター機能を実現させる駆動方法を動作シーケンスに従って説明する。 Next, a driving method for realizing the CDS function and the collective electronic shutter function in the solid-state imaging device according to the above configuration will be described according to an operation sequence.

図５は本実施の形態の固体撮像装置の駆動シーケンスを示すタイミングチャートである。図５に示すように、１フレーム期間は、リセット期間、蓄積期間、一括転送期間及び画素信号の読み出し期間の４つの期間を含む。 FIG. 5 is a timing chart showing a driving sequence of the solid-state imaging device according to the present embodiment. As shown in FIG. 5, one frame period includes four periods of a reset period, an accumulation period, a batch transfer period, and a pixel signal readout period.

リセット期間は、１フレームの開始時に全画素一括して、すなわち全センサセルについて同時にリセットするための全セル同時リセット期間である。また、このリセット期間において行われるリセット動作は、全画素について、蓄積ウェル４、転送用ウェル２３及び変調用ウェル６から、残存する電荷を排出させるための動作である。リセット動作後、各センサセルの蓄積ウェル４に対する電荷の蓄積が開始される。 The reset period is an all-cell simultaneous reset period for simultaneously resetting all the pixels at the start of one frame, that is, all the sensor cells at the same time. The reset operation performed in the reset period is an operation for discharging remaining charges from the accumulation well 4, the transfer well 23, and the modulation well 6 for all pixels. After the reset operation, charge accumulation in the accumulation well 4 of each sensor cell is started.

リセット期間に続く蓄積期間は、各センサセルが蓄積モードとなり、光を受けてフォトダイオード形成領域ＰＤにおいて発生した光発生電荷を蓄積ウェル４に蓄積するための期間である。 The accumulation period subsequent to the reset period is a period for accumulating photogenerated charges generated in the photodiode formation region PD in the accumulation well 4 by receiving light in the accumulation mode.

蓄積期間に続く一括転送期間は、各センサセルが一括転送モードとなり、全画素一括して、すなわち全センサセルについて同時に、各フォトダイオード形成領域ＰＤに蓄積された電荷を、各センサセルの電荷保持領域ＴＣＰに転送する一括転送が行われる期間である。この一括転送期間における一括転送動作は、上述した転送トランジスタＴｒの転送ゲート２２に所定の第１の電圧を同時に印加することによって行われる。 During the collective transfer period following the accumulation period, each sensor cell is in the collective transfer mode, and the charges accumulated in each photodiode formation region PD are simultaneously applied to all the pixel cells, that is, all the sensor cells simultaneously, to the charge holding region TCP of each sensor cell. This is a period during which batch transfer is performed. The batch transfer operation in this batch transfer period is performed by simultaneously applying a predetermined first voltage to the transfer gate 22 of the transfer transistor Tr described above.

極めて強い光がフォトダイオード形成領域ＰＤに入射することによって、蓄積期間及び一括転送期間においてオーバーフロー電荷が発生することがある。フォトダイオード形成領域ＰＤからの余剰電荷は、ＯＦＤ経路１４を介して変調用ウェル６内のキャリアポケット７に転送される。 When extremely intense light is incident on the photodiode formation region PD, an overflow charge may be generated in the accumulation period and the batch transfer period. Excess charge from the photodiode formation region PD is transferred to the carrier pocket 7 in the modulation well 6 via the OFD path 14.

即ち、この段階では、キャリアポケット７には余剰電荷が保持され、信号電荷（光発生電荷）は、電荷保持領域ＴＣＰ内に保持されたままである。 That is, at this stage, surplus charges are held in the carrier pocket 7 and signal charges (photogenerated charges) remain held in the charge holding region TCP.

一括転送モードの後には、電荷保持領域ＴＣＰに電荷を保持する状態、すなわち上述した保持・ノイズ出力モードとなる。 After the batch transfer mode, the charge holding region TCP is held in charge, that is, the holding / noise output mode described above.

図５に示すように、一括転送期間後の画素信号読み出し期間は、電荷保持領域ＴＣＰに保持された電荷を、選択ライン毎に出力トランジスタ形成領域ＴＭへ転送する水平ブランキング期間を有する。すなわち、図５に示すように、画素信号読み出し期間においては、第１行目Ｌ１から最終行目Ｌｎまでのｎラインについて、水平ブランキング期間が順次すなわち時間的にずれて連続的に発生する。水平ブランキング期間は、図６に示すように、リセット期間とノイズ成分・信号成分読み出し期間を含む。 As shown in FIG. 5, the pixel signal readout period after the collective transfer period has a horizontal blanking period in which charges held in the charge holding area TCP are transferred to the output transistor formation area TM for each selected line. That is, as shown in FIG. 5, in the pixel signal readout period, the horizontal blanking period occurs sequentially, that is, with a time lag, for the n lines from the first row L1 to the last row Ln. As shown in FIG. 6, the horizontal blanking period includes a reset period and a noise component / signal component readout period.

図６は一括転送期間と水平ブランキング期間を説明するためのタイミングチャートである。水平ブランキング期間は、選択ライン毎に発生する。図６は一括転送期間と水平ブランキング期間における、トランジスタＴｒの転送ゲート２２と、出力トランジスタＴｍのリングゲート５、ドレイン１３及びソース１２に印加される電圧波形を示す。 FIG. 6 is a timing chart for explaining the batch transfer period and the horizontal blanking period. The horizontal blanking period occurs for each selected line. FIG. 6 shows voltage waveforms applied to the transfer gate 22 of the transistor Tr and the ring gate 5, the drain 13 and the source 12 of the output transistor Tm in the batch transfer period and the horizontal blanking period.

一括転送期間においては、転送ゲート２２は、１．５Ｖから０Ｖになり、ゲート５は１．０Ｖで、ドレイン１３は１．０Ｖから３．３Ｖになり、ソース１２は１．０Ｖである。 In the batch transfer period, the transfer gate 22 changes from 1.5 V to 0 V, the gate 5 changes from 1.0 V, the drain 13 changes from 1.0 V to 3.3 V, and the source 12 is set to 1.0 V.

リセット期間においては、転送ゲート２２は１．５Ｖで、リングゲート５は１．０Ｖから８．０Ｖになり、ドレイン１３は３．３Ｖから６．０Ｖになり、ソース１２は１．０Ｖから６．０Ｖになる。リセット期間におけるリセット動作によって、キャリアポケット７内の電荷が排出される。本実施の形態においては、ＯＦＤ経路１４を介してキャリアポケット７に流入した余剰電荷についても、このリセット期間において排出される。 In the reset period, the transfer gate 22 is 1.5V, the ring gate 5 is 1.0V to 8.0V, the drain 13 is 3.3V to 6.0V, and the source 12 is 1.0V to 6.V. It becomes 0V. The charge in the carrier pocket 7 is discharged by the reset operation in the reset period. In the present embodiment, surplus charges that have flowed into the carrier pocket 7 via the OFD path 14 are also discharged during this reset period.

ノイズ成分・信号成分読み出し期間においては、まず、ノイズ成分を読み出すために、転送ゲート２２は１．５Ｖで、ゲート５は１．０Ｖから２．８Ｖになり、ドレイン１３は３．３Ｖで、ソース線Ｓにはノイズ成分の電圧が出力される。その後、転送ゲート２２は１．５Ｖから３．３Ｖになり、ゲート５は１．０Ｖで、ドレイン１３は３．３Ｖから１．０Ｖとなり、ソース１２は１．０Ｖである。これにより、不純物領域２４からキャリアポケット７への電荷転送が行われる。 In the noise component / signal component readout period, first, in order to read out the noise component, the transfer gate 22 is 1.5 V, the gate 5 is changed from 1.0 V to 2.8 V, the drain 13 is 3.3 V, the source The voltage of the noise component is output to the line S. Thereafter, the transfer gate 22 is changed from 1.5V to 3.3V, the gate 5 is changed to 1.0V, the drain 13 is changed from 3.3V to 1.0V, and the source 12 is changed to 1.0V. Thereby, charge transfer from the impurity region 24 to the carrier pocket 7 is performed.

次に、信号成分を読み出すために、転送ゲート２２は１．５Ｖで、ゲート５は１．０Ｖから２．８Ｖになり、ドレイン１３は３．３Ｖで、ソース線Ｓには信号成分の電圧が出力される。これにより、キャリアポケット７の電荷量から信号成分が読み出される。 Next, in order to read out the signal component, the transfer gate 22 is 1.5 V, the gate 5 is changed from 1.0 V to 2.8 V, the drain 13 is 3.3 V, and the voltage of the signal component is applied to the source line S. Is output. As a result, the signal component is read from the charge amount of the carrier pocket 7.

その後は、転送ゲート２２は１．５Ｖに、リングゲート５は１．０Ｖに、ドレイン１３は３．３Ｖになり、ソース１２は１．０Ｖになる。 Thereafter, the transfer gate 22 becomes 1.5V, the ring gate 5 becomes 1.0V, the drain 13 becomes 3.3V, and the source 12 becomes 1.0V.

このように本実施の形態においては、フォトダイオード形成領域の蓄積ウェルと出力トランジスタのキャリアポケットとの間に、余剰電荷排出経路を形成することで、フォトダイオード形成領域と出力トランジスタ形成領域との間に転送ゲートを設けて、全画素同時に受光して電荷を蓄積し一括転送する一括電子シャッター機能と、ノイズ先行読み出しによるＣＤＳ機能の両方を実現する場合でも、余剰電荷の排出を可能にすることができる。しかも、本実施の形態においては、出力トランジスタのキャリアポケットにオーバーフロードレイン機能を付加して余剰電荷の排出を行っており、余剰電荷排出経路を構成する拡散層を形成するのみで、オーバーフロードレインの領域を新たに設ける必要がなく、占有面積を低減することができる。また、フォトダイオード形成領域に近接させてオーバーフロードレインの領域を設ける必要がないので、フォトダイオード形成領域を含む各部のプロファイル設計の自由度を向上させることができる。 As described above, in the present embodiment, an excess charge discharge path is formed between the accumulation well of the photodiode formation region and the carrier pocket of the output transistor, so that the space between the photodiode formation region and the output transistor formation region is formed. Even when realizing both a collective electronic shutter function that simultaneously receives light from all pixels, accumulates and transfers charges, and a CDS function based on noise advance reading, it is possible to discharge surplus charges. it can. Moreover, in the present embodiment, the overflow drain function is added to the carrier pocket of the output transistor to discharge the excess charge, and the overflow drain region is formed only by forming the diffusion layer constituting the excess charge discharge path. Need not be newly provided, and the occupied area can be reduced. In addition, since there is no need to provide an overflow drain region adjacent to the photodiode formation region, the degree of freedom in profile design of each part including the photodiode formation region can be improved.

従って、結果として、上述した実施の形態に係る固体撮像装置によれば、高画質の画像信号を得ることができる。 Therefore, as a result, according to the solid-state imaging device according to the above-described embodiment, a high-quality image signal can be obtained.

図７は本発明の第２の実施の形態に係る固体撮像素子装置の平面形状を示す平面図である。また、図８は図７のＡ−Ａ'線に沿った断面図である。 FIG. 7 is a plan view showing a planar shape of a solid-state image sensor device according to the second embodiment of the present invention. FIG. 8 is a cross-sectional view taken along the line AA ′ of FIG.

本実施の形態においては、フォトダイオード形成領域ＰＤを構成する蓄積ウェル４’は、同一ラインの隣り合う画素の出力トランジスタ形成領域に含まれる変調用ウェル６’に隣り合っており、この隣り合う部分において縁辺の一部が突出した形状を有している。この突出した部分と変調用ウェル６’との間の基板表面に、Ｐ^--拡散による余剰電荷排出経路１４’が形成されている。余剰電荷排出経路１４’は、蓄積ウェル４’の他の縁辺部よりもポテンシャルが低く、フォトダイオード形成領域ＰＤからの余剰電荷は、転送トランジスタ領域ＴＴに流出することなく、隣り合う画素の変調用ウェル６’に流れるようになっている。 In the present embodiment, the accumulation well 4 ′ constituting the photodiode formation region PD is adjacent to the modulation well 6 ′ included in the output transistor formation region of adjacent pixels on the same line, and this adjacent portion. 1 has a shape in which a part of the edge protrudes. On the substrate surface between the protruding portion and the modulation well 6 ′, a surplus charge discharging path 14 ′ by P ⁻ diffusion is formed. The surplus charge discharge path 14 ′ has a lower potential than the other edge of the accumulation well 4 ′, and the surplus charge from the photodiode formation region PD does not flow out to the transfer transistor region TT and is used for modulation of adjacent pixels. It flows into the well 6 '.

他の構成は第１の実施の形態と同様である。また、本実施の形態における駆動シーケンス、各モード時のポテンシャルの変化等も第１の実施の形態と同様である。即ち、蓄積モード時又は一括転送モード時において、フォトダイオードに極めて強い光が入射し、フォトダイオード形成領域ＰＤの容量を超えた多数の光発生電荷が発生した場合には、フォトダイオード形成領域ＰＤからのオーバーフロー電荷（余剰電荷）はＯＦＤ経路１４’を介して隣り合う画素のキャリアポケット７’に転送されて蓄積される。 Other configurations are the same as those of the first embodiment. In addition, the drive sequence and the potential change in each mode in the present embodiment are the same as those in the first embodiment. That is, in the accumulation mode or the batch transfer mode, when extremely strong light is incident on the photodiode and a large number of photogenerated charges exceeding the capacity of the photodiode formation region PD are generated, the photodiode formation region PD Overflow charge (surplus charge) is transferred to and accumulated in the carrier pocket 7 'of the adjacent pixel via the OFD path 14'.

同一ラインの画素は同時に水平ブランキング期間に設定されて、同時にリセット、ノイズ読み出し、信号読み出しが行われる。従って、各画素のキャリアポケット７’に流入した余剰電荷は、水平ブランキング期間内のリセット期間において、同時に排出される。 Pixels on the same line are simultaneously set in the horizontal blanking period, and reset, noise readout, and signal readout are simultaneously performed. Accordingly, surplus charges that have flowed into the carrier pocket 7 'of each pixel are simultaneously discharged in the reset period within the horizontal blanking period.

他の作用及び効果は第１の実施の形態と同様である。 Other operations and effects are the same as those of the first embodiment.

本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。 The present invention is not limited to the above-described embodiment, and various changes and modifications can be made without departing from the scope of the present invention.

本発明の第１の実施の形態に係る固体撮像装置の平面形状を示す平面図。1 is a plan view showing a planar shape of a solid-state imaging device according to a first embodiment of the present invention. 図１のＡ−Ａ'線に沿った断面図。Sectional drawing along the AA 'line of FIG. 本実施の形態に係る固体撮像装置のセンサセルの等価回路。3 is an equivalent circuit of a sensor cell of the solid-state imaging device according to the present embodiment. 本実施の形態に係る固体撮像装置の各モードにおけるポテンシャル図。The potential diagram in each mode of the solid-state imaging device according to the present embodiment. 本実施の形態の固体撮像装置の駆動シーケンスを示すタイミングチャート。4 is a timing chart showing a driving sequence of the solid-state imaging device according to the present embodiment. 本実施の形態の水平ブランキング期間を説明するためのタイミングチャート。The timing chart for demonstrating the horizontal blanking period of this Embodiment. 本発明の第２の実施の形態に係る固体撮像装置の平面形状を示す平面図。The top view which shows the planar shape of the solid-state imaging device which concerns on the 2nd Embodiment of this invention. 図７のＡ−Ａ'線に沿った断面図。Sectional drawing along the AA 'line of FIG.

Explanation of symbols

１…基板、１ａ…Ｐ型基板、２，３…Ｎ型ウェル、４…蓄積ウェル、５…リングゲート、６…変調用ウェル、７…キャリアポケット、２２…転送ゲート、２４…不純物領域、１４…余剰電荷排出経路。 DESCRIPTION OF SYMBOLS 1 ... Substrate, 1a ... P type substrate, 2, 3 ... N type well, 4 ... Accumulation well, 5 ... Ring gate, 6 ... Modulation well, 7 ... Carrier pocket, 22 ... Transfer gate, 24 ... Impurity region, 14 ... excess charge discharge route.

Claims

A solid-state imaging device including a sensor cell array in which a plurality of sensor cells are arranged in a matrix on a substrate,
Each sensor cell
A photoelectric conversion element provided in the substrate and generating a photo-generated charge according to incident light;
An output transistor disposed adjacent to the photoelectric conversion element and having an annular gate;
A charge holding region that is disposed between the photoelectric conversion element and the output transistor, controls transfer of photogenerated charges generated in the photoelectric conversion element, and holds photogenerated charges from the photoelectric conversion element. Transfer / holding means;
A high-concentration impurity region formed in the substrate under the gate, wherein the photogenerated charge generated in the photoelectric conversion element is transferred from the transfer / holding means, and holds the transferred photogenerated charge A carrier pocket that changes the threshold of the output transistor;
A solid-state imaging device comprising: a surplus charge discharging path for flowing surplus charges generated in the photoelectric conversion element to the carrier pocket;

The surplus charge discharging path is
The one conductivity type first impurity region constituting the photoelectric conversion element and the one conductivity type second impurity region including the carrier pocket are in contact with the one conductivity type second impurity region formed on the substrate surface. The solid-state imaging device according to claim 1, comprising a third impurity region.

3. The solid-state imaging device according to claim 1, wherein the surplus charge discharging path causes surplus charges generated by the photoelectric conversion element to flow in the carrier pocket in the same sensor cell.

3. The solid-state imaging device according to claim 1, wherein the surplus charge discharging path causes surplus charges generated by the photoelectric conversion element to flow in the carrier pocket in another adjacent sensor cell.