JP2006080185A - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide the easily manufacturing method of a high pressure resistant electric field effect transistor capable of reducing leakage current generated in a hetero interface while securing the same driving force as a conventional one. <P>SOLUTION: The manufacturing method of a semiconductor device comprises a process for forming a hetero semiconductor region 3 different in band gap from the semiconductor substrate, so as to be contacted with the principal surface of a semiconductor substrate consisting of an n<SP>+</SP>-type SiC substrate 1 and an n<SP>-</SP>-type SiC epitaxial layer 2; a process for forming a groove 5, at least arriving at the semiconductor substrate in one part of the hetero semiconductor region 3, a process for forming a gate insulating film 6 in the groove 5 and forming a gate electrode 7 so as to be contacted with the gate insulating film 6, a process for forming a cap insulating layer 8 above the gate electrode 7, and a process for forming a first hetero semiconductor region 9 and a second hetero semiconductor region 10 by introducing impurities selectively into the hetero semiconductor region 3 employing the cap insulating layer 8 as a mask. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。 As a prior art as the background of the present invention, there is the following Patent Document 1 filed by the present applicant.
In this prior art, in order to provide a field effect transistor having a low on-resistance and a high withstand voltage, a silicon carbide semiconductor device which is a normally-off voltage-driven type and has a simple manufacturing process is provided. In this prior art, an N − type polycrystalline silicon region and an N + type polycrystalline silicon region are in contact with one main surface of a semiconductor substrate in which an N − type silicon carbide epitaxial region is formed on an N + type silicon carbide substrate. The epitaxial region, the N − type polycrystalline silicon region, and the N + type polycrystalline silicon region form a heterojunction. A gate electrode is formed via a gate insulating film adjacent to the junction between the epitaxial region and the N + type polycrystalline silicon region. The N − type polycrystalline silicon region is connected to the source electrode, and a drain electrode is formed on the back surface of the N + type silicon carbide substrate.
The conventional semiconductor device having the above-described configuration functions as a switch by controlling the potential of the gate electrode while the source electrode is grounded and a predetermined positive potential is applied to the drain electrode. ing. That is, in the state where the gate electrode is grounded, a reverse bias is applied to the heterojunction between the N − type polycrystalline silicon region and the N + type polycrystalline silicon region and the epitaxial region, and a current flows between the drain electrode and the source electrode. Does not flow. However, when a predetermined positive voltage is applied to the gate electrode, a gate electric field acts on the heterojunction interface between the N + type polycrystalline silicon region and the epitaxial region, and an energy barrier formed by the heterojunction surface at the gate oxide film interface. Therefore, a current flows between the drain electrode and the source electrode. In this prior art, since the heterojunction is used as a current cutoff / conduction control channel, the channel length functions at the thickness of the heterobarrier, so that low resistance conduction characteristics can be obtained.

特開２００３−３１８３９８号公報JP 2003-318398 A

しかしながら、上記従来構造においては、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とＮ−型エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。
また、素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をＰ＋型とし、Ｐ型、Ｎ型を打ち分けることが有効である（本出願人が出願した特願２００４−０６５９５８号参照）。その場合、断面形状的に非常に狭いＮ型領域を形成し、その他の領域をＰ＋型とすることが望ましいが、そのような非常に狭い領域のみへの不純物導入は製造工程上困難であった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する方法を提供することを目的とする。 However, the above conventional structure, the N - -type polycrystalline silicon region and the N + -type polycrystalline silicon region and the N - -type In heterojunction formed by the epitaxial region, physically leakage current determined from the hetero barrier height Therefore, there is a limit to reducing the leakage current.
In order to further improve the off-characteristics of the element, it is effective to make the main hetero semiconductor region P + type and to distinguish P type and N type (Japanese Patent Application No. 2004-065958 filed by the present applicant). reference). In that case, it is desirable to form an N-type region having a very narrow cross-sectional shape and to make the other region a P + -type, but it is difficult to introduce impurities only into such a very narrow region in the manufacturing process. It was.
The present invention has been made to solve the above-described problems of the prior art, and has a high withstand voltage electric field capable of reducing the leakage current generated at the heterointerface while ensuring the same driving force as the conventional one. It is an object to provide a method for easily producing an effect transistor.

上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域および第二のヘテロ半導体領域と、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、前記半導体基体の一主面に接して該半導体基体とはバンドギャップが異なるヘテロ半導体領域を形成する工程と、該ヘテロ半導体領域の一部分に、少なくとも前記半導体基体に達する溝部を形成する工程と、該溝部内に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、該ゲート電極の上部にキャップ絶縁層を形成する工程と、該キャップ絶縁層をマスクとして、前記へテロ半導体領域に選択的に不純物を導入して前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域とを形成する工程とを有する、という構成になっている。   In order to solve the above problems, the present invention is a first hetero semiconductor region and a second hetero semiconductor region that are in contact with one main surface of a semiconductor substrate of a first conductivity type and have a band gap different from that of the semiconductor substrate; A gate electrode formed through a gate insulating film at a junction between the first hetero semiconductor region and the semiconductor substrate; a source electrode connected to the first hetero semiconductor region; and an ohmic connection to the semiconductor substrate. In the method of manufacturing a semiconductor device having a drain electrode formed, a step of forming a hetero semiconductor region in contact with one main surface of the semiconductor substrate and having a band gap different from that of the semiconductor substrate; and a part of the hetero semiconductor region; Forming a groove that reaches at least the semiconductor substrate; forming the gate electrode in the groove through the gate insulating film; and Forming a cap insulating layer on top of the first hetero semiconductor region and the second hetero semiconductor region by selectively introducing impurities into the hetero semiconductor region using the cap insulating layer as a mask. It has the structure of having a process of forming.

本発明によれば、従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減することが可能な高耐圧電界効果トランジスタを容易に製造する方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the method of manufacturing easily the high voltage | pressure-resistant field effect transistor which can reduce the leakage current which arises in a hetero interface, ensuring the driving force equivalent to the past can be provided.

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《第一の実施の形態》
〈構造〉
図３（ｊ）は、本発明の第一の実施の形態の半導体装置の断面図である。図には単位セルを２個対向して並べた断面に相当する。実際にはこれらのセルが複数個並列に接続されて素子を形成するが、これらの断面構造を用いて代表して説明する。本実施の形熊においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。例えばポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２が形成され、ドレイン頒域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶（ポリ）シリコン（Ｓｉ）からなる第一のヘテロ半導体領域９とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１０とが形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０との接合部は、ＳｉＣと多結晶シリコンとのバンドギャッブが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域９とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上にはゲート電極７が形成され、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０のドレイン領域２との接合面に対向する対面にはソース電極１２が、ＳｉＣ基板１にはドレイン電極１１が接続するように形成されている。なお、８はキャップ絶縁層である。
また、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝部５を形成して、その溝部５の中にゲート絶縁膜６を介してゲート電極７が形成されている、いわゆるトレンチ型の構成であるが、ドレイン領域２には溝部５を形成しない、いわゆるプレーナ型の構成でもかまわない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
First embodiment
<Construction>
FIG. 3J is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention. The figure corresponds to a cross section in which two unit cells are arranged opposite to each other. In practice, a plurality of these cells are connected in parallel to form an element, but these will be described as representative using these cross-sectional structures. In the present embodiment, a semiconductor device using silicon carbide (SiC) as a substrate material will be described as an example. For example, a drain region 2 made of an N − -type SiC epitaxial layer is formed on an N + -type SiC substrate 1 having a polytype of 4H type so as to be in contact with the main surface facing the junction surface with the substrate 1 in the drain region 2. In addition, for example, a first hetero semiconductor region 9 made of N-type polycrystalline (poly) silicon (Si) and a second hetero semiconductor region 10 made of P-type polycrystalline silicon are formed. That is, the junction between the drain region 2 and the first hetero semiconductor region 9 and the second hetero semiconductor region 10 is composed of a hetero junction made of a material having different band gaps between SiC and polycrystalline silicon, and is formed at the junction interface. There are energy barriers. A gate insulating film 6 made of, for example, a silicon oxide film is formed so as to be in contact with the junction surface between the first hetero semiconductor region 9 and the drain region 2 together. A gate electrode 7 is formed on the gate insulating film 6, and a source electrode 12 is provided on the opposite side of the first hetero semiconductor region 9 and the second hetero semiconductor region 10 facing the junction surface with the drain region 2. A drain electrode 11 is formed on the SiC substrate 1 so as to be connected. Reference numeral 8 denotes a cap insulating layer.
Further, in the present embodiment, as shown in FIG. 1, a groove portion 5 is formed in the surface layer portion of the drain region 2, and a gate electrode 7 is formed in the groove portion 5 via a gate insulating film 6. Although the so-called trench type configuration is used, a so-called planar type configuration in which the groove portion 5 is not formed in the drain region 2 may be used.

〈製造方法〉
次に、図３（ｊ）に示した本実施の形態の半導体装置の製造工程を、図１（ａ）〜図３（ｊ）を用いて説明する。図１（ａ）〜図３（ｊ）は、本実施の形態を説明する製造工程断面図である。
図１（ａ）においては、Ｎ＋型ＳｉＣ基板１上にＮ−型ＳｉＣエピタキシャル層からなるドレイン領域２が形成されている。このドレイン領域２上に多結晶シリコンからなるヘテロ半導体領域３を形成する。
次に、図１（ｂ）に示すように、ヘテロ半導体領域３上に窒化シリコン膜等からなるマスク層４を形成し、所望の箇所をパターニングし、開口部４１を形成する。ここで、マスク層４は窒化シリコン膜としたが、以下で説明するエッチングの条件に合わせ、酸化膜のデポ膜やレジスト等との積層構造になっていても構わない。少なくとも窒化シリコン膜があることが要点となる。
次に、図１（ｃ）に示すように、該パターニングされた開口部４１に異方性エッチング等によりヘテロ半導体領域３に溝部（開口部）５を形成する。図においては、同時にＳｉＣからなるドレイン領域２もエッチングされているが、ＳｉＣドレイン領域２はエッチングされなくてもかまわない。
次に、図１（ｄ）に示すように、形成した溝部５にゲート絶縁膜６を形成し、さらに多結晶シリコン等によりゲート電極７を形成する。 <Production method>
Next, the manufacturing process of the semiconductor device of the present embodiment shown in FIG. 3J will be described with reference to FIGS. FIG. 1A to FIG. 3J are manufacturing process cross-sectional views for explaining the present embodiment.
In FIG. 1A, a drain region 2 made of an N − type SiC epitaxial layer is formed on an N + type SiC substrate 1. A hetero semiconductor region 3 made of polycrystalline silicon is formed on the drain region 2.
Next, as shown in FIG. 1B, a mask layer 4 made of a silicon nitride film or the like is formed on the hetero semiconductor region 3, and a desired portion is patterned to form an opening 41. Although the mask layer 4 is a silicon nitride film here, it may have a laminated structure with a deposition film of an oxide film, a resist or the like in accordance with the etching conditions described below. It is essential that there is at least a silicon nitride film.
Next, as shown in FIG. 1C, a groove (opening) 5 is formed in the hetero semiconductor region 3 in the patterned opening 41 by anisotropic etching or the like. In the figure, the drain region 2 made of SiC is simultaneously etched, but the SiC drain region 2 may not be etched.
Next, as shown in FIG. 1D, a gate insulating film 6 is formed in the formed groove portion 5, and a gate electrode 7 is formed of polycrystalline silicon or the like.

次に、図２（ｅ）に示すように、この多結晶シリコンからなるゲート電極７を異方性エッチング等により全面エッチバックし、溝部５の内部に残るのみとする。ここで、このゲート電極平坦化プロセスは、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）等の研磨により行っても構わない。これらの工程においてもマスク層４を構成する窒化シリコン膜が残っていることが要点である。
次に、図２（ｆ）に示すように、このパターニングされたマスク層４を用いて、ゲート電極７の上部に熱酸化によりキャップ絶縁層８を形成する。ここでの要点は、このマスク層４により形成される熱酸化膜からなるキャップ絶縁層８の横方向の寸法は溝の寸法に対し、わずかに幅広になっている。キャップ絶縁層８は、所謂バーズビーク形状をなし、マスク層４である窒化シリコン膜の端部にわずかに潜り込んだ形となる。 Next, as shown in FIG. 2E, the entire gate electrode 7 made of polycrystalline silicon is etched back by anisotropic etching or the like, and only left inside the groove 5. Here, the gate electrode planarization process may be performed by polishing such as CMP (chemical mechanical polishing). Even in these steps, it is important that the silicon nitride film constituting the mask layer 4 remains.
Next, as shown in FIG. 2F, a cap insulating layer 8 is formed on the gate electrode 7 by thermal oxidation using the patterned mask layer 4. The main point here is that the lateral dimension of the cap insulating layer 8 made of the thermal oxide film formed by the mask layer 4 is slightly wider than the dimension of the groove. The cap insulating layer 8 has a so-called bird's beak shape, and is slightly recessed into the end portion of the silicon nitride film that is the mask layer 4.

次に、図２（ｇ）に示すように、マスク層４をエッチングにより除去する。
次に、図２（ｈ）に示すように、このキャップ絶縁層８をマスクとして、ヘテロ半導体領域３である多結晶シリコン層をＰ型とする不純物をイオン注入する。不純物としてはボロン等が代表例である。ここで説明の順序が逆になるが、あらかじめヘテロ半導体領域３にはＮ型になるように不純物を導入しておく。このようにＮ型の多結晶シリコン層に対し、キャップ絶縁層８の庇ごしにＰ型不純物を導入することで、図３（ｉ）に示すように、極く狭いＮ型の第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０を形成することが可能になることが、本発明の最も特徴的な点である。
次に、図３（ｈ）に示すように、ＳｉＣ基板１に接してオーミック接合となるように金属によるドレイン電極１１を形成し、多結晶シリコンからなるヘテロ半導体領域９、１０に接続されるソース電極１２を形成し、素子の断面構造が完成する。 Next, as shown in FIG. 2G, the mask layer 4 is removed by etching.
Next, as shown in FIG. 2 (h), using the cap insulating layer 8 as a mask, an impurity which makes the polycrystalline silicon layer which is the hetero semiconductor region 3 P-type is ion-implanted. A typical example of the impurity is boron. Here, the order of the description is reversed, but impurities are introduced into the hetero semiconductor region 3 in advance so as to be N-type. In this way, by introducing P-type impurities into the N-type polycrystalline silicon layer through the cap insulating layer 8, as shown in FIG. It is the most characteristic feature of the present invention that the hetero semiconductor region 9 and the second hetero semiconductor region 10 can be formed.
Next, as shown in FIG. 3H, a drain electrode 11 made of metal is formed so as to be in ohmic contact with the SiC substrate 1, and the source connected to the hetero semiconductor regions 9 and 10 made of polycrystalline silicon. The electrode 12 is formed, and the cross-sectional structure of the element is completed.

〈動作および効果〉
続いて、本実施の形態による素子の動作および効果について説明する。
本実施の形態においては、例えばソース電極１２を接地し、ドレイン電極１１に正電位を印加して使用する。まず、ゲート電極７を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差△Ｅｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域９とＰ型である第二のヘテロ半導体領域１０とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１０との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域９との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性が得られ、すなわち、漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１０の不純物濃度を第一のヘテロ半導体領域９の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域１０側に伸張することから、第一のヘテロ半導体領域９とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに、本実施の形態においては、製造方法上、第一のヘテロ半導体領域９をゲート電極７からゲート電界が及ぶ程度の幅に容易に御御することが可能であるため、例えばゲート電極７を負電位として、例えば第一のヘテロ半導体領域９の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
また、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアライン（自己整合）で不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるため、遮断性のばらつきも抑えることができる。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。 <Operation and effect>
Subsequently, the operation and effect of the element according to the present embodiment will be described.
In the present embodiment, for example, the source electrode 12 is grounded and a positive potential is applied to the drain electrode 11 for use. First, when the gate electrode 7 is set to a ground potential or a negative potential, for example, the cutoff state is maintained. That is, energy barriers for conduction electrons are formed at the heterojunction interfaces between the first hetero semiconductor region 9 and the second hetero semiconductor region 10 and the drain region 2. At this time, since the first hetero semiconductor region 9 and the second hetero semiconductor region 10 are both made of a silicon material, the energy barrier difference ΔEc with the drain region 2 made of silicon carbide is substantially the same. However, since there is a difference in the Fermi energy indicated by the energy from the conduction band to the Fermi level, the first hetero semiconductor region 9 that is N-type and the second hetero semiconductor region 10 that is P-type have different drain regions. The widths of the depletion layers extending to the two junction interfaces are different. That is, since the depletion layer width extending from the junction interface with the second hetero semiconductor region 10 is larger than the depletion layer width extending from the junction interface with the first hetero semiconductor region 9, a higher blocking property is obtained. , Leakage current can be reduced. Further, for example, when the impurity concentration of the second hetero semiconductor region 10 is set higher than the impurity concentration of the first hetero semiconductor region 9, the second hetero semiconductor region 10 is constituted by the second hetero semiconductor region 10 and the first hetero semiconductor region 9. Since the depletion layer generated by the built-in electric field of the PN diode extends toward the first hetero semiconductor region 10, the leakage current at the heterojunction between the first hetero semiconductor region 9 and the drain region 2 can be further reduced. it can.
Furthermore, in the present embodiment, because of the manufacturing method, the first hetero semiconductor region 9 can be easily controlled to such a width that the gate electric field extends from the gate electrode 7. As the negative potential, for example, if an inversion region is formed in the entire region of the first hetero semiconductor region 9, it is possible to further increase the blocking property as a semiconductor device.
In the present embodiment, since impurities are introduced into the first hetero semiconductor region 9 from the portion where the gate electrode 7 is in contact with the gate insulating film 6 through self-alignment (self-alignment), for example, a plurality of Even in the case where a semiconductor element in which cells are integrated is formed, the width of the first hetero semiconductor region 9 can be controlled with high accuracy, so that variation in blocking performance can be suppressed.
As described above, in the present embodiment, it is possible to achieve higher blocking performance than the conventional structure.

次に、遮断状熊から導通状態へと転じるべくゲート電極７に正電位を印加した場合、ゲート絶縁膜６を介して第一のヘテロ半導体領域９とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極７近傍の第一のヘテロ半導体領域９並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極７近傍の第一のヘテロ半導体領域９とドレイン領域２との接合界面における第一のヘテロ半導体領域９側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアラインで不純物を導入しているため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるため、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位とすると、第一のヘテロ半導体領域９並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域９からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状熊となる。
また、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極１１に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極１２並びにゲート電極７を接地電位とし、ドレイン電極１１に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域９並びに第二のヘテロ半導体領域１０側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極７を接地にせずに制御電極として使用する場合も可能である。 Next, when a positive potential is applied to the gate electrode 7 so as to shift from the interrupted bear to the conductive state, the gate is connected to the heterojunction interface where the first hetero semiconductor region 9 and the drain region 2 are in contact via the gate insulating film 6. Since an electric field is applied, a conductive electron accumulation layer is formed in the first hetero semiconductor region 9 and the drain region 2 in the vicinity of the gate electrode 7. That is, the potential on the first hetero semiconductor region 9 side at the junction interface between the first hetero semiconductor region 9 near the gate electrode 7 and the drain region 2 is pushed down, and the energy barrier on the drain region 2 side becomes steep. Thus, conduction electrons can be conducted through the energy barrier.
At this time, in the present embodiment, since impurities are introduced into the first hetero semiconductor region 9 from the portion where the gate electrode 7 is in contact with the gate insulating film 6 through the self-alignment, for example, a plurality of cells are integrated. Even when the above-described semiconductor element is formed, since the width of the first hetero semiconductor region 9 can be controlled with high accuracy, it is possible to suppress variations in on-resistance for each cell. That is, since current concentration can be suppressed, higher reliability can be obtained.
Next, when the gate electrode 7 is again set to the ground potential in order to shift from the conductive state to the cut-off state, the accumulated state of the conduction electrons formed at the heterojunction interface of the first hetero semiconductor region 9 and the drain region 2 is released. And tunneling in the energy barrier stops. Then, the flow of conduction electrons from the first hetero semiconductor region 9 to the drain region 2 stops, and the conduction electrons in the drain region 2 flow to the substrate 1 and are depleted. The depletion layer spreads out and becomes a blocking bear.
In the present embodiment, similarly to the conventional structure, for example, reverse conduction (reflux operation) in which the source electrode 7 is grounded and a negative potential is applied to the drain electrode 11 is also possible.
For example, when the source electrode 12 and the gate electrode 7 are set to the ground potential and a predetermined negative potential is applied to the drain electrode 11, the energy barrier to the conduction electrons disappears, and the first hetero semiconductor region 9 and the first hetero semiconductor region 9 are connected to the drain region 2 side. Conduction electrons flow to the second hetero semiconductor region 10 side, and a reverse conduction state is established. At this time, since there is no injection of holes and conduction is made only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. It is also possible to use the gate electrode 7 described above as a control electrode without being grounded.

上述のとおり、本実施の形態は図３（ｊ）に示す構成で従来構造と同様の動作を実現することができ、しかも従来構造と比べた場合、以下のような特徴を有する。
遮断時においては、第二のヘテロ半導体領域１０とドレイン領域２とのヘテロ接合部は、第二のヘテロ半導体領域１０を第二導電型としているため、従来に比べて漏れ電流を低減することができる。また、第二のヘテロ半導体領域１０の不純物濃度を第一のヘテロ半導体領域９の不純物濃度よりも高くした場合、第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９とで構成されるＰＮダイオードのビルトイン電界による空乏層が第一のヘテロ半導体領域９側により伸びることから、第一のヘテロ半導体領域９とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することができる。また、第一のヘテロ半導体領域９の横方向への拡がりを抑えることができるので、ゲート電極７からの電界が及ぶ必要最小限のチャネル厚みを制御することで、第一のヘテロ半導体領域９とドレイン領域２との第一のヘテロ接合部における漏れ電流を容易に低減することができる。
さらに、第一のヘテロ半導体領域９の横方向への拡がりをセルフアラインで形成することができるため、複数の単位セルを集積させた場合においても、第一のヘテロ半導体領域９が均質に形成されるため、遮断時においては漏れ電流の偏りが起きにくく、導通時においてはオン抵抗の偏りが起きにくいため、信頼性がより向上する。
製造工程における特徴とその効果は上述したとおりであるが、結果として得られた最終の素子においては、主たる第二のヘテロ半導体領域１０がＰ＋型であり、電流を駆動する駆動部（チャネル領域）の近傍の第一のヘテロ半導体領域９のみが極狭い領域としてＮ型領域であるため、Ｐ＋型ヘテロ半導体領域１０とＳｉＣからなるドリフト領域２との間で形成されるヘテロ接合が高耐圧で低リーク電流の特性を持ち、素子のオフ状態での特性が良く、極狭いＮ型ヘテロ半導体領域９により、低オン抵抗の電流通路が権保できるので、素子オン時には低オン抵抗を実現することができる。 As described above, this embodiment can realize the same operation as the conventional structure with the configuration shown in FIG. 3J, and has the following characteristics when compared with the conventional structure.
At the time of shut-off, the heterojunction between the second hetero semiconductor region 10 and the drain region 2 has the second hetero semiconductor region 10 of the second conductivity type, so that the leakage current can be reduced compared to the conventional case. it can. In addition, when the impurity concentration of the second hetero semiconductor region 10 is higher than the impurity concentration of the first hetero semiconductor region 9, a PN composed of the second hetero semiconductor region 10 and the first hetero semiconductor region 9. Since the depletion layer due to the built-in electric field of the diode extends on the first hetero semiconductor region 9 side, the leakage current at the heterojunction between the first hetero semiconductor region 9 and the drain region 2 can be further reduced. Further, since the lateral extension of the first hetero semiconductor region 9 can be suppressed, by controlling the minimum channel thickness to which the electric field from the gate electrode 7 is applied, Leakage current at the first heterojunction with the drain region 2 can be easily reduced.
Further, since the lateral extension of the first hetero semiconductor region 9 can be formed by self-alignment, the first hetero semiconductor region 9 can be uniformly formed even when a plurality of unit cells are integrated. Therefore, the leakage current is less likely to be biased at the time of interruption, and the bias of on-resistance is less likely to be biased at the time of conduction, so that the reliability is further improved.
The characteristics in the manufacturing process and the effects thereof are as described above. However, in the final device obtained as a result, the main second hetero semiconductor region 10 is a P + type, and a driving unit (channel region) that drives current. Since only the first hetero semiconductor region 9 in the vicinity of) is an N-type region as a very narrow region, the heterojunction formed between the P + -type hetero semiconductor region 10 and the drift region 2 made of SiC has a high breakdown voltage. The device has low leakage current characteristics, good device off-state characteristics, and a very narrow N-type heterosemiconductor region 9 can maintain a low on-resistance current path, thereby realizing low on-resistance when the device is on. be able to.

以上説明したように、本実施の形態は、第一導電型の半導体基体（ここではＮ＋型ＳｉＣ基板１とＮ−型ＳｉＣエピタキシャル層２。以下同じ）と、半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域９並びに第二のヘテロ半導体領域１０と、第一のヘテロ半導体領域９と半導体基体との接合部にゲート絶縁膜６を介して形成されたゲート電極７と、第一のヘテロ半導体領域９と接続されたソース電極１２と、半導体基体とオーミック接続されたドレイン電極１１とを有する半導体装置の製造方法において、半導体基体の一主面に接して該半導体基体とはバンドギャップが異なるヘテロ半導体領域３を形成する工程と、該ヘテロ半導体領域３の一部分に、少なくとも半導体基体に達する溝部５を形成する工程と、該溝部５内にゲート絶縁膜６を形成し、該ゲート絶縁膜６に接してゲート電極７を形成する工程と、該ゲート電極７の上部にキャップ絶縁層８を形成する工程と、該キャップ絶縁層８をマスクとして、へテロ半導体領域３に選択的に不純物を導入することで、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とを形成する工程とを有する、という構成になっている。このように、溝部５に形成したゲート電極７を被うキャップ絶縁層８をマスクに不純物を導入することで、非常に狭い領域に異なる導電型のヘテロ半導体領域９を形成することができる。 As described above, the present embodiment is in contact with the first conductive type semiconductor substrate (here, the N + type SiC substrate 1 and the N − type SiC epitaxial layer 2, and the same applies hereinafter) and one main surface of the semiconductor substrate. The first hetero semiconductor region 9 and the second hetero semiconductor region 10 having a band gap different from that of the semiconductor substrate, and the junction between the first hetero semiconductor region 9 and the semiconductor substrate are formed via the gate insulating film 6. In a method for manufacturing a semiconductor device having a gate electrode 7 formed, a source electrode 12 connected to the first hetero semiconductor region 9, and a drain electrode 11 ohmically connected to the semiconductor substrate, A step of forming a hetero semiconductor region 3 having a band gap different from that of the semiconductor substrate, and a groove 5 reaching at least the semiconductor substrate in a part of the hetero semiconductor region 3 Forming a gate insulating film 6 in the groove 5, forming a gate electrode 7 in contact with the gate insulating film 6, and forming a cap insulating layer 8 on the gate electrode 7. And forming a first hetero semiconductor region 9 and a second hetero semiconductor region 10 by selectively introducing impurities into the hetero semiconductor region 3 using the cap insulating layer 8 as a mask. It has the structure of In this manner, by introducing impurities using the cap insulating layer 8 covering the gate electrode 7 formed in the groove 5 as a mask, different conductivity type hetero semiconductor regions 9 can be formed in a very narrow region.

また、半導体基体上に形成したヘテロ半導体領域３上に、所定の開口部４１を設けたマスク層４を形成し、該マスク層４をマスクとしてヘテロ半導体領域３、半導体基体のうち少なくともヘテロ半導体領域３をエッチングして溝部５を形成し、該溝部５内にゲート絶縁膜６を介してゲート電極７を形成し、マスク層４の開口部４１に沿って溝部５の上面にキャップ絶縁層８を形成する。このように、マスク層４に形成されたパターンにより溝部５の形成とキャップ絶縁層８とを形成するので、マスク合わせ等を必要とせずに、セルフアラインでキャップ絶縁層８を形成することができる。
また、ゲート電極７を半導体で形成し、マスク層４の少なくとも最上層を窒化シリコンで形成し、ゲート電極７を形成する半導体を酸化してキャップ絶縁層８を形成する。このように、マスク層４の少なくとも最上層が窒化シリコンであり、酸化によりキャップ絶縁層８を形成するので、容易に非常に狭いヘテロ半導体領域９を形成することができる。また、ゲート電極７を多結晶シリコンで形成することにより、一般的な半導体材料を用いて本半導体装置を容易に製造することができる。
また、半導体基体が炭化珪素からなり、ヘテロ半導体領域３を多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくともいずれか一つで形成する。これにより、一般的な半導体材料を用いて製造工程上容易にヘテロ半導体領域３を形成することができると共に、低抵抗で、高耐圧なスイッチ素子を形成することができる。
また、キャップ絶縁層８をマスクとして第二導電型の不純物を導入して、第二のヘテロ半導体領域１０を第二導電型として、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とを形成する。これにより、低抵抗で、高耐圧なスイッチ素子を形成することができる。 Further, a mask layer 4 provided with a predetermined opening 41 is formed on the hetero semiconductor region 3 formed on the semiconductor substrate, and at least the hetero semiconductor region of the hetero semiconductor region 3 and the semiconductor substrate is formed using the mask layer 4 as a mask. 3 is etched to form a groove 5, a gate electrode 7 is formed in the groove 5 via a gate insulating film 6, and a cap insulating layer 8 is formed on the upper surface of the groove 5 along the opening 41 of the mask layer 4. Form. As described above, since the groove 5 and the cap insulating layer 8 are formed by the pattern formed in the mask layer 4, the cap insulating layer 8 can be formed by self-alignment without the need for mask alignment or the like. .
Further, the gate electrode 7 is formed of a semiconductor, at least the uppermost layer of the mask layer 4 is formed of silicon nitride, and the cap insulating layer 8 is formed by oxidizing the semiconductor forming the gate electrode 7. Thus, since at least the uppermost layer of the mask layer 4 is silicon nitride and the cap insulating layer 8 is formed by oxidation, the very narrow hetero semiconductor region 9 can be easily formed. In addition, by forming the gate electrode 7 from polycrystalline silicon, the semiconductor device can be easily manufactured using a general semiconductor material.
The semiconductor substrate is made of silicon carbide, and the hetero semiconductor region 3 is formed of at least one of polycrystalline silicon, amorphous silicon, and single crystal silicon. Thereby, the hetero semiconductor region 3 can be easily formed using a general semiconductor material in the manufacturing process, and a low resistance and high withstand voltage switching element can be formed.
Further, impurities of the second conductivity type are introduced using the cap insulating layer 8 as a mask, and the first hetero semiconductor region 9 and the second hetero semiconductor region 10 are formed using the second hetero semiconductor region 10 as the second conductivity type. Form. Thereby, a switch element having a low resistance and a high withstand voltage can be formed.

《第二の実施の形態》
〈構造〉
図４（ａ）〜図６（ｊ）は、本発明における第二の実施の形態の半導体装置の製造工程断面図である。図６（ｊ）は本発明の第二の実施の形態の素子断面構造を示す。本実施の形態の基本的な構造は、第一の実施の形態の素子構造の完成図である図３（ｊ）に示す構造と同等である。異なる部分だけ説明すると、Ｎ型のドレイン領域２の内部で第二のヘテロ半導体領域１０に接する部分に、Ｐ型半導体層である電界緩和領域１４が形成されていることである。
〈製造方法〉
本実施の形態の製造工程を図４（ａ）〜図６（ｊ）に基づいて説明する。基本的には第一の実施の形態の図１〜図３で示した流れと同じになるが、図４（ａ）に示すようにＮ型のドレイン領域２の内部の、第二のヘテロ半導体領域１０に接する部分に、あらかじめＰ型半導体層である電界緩和領域１４を形成することが異なる。このＰ型半導体層である電界緩和領域１４は、第二のヘテロ半導体領域１０が形成される前に、イオン注入等の方法を用いて、例えばＡ１（アルミニウム）やＢ（ボロン）のようなＰ型となる不純物を、ドレイン領域２の表面側からイオン注入等により形成するものである。以下は、第一の実施の形態の製造工程で説明した流れで素子は完成する。
〈効果〉
本実施の形態では、ゲート絶縁膜６およびゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９よりも深い位置に、Ｐ型の電界緩和領域１４とＮ型のドレイン領域２からなるＰＮ接合が存在する。これにより本実施の形態における特有の効果として、素子オフ時にはドレイン電極１１側からの電界の作用が、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９に影響しなくなり、素子オフ時における遮断特性が向上する。 << Second Embodiment >>
<Construction>
FIG. 4A to FIG. 6J are cross-sectional views of manufacturing steps of the semiconductor device according to the second embodiment of the present invention. FIG. 6J shows the element cross-sectional structure of the second embodiment of the present invention. The basic structure of the present embodiment is equivalent to the structure shown in FIG. 3J, which is a completed view of the element structure of the first embodiment. To explain only the different part, the electric field relaxation region 14, which is a P-type semiconductor layer, is formed in a portion in contact with the second hetero semiconductor region 10 inside the N-type drain region 2.
<Production method>
The manufacturing process of the present embodiment will be described with reference to FIGS. 4 (a) to 6 (j). The flow is basically the same as the flow shown in FIGS. 1 to 3 of the first embodiment, but the second hetero semiconductor inside the N-type drain region 2 as shown in FIG. The difference is that an electric field relaxation region 14 which is a P-type semiconductor layer is formed in advance in a portion in contact with the region 10. The electric field relaxation region 14 which is the P-type semiconductor layer is formed by using a method such as ion implantation before the second hetero semiconductor region 10 is formed, for example, P such as A1 (aluminum) or B (boron). Impurities serving as molds are formed from the surface side of the drain region 2 by ion implantation or the like. In the following, the device is completed according to the flow described in the manufacturing process of the first embodiment.
<effect>
In the present embodiment, the P-type electric field relaxation region is located deeper than the trench 5 filled with the gate insulating film 6 and the gate electrode 7 and the first hetero semiconductor region 9 that becomes a current path when the device is turned on. 14 and an N-type drain region 2 is present. As a result, the effect of the electric field from the drain electrode 11 side when the element is turned off is that the trench 5 filled with the gate insulating film 6 and the gate electrode 7 and the current path when the element is turned on. The first hetero semiconductor region 9 is not affected, and the cutoff characteristic when the element is off is improved.

《第三の実施の形態》
〈構造〉
次に、本発明の第三の実施の形態について説明する。図９（ｊ）は本発明の第三の実施の形態における素子断面構造図である。基本的には第一の実施の形態で説明した素子の最終断面構造と同じであり、異なる部位について説明する。図９（ｊ）に示すように、ドレイン領域２の表面側には、ゲート絶縁膜６やゲート電極７が充填される溝部５よりも深い溝部１５が形成され、その溝部１５に沿って第二のヘテロ半導体領域１０が形成されている。さらに、ソース電極１２は、第一の実施の形態と同様に、この第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９と電気的に接続されるように形成されている。
〈製造方法〉
図７（ａ）〜図９（ｊ）に本実施の形態の製造工程を示す。基本的には第一の実施の形態で説明したものと同等である。異なる部位のみ説明すると、図７（ａ）に示すように、ドレイン領域２の表面側に溝部１５を形成し、この溝部１５に沿って第二のヘテロ半導体領域３を形成することである。この後の製造工程は第一の実施の形態で説明したものと同等である。
〈効果〉
本実施の形態では、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９よりも深い位置に、第二のヘテロ半導体領域９とＮ型のＳｉＣであるドレイン領域２との間でヘテロ接合が形成されていることである。このような構成とすることで、第二の実施の形態で説明した効果と同様に、素子オフ時にはドレイン電極１１側からの電界の作用が、ゲート絶縁膜６とゲート電極７が充填されている溝部５や、素子がオン時に電流通路となる第一のヘテロ半導体領域９に影響しなくなり、素子オフ時の遮断特性が向上する。 << Third embodiment >>
<Construction>
Next, a third embodiment of the present invention will be described. FIG. 9J is an element cross-sectional structure diagram according to the third embodiment of the present invention. Basically, it is the same as the final cross-sectional structure of the element described in the first embodiment, and different parts will be described. As shown in FIG. 9 (j), a groove 15 deeper than the groove 5 filled with the gate insulating film 6 and the gate electrode 7 is formed on the surface side of the drain region 2, and a second portion is formed along the groove 15. The hetero semiconductor region 10 is formed. Further, the source electrode 12 is formed so as to be electrically connected to the second hetero semiconductor region 10 and the first hetero semiconductor region 9 as in the first embodiment.
<Production method>
FIG. 7A to FIG. 9J show the manufacturing process of the present embodiment. This is basically the same as that described in the first embodiment. Explaining only the different parts, as shown in FIG. 7A, the groove 15 is formed on the surface side of the drain region 2, and the second hetero semiconductor region 3 is formed along the groove 15. The subsequent manufacturing process is the same as that described in the first embodiment.
<effect>
In the present embodiment, the second hetero semiconductor region is located deeper than the groove 5 filled with the gate insulating film 6 and the gate electrode 7 and the first hetero semiconductor region 9 that becomes a current path when the device is turned on. 9 and a drain region 2 made of N-type SiC. By adopting such a configuration, similarly to the effect described in the second embodiment, the gate insulating film 6 and the gate electrode 7 are filled by the action of the electric field from the drain electrode 11 side when the element is off. The groove 5 and the first hetero semiconductor region 9 serving as a current path when the element is on are not affected, and the cutoff characteristic when the element is off is improved.

以上、第一の実施の形熊から第三の実施の形熊においては、ＳｉＣを基板材料とした半導体装置を一例として説明したが、基板材料は窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、ＳｉＣのポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての実施の形熊において、ドレイン電極１１とソース電極１２とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１１とソース電極１２とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、第一のヘテロ半導体領域９、第二のヘテロ半導体領域１０に用いる材料として多結晶シリコンを用いた例で説明したが、ＳｉＣとヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型のＳｉＣを、第一のヘテロ半導体領域９としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンのいかなる組み合わせでもよい。さらに発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。   As described above, in the first embodiment to the third embodiment, the semiconductor device using SiC as the substrate material has been described as an example, but the substrate material may be other semiconductor materials such as gallium nitride and diamond. . Further, in all the embodiments, the 4H type is used as the SiC polytype, but other polytypes such as 6H and 3C may be used. In all of the embodiments, the so-called vertical structure transistor has been described in which the drain electrode 11 and the source electrode 12 are arranged so as to face each other with the drain region 2 interposed therebetween, and the drain current flows in the vertical direction. For example, a transistor having a so-called lateral structure in which the drain electrode 11 and the source electrode 12 are arranged on the same main surface and the drain current flows in the lateral direction may be used. Moreover, although the example using polycrystalline silicon as the material used for the first hetero semiconductor region 9 and the second hetero semiconductor region 10 has been described, any material may be used as long as it is a material that forms a heterojunction with SiC. Further, as an example, N-type SiC is used as the drain region 2 and N-type polycrystalline silicon is used as the first hetero semiconductor region 9, but N-type SiC and P-type polycrystalline silicon are used. Any combination of P-type SiC and P-type polycrystalline silicon, or P-type SiC and N-type polycrystalline silicon may be used. Further, it goes without saying that modifications are included within the scope not departing from the gist of the invention.

本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 1st embodiment of this invention. 本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 1st embodiment of this invention. 本発明の第一の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 1st embodiment of this invention. 本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 2nd embodiment of this invention. 本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 2nd embodiment of this invention. 本発明の第二の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 2nd embodiment of this invention. 本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 3rd embodiment of this invention. 本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 3rd embodiment of this invention. 本発明の第三の実施の形態の半導体装置の製造方法を示す製造工程断面図である。It is manufacturing process sectional drawing which shows the manufacturing method of the semiconductor device of 3rd embodiment of this invention.

符号の説明Explanation of symbols

１…Ｎ＋型ＳｉＣ基板 ２…Ｎ−型ＳｉＣエピタキシャル層
３…ヘテロ半導体領域 ４…マスク層
５…溝部 ６…ゲート絶縁膜
７…ゲート電極 ８…キャップ絶縁層８
９…第一のヘテロ半導体領域 １０…第二のヘテロ半導体領域
１１…ドレイン電極 １２…ソース電極
１４…電界緩和領域 １５…溝部
４１…開口部
1 ... N + -type SiC substrate 2 ... N - -type SiC epitaxial layer 3 ... hetero semiconductor region 4 ... mask layer 5 ... groove 6 ... gate insulating film 7 ... gate electrode 8 ... cap insulating layer 8
DESCRIPTION OF SYMBOLS 9 ... 1st hetero semiconductor region 10 ... 2nd hetero semiconductor region 11 ... Drain electrode 12 ... Source electrode 14 ... Electric field relaxation region 15 ... Groove part 41 ... Opening part

Claims (6)

第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域並びに第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
前記半導体基体の一主面に接して該半導体基体とはバンドギャップが異なるヘテロ半導体領域を形成する工程と、
該ヘテロ半導体領域の一部分に、少なくとも前記半導体基体に達する溝部を形成する工程と、
該溝部内に前記ゲート絶縁膜を形成し、該ゲート絶縁膜に接して前記ゲート電極を形成する工程と、
該ゲート電極の上部にキャップ絶縁層を形成する工程と、
該キャップ絶縁層をマスクとして、前記へテロ半導体領域に選択的に不純物を導入することで、前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域とを形成する工程とを有することを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor substrate;
A first hetero semiconductor region and a second hetero semiconductor region that are in contact with one main surface of the semiconductor substrate and have a different band gap from the semiconductor substrate;
A gate electrode formed through a gate insulating film at a junction between the first hetero semiconductor region and the semiconductor substrate;
A source electrode connected to the first hetero semiconductor region;
In a method for manufacturing a semiconductor device having a drain electrode ohmically connected to the semiconductor substrate,
Forming a hetero semiconductor region in contact with one main surface of the semiconductor substrate and having a band gap different from that of the semiconductor substrate;
Forming a groove reaching at least the semiconductor substrate in a portion of the hetero semiconductor region;
Forming the gate insulating film in the trench, and forming the gate electrode in contact with the gate insulating film;
Forming a cap insulating layer on top of the gate electrode;
Using the cap insulating layer as a mask to selectively introduce impurities into the hetero semiconductor region, thereby forming the first hetero semiconductor region and the second hetero semiconductor region. A method for manufacturing a semiconductor device. 前記半導体基体上に形成した前記ヘテロ半導体領域上に、所定の開口部を設けたマスク層を形成し、該マスク層をマスクとして前記ヘテロ半導体領域、前記半導体基体のうち少なくとも前記ヘテロ半導体領域をエッチングして前記溝部を形成し、
該溝部内に前記ゲート絶縁膜を介して前記ゲート電極を形成し、
前記マスク層の開口部に沿って前記溝部の上面に前記キャップ絶縁層を形成することを特徴とする請求項１記載の半導体装置の製造方法。 A mask layer having a predetermined opening is formed on the hetero semiconductor region formed on the semiconductor substrate, and at least the hetero semiconductor region of the hetero semiconductor region and the semiconductor substrate is etched using the mask layer as a mask. And forming the groove,
Forming the gate electrode in the trench through the gate insulating film;
The method of manufacturing a semiconductor device according to claim 1, wherein the cap insulating layer is formed on the upper surface of the groove along the opening of the mask layer. 前記ゲート電極を半導体で形成し、前記マスク層の少なくとも最上層を窒化シリコンで形成し、前記ゲート電極を形成する半導体を酸化して前記キャップ絶縁層を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。   2. The cap insulating layer is formed by forming the gate electrode from a semiconductor, forming at least the uppermost layer of the mask layer from silicon nitride, and oxidizing the semiconductor forming the gate electrode. 3. A method for producing a semiconductor device according to 2. 前記ゲート電極を多結晶シリコンで形成することを特徴とする請求項３記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 3, wherein the gate electrode is formed of polycrystalline silicon. 前記半導体基体が炭化珪素からなり、前記ヘテロ半導体領域を多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくともいずれか一つで形成することを特徴とする請求項１乃至４のいずれか記載の半導体装置の製造方法。   5. The semiconductor device according to claim 1, wherein the semiconductor base is made of silicon carbide, and the hetero semiconductor region is formed of at least one of polycrystalline silicon, amorphous silicon, and single crystal silicon. Manufacturing method. 前記キャップ絶縁層をマスクとして第二導電型の前記不純物を導入して、前記第二のヘテロ半導体領域を第二導電型として、前記第一のヘテロ半導体領域と前記第二のヘテロ半導体領域とを形成することを特徴とする請求項１乃至５のいずれか記載の半導体装置の製造方法。   The impurity of the second conductivity type is introduced using the cap insulating layer as a mask, and the first hetero semiconductor region and the second hetero semiconductor region are formed using the second hetero semiconductor region as the second conductivity type. 6. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed.
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