JP2006074054A - 上面ドレインｍｏｓゲートデバイスおよびそのための製造方法 - Google Patents
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Abstract
【課題】ゲートとドレインの間の静電容量を減少させ、オン抵抗およびＭＯＳゲートデバイスダイのゲート抵抗を減少させる。
【解決手段】ダイ上面上のドレイン電極およびダイ底部表面上のソース電極を有するこのデバイスは、ドレイン領域とゲート領域の間に接続された制御電圧によって動作し、デバイスセルは本体ショートトレンチおよびゲートトレンチを有する。ゲート多結晶は、ゲートトレンチ底部に配置され、最小のドレインドリフト領域の重なりによりチャネル領域を内張りする薄いゲート酸化物に隣接して配置される。本体ショートトレンチ底部は、本体領域をチャネル領域に短絡するコンタクトを含む。本体ショート上面ドレイン領域とゲート・ポリシリコンは同時にシリサイド化される。ゲートトレンチはＱｇｄの特性を改良するためにその上面で拡大される。本体ショートトレンチとゲートトレンチは同時にギャップ充填材料で充填される。
【選択図】図１
【解決手段】ダイ上面上のドレイン電極およびダイ底部表面上のソース電極を有するこのデバイスは、ドレイン領域とゲート領域の間に接続された制御電圧によって動作し、デバイスセルは本体ショートトレンチおよびゲートトレンチを有する。ゲート多結晶は、ゲートトレンチ底部に配置され、最小のドレインドリフト領域の重なりによりチャネル領域を内張りする薄いゲート酸化物に隣接して配置される。本体ショートトレンチ底部は、本体領域をチャネル領域に短絡するコンタクトを含む。本体ショート上面ドレイン領域とゲート・ポリシリコンは同時にシリサイド化される。ゲートトレンチはＱｇｄの特性を改良するためにその上面で拡大される。本体ショートトレンチとゲートトレンチは同時にギャップ充填材料で充填される。
【選択図】図１
Description
本発明は、ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳゲートデバイス、およびそれらを製造するための方法に関わり、さらに詳細には、ドレイン電極が、デバイスが形成されるダイまたはウェハの表面を包含する接続部の上面に配置されるようなデバイスに関する。
本願は、２００４年９月２日に出願された米国仮出願第６０／６０６，５９６号の利益と優先権を主張するものであり、その全体が参照としてここに組み入れられている。
本願は、上面ドレインＭＯＳＦＥＴという発明の名称（ＩＲ−２４７１）で、２００５年３月４日にＤａｎｉｅｌ Ｍ．Ｋｉｎｚｅｒによって出願された米国特許出願第１１／０４２，９９３号にも関連し、その全体もまた参照としてここに組み入れられている。
縦型伝導ＭＯＳゲートデバイスはよく知られている。ＭＯＳゲートデバイスはＭＯＳＦＥＴ、ＩＧＢＴなどを意味している。縦型伝導デバイスは、ダイを通過する電流伝導経路の少なくとも一部分が、ダイの平面に垂直であることを意味している。ダイは、ウェハから単一化(singulate)され、ウェハ中のすべてのダイが単一化(singulation)に先立って同時に処理される単一のダイまたはチップを意味している。ダイ、ウェハおよびチップという用語は、同義的に使用されうる。
図１は、トレンチ型の技術を使用する、知られているタイプの縦型伝導ＭＯＳＦＥＴを示している。図１は、ＭＯＳＦＥＴダイの断面図であって、デバイスの１つのセルを示している。通常、お互いに側面に相対して配置されるこのようなセルと同一のものが、複数個使われる。これらのセルは、平行な帯状、若しくは円形、長方形、正方形、六角形またはその他の多角形の接続形態の閉じたセルであることができ、同一の断面で表されることが可能である。図１のデバイスは、ダイの底部にドレインを、反対側の表面にソースおよびゲートを有する。
図１においては、ウェハまたはダイは、単結晶シリコン（例えば浮遊領域）のＮ＋基板２０を有し、それは上面エピタキシャル成長させたＮ型シリコン層を備え、Ｎ型シリコン層はドリフト領域２１を含んでいる。エピタキシャル層中へのＰ型ベースの注入（implant；インプラント）および拡散によりＰベース領域２２が形成され、そしてＮ型の注入と拡散によりＮ＋ソース領域層２３が形成される。隔てられたトレンチ２４と２５（または隔てられたセル、あるいは囲まれたセル）はウェハの上面に形成される。二酸化ケイ素または他の絶縁物ライナーは、導電性ポリシリコン・ゲート電極３２を収容する厚い底部３０と薄い垂直ゲート部分３１を有する。上面酸化物部３３はゲート・ポリシリコン３２に対して絶縁性の包囲を完結する。次に、ソース電極４０は、ウェハまたはチップの上に積層され、またトレンチ２４を充填してＮ＋ソース２３をＰベースにショートさせており、その結果、領域２１、２２および２３で形成された寄生バイポーラトランジスタを無効にしている。通常、導電性ドレイン電極４１はダイの底部に形成される。
動作中には、ソース４０に対するゲート３２へのゲート動作電圧(gate turn-on potential)を印加すると、酸化物３１を内張りするＰベース２２の表面において濃度が逆転し、従って、ドレイン４１からソース４０への多数キャリアの垂直流が可能になる。
多くの用途にとって、ゲートとドレインの間の静電容量、従って電荷ＱｇｄおよびＱｓｗｉｔｃｈを減少させることが非常に望まれ、またオン抵抗ＲＤＳＯＮおよび図１のＭＯＳゲートデバイスダイのゲート抵抗を減少させることが非常に望まれるだろう。さまざまなハウジングにパッケージできて、減少したパッケージ抵抗、最小量の浮遊インダクタンス、および良好な放熱能力を持った他のダイと共にパッケージ中に共にまとめることができるＭＯＳゲートダイ構造を提供することもまた望ましいであろう。
上面ドレインＭＯＳＦＥＴという発明の名称で、２００５年３月４日にＤａｎｉｅｌ Ｍ．Ｋｉｎｚｅｒによって出願され、この共同出願者の指定代理人に譲渡された米国特許出願第１１／０４２，９９３号（ＩＲ−２４７１）には、上面ドレインＭＯＳゲートデバイスが広範に示されている。このようなデバイスは、従来のＭＯＳＦＥＴと比較して、ソース電極とドレイン電極を逆にしている。したがって、ドレイン構造とゲート構造の両方がチップの上面に形成され、そしてソースはチップの底部にある。垂直に隔てられたゲートトレンチはダイまたはウェハの上面に形成される。反転可能な領域のベースまたはチャンネルは、トレンチ壁に隣接して配置され、上側のドリフト領域の下に埋設される。ゲートトレンチ間に配置された更なるトレンチまたはセルは、埋設されたＰベースをＮ＋基板に短絡させるために、その底部に導電性領域を形成することを可能にしている。
この新規な機能の反転は、Ｒ＊ＱｓｗおよびＲ＊Ａを現状の技術よりもかなり向上させる（それぞれ６０％および２６％）。これは、ゲート抵抗をさらに４倍減少することを可能にし、ダイを共にパッケージするための複数のパッケージ選択性を可能にする。
より詳細には、その構造は、ドレインのゲートへの重なり(overlap)の減少と、ゲートとドレインと間の一層厚い酸化物の使用を可能にし、その結果、低いＱｇｄとＱｓｗを提供できる。設計についても、一層高いセル密度の使用と、ＪＦＥＴ（接合形電界効果トランジスタ）の効果の排除、の両方を可能にし、ＲＤＳＯＮを減少させる。最終的に、この設計はゲート抵抗の減少を可能にする。
図２は、本発明の新規な上面ドレインデバイスの１つのセルの概略断面図である。デバイスはＮチャンネルデバイスとして示されているが、全ての導電型を逆にして、Ｐチャンネルデバイスとして提供することができる。ダイまたはウェハは、上面に形成されたＮ−型エピタキシャルシリコン層を備えたＮ＋基板５０を有する。Ｐ型注入と拡散は、埋設されたＰベースまたはチャンネル５１を形成し、また、Ｎ＋注入と拡散は、Ｎドリフト領域層５３の上面にドレイン領域層５２を形成する。３つのトレンチ６０、６１、および６２は、ダイまたはウェハの上面に形成され、示された単一セルを形成する。外方のトレンチ６０および６２はゲートトレンチであり、それぞれ縦方向の二酸化ケイ素（または、他の絶縁材料）底部層６３および６４、またそれぞれ縦方向のゲート酸化物層６５および６６を有している。導電性ポリシリコン層６７と６８は、トレンチ６０および６２内に形成され、それぞれ、酸化物層６３、６５、および６４、６６によって周囲のシリコンから隔離される。そして、酸化物の充填物６９および７０は、ポリシリコン・ゲート６７および６８の上でトレンチ６０および６２をそれぞれ充填している。
中央のトレンチ６１は、Ｎ＋基板５０にＰベース５１を接続する（短絡する）ために底部に導電層７１を収容する。そして、トレンチ６１の残部は絶縁酸化物７２で充填される。
少しのシリコン含有量を有するアルミニウムから成ることができるドレイン電極７５は、ダイまたはウェハの上面を覆って形成され、導電性ソース電極７６はウェハまたはダイの底部に形成される。
図２のデバイスを動作するため、基板５０に対してゲート６７、６８に印加された電圧は、ベース領域５１の鉛直面に沿った反転領域を形成し、上面ドレイン７５から底部ソース電極７６に多数キャリア（電子）が伝導することができるようになる。やはり、全ての導電型を逆にして、示されたＮチャンネルデバイスではなく、Ｐチャンネルデバイスを形成することができることに注目されたい。
一般に、図２の構造の効果は、図１と比べて、より低いＱｇｄおよびＱｓｗを提供するドレインドリフト領域５３とゲート６７、６８の間の重なりを減少することを可能にする。さらに、より厚い酸化物６５、６６は、ゲート６７、６８とドレインドリフト領域５３の間に使用でき、やはりＱｇｄとＱｓｗを減少できる。さらに、セル密度を、図１よりも大きくすることができ、ＲＤＳＯＮを減少させ、しかも、ＪＦＥＴ効果の排除はＲＤＳＯＮをなおも減少させる。
一般に、図２の上面ドレインデバイスの構成の性能指数（ＦＯＭ）は、次の表１に示される、International Rectifier Corporationによって商業的に販売された２０ＶのＮチャンネルＭＯＳＦＥＴのための同一の設計、に対する図１のデバイスのものと比べて、かなり減少する。
本発明は、一連の構造の改良、および図２のデバイスを製造する方法をさらに含んでいる。
それゆえに、第１の改良としては、本体ショートドレイン領域、およびゲート・ポリシリコンは、同時にそれらの上面でシリサイド化（ケイ化物化）され、それぞれの抵抗を減少させる。
さらに、ポリシリコン・ゲートとそのトレンチ壁の間のドレイン酸化物厚さは、ＱＧＤ感度を最小にするよう増加される。
さらに、方法を簡単にするため、本体ショートトレンチおよび主要トレンチは、同時に充填される。
さらなる方法の改良として、新規な連続的なエッチング方法がゲート多結晶リセスのために提供される。そして、ゲート多結晶リセスは、最小の静電容量を維持するよう正確に制御されなければならない。このために、トレンチエッチングを実行するに際して、第１の深さに対する第１のエッチングを行い、次に厚い酸化物の生成、そして窒化物堆積およびトレンチ底部の異方性エッチングが、その後に続く。次に、第２のエッチングが行われて、ゲート酸化物が新しい表面上に形成される。ここで、トレンチ上面の厚い酸化物がゲート静電容量を減少させるので、多結晶リセスの深さはあまり重要ではない。エッチングは自己整列であり、また注入の角度は、トレンチ深さが一層重要でないように利用できる。浅い多結晶リセスはシリサイドゲートのために提供できる。
上述の特徴は、図２に概略的に示されたようなデバイスに通じる、以下の図３〜図６の一連の好適な方法の説明で詳細に説明される。
まず、図３を参照すると、ダイまたはウェハ内にトレンチおよび本体ショートトレンチを有する１つのセルが示されている。したがって、ダイは上部面にエピタキシャル層８１を持ったＮ＋本体８０を有する。Ｐ型層８２は、層８１内に注入かつ拡散されるか、あるいはその代わりに、エピタキシャル層の生成前にＰ層またはチャンネル層８２をＮ＋本体８０内に拡散させることが可能である。次に、Ｎ型ドリフト領域８３は、Ｐ層８２上に注入され、拡散させられる（または、成長させられる）。
次に、窒化シリコン層８５が層８３上に蒸着される。
次に、本体ショートトレンチ９０およびゲートトレンチ９１が、この技術分野の当業者にはよく知られている従来のマスクとエッチングステップを使用し、窒化物層８５を通してドリフト領域８３でエッチングされ、領域８３を隔てられたメサ(mesa)部分に分割される。
次に、比較的厚い酸化物スペーサ層１００が、トレンチ９１と９２によってトレンチ内に形成されたメサの上面に形成される。次に、酸化物は、トレンチ９１内の酸化物層１００ａとトレンチ９２内の酸化物層として示されたように、エッチングされてドリフト領域８３の一方側に酸化物のスペーサを形成する。酸化物層１００ａおよび１００ｂはドレイン酸化物層であり、後ほど示されるように敏感にＱｇｄを最小化するため、比較的厚いものである。
次に、シリコンはベース領域８２の底部に対しトレンチを深めるために再びエッチングされる。
その後、比較的薄いゲート酸化物層１１０および１１１が、トレンチ９１および９２の壁および底部で成長させられる。これらはドレイン酸化物層１００ａおよび１００ｂの厚さに比べて比較的薄く、デバイスを動作させるための比較的低い敷居電圧を許容する。
次に、図４に示すように、導電性ポリシリコンに層１２０がウェハまたはダイの上に蒸着され、トレンチ９１および９２の全てが充填される。
次に、ポリシリコン１２０がトレゲート・ポリシリコンより部分的にエッチングされ、図５に示すように、トレンチ９２の底部のゲート・ポリシリコン１２１の高さが、ゲート酸化物部分１１１のレベルをわずかに超えるように残される。次に、トレンチ９２がマスクされ、そして図５に示すように、トレンチ９１に残っているポリシリコンが完全にエッチングされる。メサを覆う酸化物層１００および窒化物層８５もまた、図５に示されるように取り除かれる。
Ｐ＋注入物はトレンチ９１のベースに注入され、次に、トレンチは図５に示されるように、一層深くエッチングされる。
図５において、高度に導電性のＮ＋＋ソース注入物１３０が、トレンチ９１の底部に形成され、Ｐ＋本体注入物１３１がＮ＋＋注入物１３０上に形成されるということに注目されたい。これらは、本体８０の本体８２に対する有効な本体短絡が作られることを可能にし、このことはトレンチ９１の究極的な目的である。
次に、図５の状態で、Ｎ＋ソース注入物および活性化が行われ、Ｎ＋ドレイン領域１４０が形成される。
次に、図５の状態で、シリサイド化動作が行われ、ドレイン領域１４０を覆う導電性シリサイド層１５０が、またゲート・ポリシリコン１２１の上にシリサイド層１５１が形成される。領域１３０および１３１を通してＮ＋本体８０をＰ型チャンネル８２に電気的に短絡させるシリサイド１５２として、同一の導電性シリサイドをトレンチ９１の底部に適用することもできる。
次に、適当な酸化物で成すことができる適当なギャップ充填材料１６０が、図５のトレンチ９１および９２の両方に充填される。図６に示されるように、ギャップ充填材料はチャンネル間のメサから取り除かれる。次に、ドレイン金属電極を成す前面金属１７０が、ダイまたはウェハの上面に、ドレイン領域１４０に接触させつつ付着される。次に、図６における背面金属１７１（デバイスソース金属）がウェハ底部に付着される。
図６のデバイスが図２で説明されたように動作することに注目すべきであろう。
本発明はその特定の実施例と関連して説明されてきたが、他の多くの変化、修正、および他の用途が、当業者にとって明白となるであろう。従って、本発明は、ここにおける特定の開示によって制限されないことが好ましい。
５０ 基板
５１ Ｐベース（チャンネル）
５２ ドレイン領域層
５３ ドレインドリフト領域（Ｎドリフト領域層）
６０、６１、６２ トレンチ
６３ 酸化物層
６５ ゲート酸化物層
６７ ポリシリコン・ゲート（導電性ポリシリコン層）
６９ 充填物
７１ 導電層
７２ 絶縁酸化物
７５ ドレイン電極（上面ドレイン）
７６ 底部ソース電極（導電性ソース電極）
８０ 本体
８１ エピタキシャル層
８２ Ｐ型チャンネル（ベース領域；本体）
８３ Ｎ型ドリフト領域
８５ 窒化シリコン層
９０ 本体ショートトレンチ
９１ ゲートトレンチ
９２ トレンチ
１００ 酸化物スペーサ層
１００ａ、１００ｂ ドレイン酸化物層
１１０、１１１ ゲート酸化物層
１２０ ポリシリコン
１２１ ゲート・ポリシリコン
１３０ ソース注入物
１３１ 本体注入物
１４０ ドレイン領域
１５０ 導電性シリサイド層
１５１ シリサイド層
１５２ シリサイド
１６０ ギャップ充填材料
１７０ 前面金属
１７１ 裏面金属
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６５ ゲート酸化物層
６７ ポリシリコン・ゲート（導電性ポリシリコン層）
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７５ ドレイン電極（上面ドレイン）
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１７１ 裏面金属
Claims (14)
- １の導電型の半導体本体と、ベース層の上にある逆の導電型のベース層と、前記ベース層の上にある前記１の導電型のドリフト領域層と、横方向に隔てられた複数のＭＯＳゲートセルであって、それぞれの前記セルが本体ショートトレンチおよび前記本体ショートトレンチから隔てられたゲートトレンチを含み、前記トレンチ間のメサを定義するＭＯＳゲートセルと、前記本体の平面にほぼ垂直に延在し、前記ドリフト領域および前記本体領域を貫通して延在する前記本体ショートトレンチおよび前記ゲートトレンチと、前記本体領域に前記ベース領域を接続するコンタクトを自身の底部に備えた前記本体ショートトレンチと、自身の壁を内張りするゲート酸化物を備え、前記ベース層の深さの少なくとも一部に沿って延在する前記ゲートトレンチと、前記ゲートトレンチの底部を充填する導電性ポリシリコン・ゲート電極と、前記１の導電型の前記メサの上面に形成された、高濃度導電型ドレイン領域と、前記半導体本体の上面および前記高濃度導電型ドレイン領域に接続された導電性ドレイン前面電極と、前記半導体本体の底部に接続された導電性ソース電極と、を有する上面ドレインＭＯＳゲートデバイス。
- 前記ポリシリコン・ゲート電極の上にある導電性シリサイド層、および前記高濃度ドレイン領域をさらに含む請求項１に記載のデバイス。
- 前記本体ショートトレンチの底部にある前記コンタクトは導電性シリサイドである請求項１に記載のデバイス。
- 前記本体ショートトレンチの底部は、前記本体ショートコンタクトおよび前記本体の間の接続を改良する前記１の導電型の高濃度領域の注入物を備えている請求項１に記載のデバイス。
- 前記本体領域の下部から前記本体ショートコンタクトの上面まで前記本体ショートトレンチの長さに亘って伸びる前記逆の導電型の本体ショート注入物をさらに含む請求項１に記載のデバイス。
- 前記ゲートトレンチが、それ自身の底部において、また前記ベース領域を貫通するその長さに沿って第１の幅を持ち、前記第１の幅に亘って延在するそれ自身の上面において第２の幅を持ち、前記第２の幅の部分は絶縁材充填物で充填され、かつ前記第１の幅よりも広い請求項１に記載のデバイス。
- １の導電型の半導体本体と、前記ベース層の上にある逆の導電型のベース領域と、前記ベース層の上にある前記１の導電型のドリフト領域層と、前記本体の平面にほぼ垂直に延在し、前記ドリフト領域および前記本体領域を貫通して延在する少なくとも１つの前記ゲートトレンチと、自身の壁を内張りするゲート酸化物を備え、前記ベース層の深さの少なくとも一部に沿った前記ゲートトレンチと、前記ゲート酸化物の長さに沿って前記ゲートトレンチの底部を充填するゲート電極を規定する導電性ポリシリコン塊と、前記ドリフト領域層の上面に接続された導電性ドレイン電極と、前記半導体本体の本体部分に接続された導電性ソース電極と、を有する上面ドレインＭＯＳゲートデバイス。
- 前記本体層を前記ベース層に接続するための埋設された導電性短絡部をさらに含む請求項７に記載のデバイス。
- 前記導電性ドレイン電極への接触を改良するために前記ドリフト領域の上面に形成された前記一つの導電型の高濃度導電型ドレイン領域をさらに含む請求項７に記載のデバイス。
- 前記ゲートトレンチから隔てられ、前記ドリフト領域の上面から前記本体中へと延在する本体ショートトレンチをさらに含み、前記導電性短絡部は前記本体ショートトレンチの底部に配置されている請求項８に記載のデバイス。
- 前記ポリシリコン・ゲート電極の上にある導電性シリサイド層、および前記高濃度ドレイン領域をさらに含む請求項９に記載のデバイス。
- 前記本体ショートトレンチの底部にある前記コンタクトは導電性シリサイドである請求項１０に記載のデバイス。
- 前記本体ショートトレンチの底部は、前記本体ショートコンタクトと前記本体との間の接触を改良する前記１の導電型の高濃度領域の注入物を備えている請求項１２に記載のデバイス。
- 前記ゲートトレンチが、それ自身の底部において、また前記ベース領域を貫通するその長さに沿って第１の幅を持ち、前記第１の幅に亘って延在するそれ自身の上面において第２の幅を持ち、前記第２の幅の部分は絶縁材充填物で充填され、かつ前記第１の幅よりも広い請求項７に記載のデバイス。
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