JP2006073180A - テスト機能と各ラッチに対する投票構造が組み込まれた高信頼性3重冗長メモリ素子 - Google Patents
テスト機能と各ラッチに対する投票構造が組み込まれた高信頼性3重冗長メモリ素子 Download PDFInfo
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Abstract
物理サイズをあまり増加させることなく3重冗長ラッチのソフトエラー耐性を向上させること。
【解決手段】
好ましい実施形態において、本発明はテスト機能が組み込まれた高信頼性3重冗長ラッチに関する回路および方法を提供する。3つの設定可能メモリ素子は、各設定可能メモリ素子に同じ論理値が設定される。設定可能メモリ素子が設定された後、第1、第2および第3の設定可能メモリ素子からの入力を有する3つの投票構造が、各設定可能メモリ素子に保持されている論理値を判定する。第2の設定可能メモリ素子にデータを読み込ませたり、第2の設定可能メモリ素子からデータを読み出したりすることもできる。データはバッファを通して第3の設定可能メモリ素子に伝送される。第3の設定可能メモリ素子を使用して、3重冗長ラッチからデータを読み出すことができる。ラッチ内の伝送遅延は、3重冗長ラッチの伝送遅延のみである。
【選択図】図2
Description
Claims (9)
- ソフトエラーを低減する3重冗長ラッチであって、
a)第1の設定可能メモリ素子(SME1)と、
b)第2の設定可能メモリ素子(SME2)と、
c)第3の設定可能メモリ素子(SME3)と、
d)第1の投票構造(VS1)と、
e)第2の投票構造(VS2)と、
f)第3の投票構造(VS3)と、
g)第1のバッファ(BUF1)とを備え、
h)前記設定可能メモリ素子のそれぞれに同じ論理値が設定され、
i)前記第1の投票構造(VS1)への入力(NOUT2およびNOUT3)が、前記第2の設定可能メモリ素子(SME2)および前記第3の設定可能メモリ素子(SME3)によって供給され、
j)前記第2の投票構造(VS2)への入力(DOUTおよびSOUT)が、前記第1の設定可能メモリ素子(SME1)および前記第3の設定可能メモリ素子(SME3)によって供給され、
k)前記第3の投票構造(VS3)への入力(DOUTおよびOUT2)が、前記第2の設定可能メモリ素子(SME2)および前記第1の設定可能メモリ素子(SME1)によって供給され、
l)前記第1の設定可能メモリ素子(SME1)、前記第2の設定可能メモリ素子(SME2)および前記第3の設定可能メモリ素子(SME3)が設定された後、前記第1の設定可能メモリ素子(SME1)に保持される論理値が、前記第1の投票構造(VS1)の出力(VS1OUT)によって決定され、
m)前記第1の設定可能メモリ素子(SME1)、前記第2の設定可能メモリ素子(SME2)および前記第3の設定可能メモリ素子(SME3)が設定された後、前記第2の設定可能メモリ素子(SME2)に保持される論理値が、前記第2の投票構造(VS2)の出力(VS2OUT)によって決定され、
n)前記第1の設定可能メモリ素子(SME1)、前記第2の設定可能メモリ素子(SME2)および前記第3の設定可能メモリ素子(SME3)が設定された後、前記第3の設定可能メモリ素子(SME3)に保持される論理値が、前記第3の投票構造(VS3)の出力(VS3OUT)によって決定され、
o)前記第2の設定可能メモリ素子(SME2)にスキャンデータを読み込ませることができ、
p)前記第2の設定可能メモリ素子(SME2)から前記バッファ(BUF1)にデータを読み出すことができ、
q)前記バッファ(BUF1)から前記第3の設定可能メモリ素子(SME3)にデータを読み込ませることができ、
r)前記第3の設定可能メモリ素子(SME3)からデータを読み出すことができ、
s)前記第1の設定可能メモリ素子(SME1)内の伝送遅延が該3重冗長ラッチの唯一の伝送遅延である、3重冗長ラッチ。 - 前記スキャンデータは、システムクロックを停止させた状態で読み込ませることができる、請求項1に記載の3重冗長ラッチ。
- 前記スキャンデータは、システムクロックを動作させた状態で読み込ませることができる、請求項1に記載の3重冗長ラッチ。
- 前記第1の設定可能メモリ素子(SME1)は、
a)第1の転送ゲート(TG1)と、
b)第2の転送ゲート(TG2)と、
c)ラッチ(L1)と
を含む、請求項1に記載の3重冗長ラッチ。 - 前記第2の設定可能メモリ素子(SME2)は、
a)第1の転送ゲート(TG3)と、
b)第2の転送ゲート(TG4)と、
c)第3の転送ゲート(TG5)と、
d)第4の転送ゲート(TG6)と、
e)第5の転送ゲート(TG7)と、
f)ラッチ(L2)と
を含む、請求項1に記載の3重冗長ラッチ。 - 前記第3の設定可能メモリ素子(SME3)は、
a)第1の転送ゲート(TG8)と、
b)第2の転送ゲート(TG9)と、
c)第3の転送ゲート(TG10)と、
d)ラッチ(L3)と
を含む、請求項1に記載の3重冗長ラッチ。 - 前記第1の投票構造(VS1)は、
a)第1の入力(NOUT2)と、
b)第2の入力(NOUT3)と、
c)出力(VS1OUT)と
を含み、
d)前記第1の入力(NOUT2)は前記第2の設定可能メモリ素子(SME2)の出力(NOUT2)に接続され、
e)前記第2の入力(NOUT3)は前記第3の設定可能メモリ素子(SME3)の出力(NOUT3)に接続され、
f)前記第2の設定可能メモリ素子(SME2)と前記第3の設定可能メモリ素子(SME3)が該3重冗長ラッチに最初に記憶された論理値を有する場合、前記第1の投票構造(VS1)の前記出力(VS1OUT)は、該3重冗長ラッチに最初に記憶された論理値を前記第1の設定可能メモリ素子(SME1)に強制的に設定する、請求項1に記載の3重冗長ラッチ。 - 前記第2の投票構造(VS2)は、
a)第1の入力(DOUT)と、
b)第2の入力(SOUT)と、
c)出力(VS2OUT)と
を含み、
d)前記第1の入力(DOUT)は前記第1の設定可能メモリ素子(SME1)の出力(DOUT)に接続され、
e)前記第2の入力(SOUT)は前記第3の設定可能メモリ素子(SME3)の出力(SOUT)に接続され、
f)前記第1の設定可能メモリ素子(SME1)と前記第3の設定可能メモリ素子(SME3)が該3重冗長ラッチに最初に記憶された論理値を有する場合、前記第2の投票構造(VS2)の前記出力(VS2OUT)は、該3重冗長ラッチに最初に記憶された論理値を前記第2の設定可能メモリ素子(SME2)に強制的に設定する、請求項1に記載の3重冗長ラッチ。 - 前記第3の投票構造(VS2)は、
a)第1の入力(DOUT)と、
b)第2の入力(OUT2)と、
c)出力(VS3OUT)と
を含み、
d)前記第1の入力(OUT2)は前記第2の設定可能メモリ素子(SME2)の出力(OUT2)に接続され、
e)前記第2の入力(DOUT)は前記第1の設定可能メモリ素子(SME1)の出力(DOUT)に接続され、
f)前記第2の設定可能メモリ素子(SME2)と前記第1の設定可能メモリ素子(SME1)が該3重冗長ラッチに最初に記憶された論理値を有する場合、前記第3の投票構造(VS3)の前記出力(VS3OUT)は、前記3重冗長ラッチに最初に記憶された論理値を前記第3の設定可能メモリ素子(SME3)に強制的に設定する、請求項1に記載の3重冗長ラッチ。
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