JP2006065335A - ライン駆動回路、電気光学装置及び表示装置 - Google Patents

ライン駆動回路、電気光学装置及び表示装置 Download PDF

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Abstract

【課題】 プロセスの微細化による低コスト化を効率的に図り、表示パネルの開発ＴＡＴを効果的に短縮できるライン駆動回路、電気光学装置、表示装置を提供する。
【解決手段】 ライン駆動回路は、表示コントローラから第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、第２のライン駆動回路に対し信号群を出力するための第２の端子群と、第１の端子群を介して入力された信号群を第２の端子群に出力する回路を含むＩ／Ｏ回路領域とを含む。Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、Ｉ／Ｏ回路は、複数のセレクタラインと、所与の第１の選択信号に基づき第１の端子群のいずれかと複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを接続するための第１のセレクタ回路と、所与の第２の選択信号に基づき第２の端子群のいずれかと前記第１のセレクタラインとを接続するための第２のセレクタ回路とを含む。
【選択図】 図９

Description

本発明は、ライン駆動回路、これを用いた電気光学装置、表示装置に関する。
例えば携帯電話機のような電子機器の表示部には、液晶パネル等の表示パネルが用いられており、電子機器の低消費電力化や小型軽量化等が図られている。この表示パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
このような電子機器の表示部の高画質化を実現する液晶パネルとして、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）液晶を用いたアクティブマトリクス型液晶パネルが知られている。その他に、有機ＥＬ素子を用いた有機ＥＬパネルが知られている。
例えばＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルでは、液晶材やＴＦＴのトランジスタ能力に依存して、表示駆動するために高い電圧が必要とされる。そのため、液晶パネル等を表示駆動するドライバ回路（ライン駆動回路）や電源回路は、高耐圧プロセスで製造する必要がある。
したがって、液晶パネルを表示駆動する場合には、プロセスの微細化が進んでも、微細化による低コスト化のメリットを享受できないという問題がある。
また、実装技術や通信技術等の進歩により、例えば携帯電話機が急速に普及し、通信事業者間で、ユーザを獲得するための通信サービス向上が行われている。したがって、携帯電話機の製造者側にとって、各通信サービスに対応した製品をいち早く市場に投入する必要がある。そのため、製造者にとって、製品の開発ＴＡＴを短縮することが必須となっている。
携帯電話機を例に挙げれば、その表示部の表示パネルを表示駆動する各種半導体装置の配置が実装方式によって異なったり、開発途中の仕様変更等によって表示制御タイミングが異なることがある。このような場合には、製品の再設計等により市場投入の遅れの原因となり、上述した場合であっても、柔軟に対応して開発ＴＡＴを短縮できることが望ましい。
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、プロセスの微細化による低コスト化を効率的に図るライン駆動回路及びこれを用いた電気光学装置、表示装置を提供することにある。
また本発明の他の目的は、表示パネルの開発ＴＡＴを効果的に短縮できるライン駆動回路、これを用いた電気光学装置及び表示装置を提供することにある。
上記課題を解決するために本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
を含み、
前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
前記Ｉ／Ｏ回路は、
複数のセレクタラインと、
所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
を含み、
前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
前記Ｉ／Ｏ回路領域は、前記ライン駆動回路の前記第２の辺側に配置されているライン駆動回路に関係する。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
を含み、
前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
前記Ｉ／Ｏ回路は、
複数のセレクタラインと、
所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
を含み、
前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
前記第１の端子群は、少なくとも前記ライン駆動回路の前記第２の辺の中央部に配置されているライン駆動回路に関係する。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
を含み、
前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
前記Ｉ／Ｏ回路は、
複数のセレクタラインと、
所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
を含み、
前記Ｉ／Ｏ回路領域は、前記ライン駆動回路の内部回路に電源電圧を供給する電源配線の下の領域に配置され、
前記電源配線は、
前記ライン駆動回路の一辺のチップ周辺部に配置されているライン駆動回路に関係する。
また本発明に係るライン駆動回路では、
前記Ｉ／Ｏ回路領域は、前記第２の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことができる。
また本発明に係るライン駆動回路では、
前記第１のセレクタラインの電圧を、低耐圧系の電圧に変換して前記出力端子に供給する第１の出力バッファ回路と、
前記第１のセレクタラインの電圧を、高耐圧系の電圧に変換して前記出力端子に供給する第２の出力バッファ回路と、
前記入力端子に供給された低耐圧系の電圧を、低耐圧系の電圧のまま前記第１のセレクタラインに供給する第１の入力バッファ回路と、
前記入力端子に供給された高耐圧系の電圧を、低耐圧系の電圧に変換して前記第１のセレクタラインに供給する第２の入力バッファ回路と、
を含み、
前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のいずれか１つのバッファ回路を動作状態にし、他のバッファ回路を非動作状態にする排他的動作制御が行われてもよい。
また本発明に係るライン駆動回路では、
前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のうち少なくとも１つは、所与の反転制御信号に基づいて出力信号又は入力信号の位相を反転する位相反転回路を含むことができる。
また本発明に係るライン駆動回路では、
前記第１及び第２の入力バッファ回路の入力端子と前記第１及び第２の出力バッファ回路の出力端子とが共通接続される第１のノードと、前記第１のセレクタラインとの間に挿入されたスイッチング手段
を含むことができる。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路及び電源回路に対し供給されるべき信号群が入力される第１の端子群と、
前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
前記電源回路に対して、前記信号群を出力するための第３の端子群と、
を含み、
前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
前記Ｉ／Ｏ回路は、
複数のセレクタラインと、
所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
を含み、
前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
前記第２の辺の中央部からコーナー部に沿って、前記第２、第３の端子群の順に配置されているライン駆動回路に関係する。
また本発明に係るライン駆動回路では、
前記Ｉ／Ｏ回路領域は、前記第２又は第３の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことができる。
また本発明に係るライン駆動回路では、
前記第１のラインは、画像データに基づく電圧が供給される信号ラインであってもよい。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素と、
上記記載のライン駆動回路と、
前記第２のラインを駆動する第２のライン駆動回路と、
を含む電気光学装置に関係する。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置と、
上記記載のライン駆動回路と、
前記第２のラインを駆動する第２のライン駆動回路と、
を含む表示装置に関係する。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域とを含むことを特徴としている。
ここで電気光学装置としては、例えば互いに交差する第１〜第Ｎの走査ライン及び第１〜第Ｍの信号ラインと、第１〜第Ｎの走査ラインと第１〜第Ｍの信号ラインに接続されたＮ×Ｍのスイッチング手段と、スイッチング手段に接続されたＮ×Ｍの画素電極とを有するように構成しても良い。また、電気光学装置としては、有機ＥＬパネルであっても良い。
本発明によれば、第１及び第２のラインにより特定される画素に対して、表示コントローラの制御により、協調して表示駆動を行うライン駆動回路と第２のライン駆動回路のうち、ライン駆動回路において、表示コントローラから第２のライン駆動回路に対して供給されるべき信号を第１群の端子群で受け、これを第２の端子群を介して、第２のライン駆動回路に対して供給するようにした。したがって、第１及び第２の端子群の配置によって、表示駆動に必要な配線の交差を回避して、多層化に対応する必要がなく低コストなライン駆動回路を提供することができる。
また本発明は、前記Ｉ／Ｏ回路領域は、前記第２の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴としている。
本発明によれば、Ｉ／Ｏ回路領域において、第２の端子群を任意に切り替えることができるようにしたので、実装方式に依存して配線の交差が生じる事態を回避することができ、製品開発のＴＡＴの短縮化、実装の柔軟性を大幅に向上させることができる。
また本発明は、前記Ｉ／Ｏ回路領域は、電気光学装置側の第１の辺と対向する第２の辺側に配置されていることを特徴としている。
本発明によれば、電気光学装置に対して、表示駆動に必要な各種制御信号や画像データを供給するライン駆動回路、第２のライン駆動回路の配置の柔軟性を向上させることができる。
また本発明は、前記第１の端子群は、少なくとも前記電気光学装置側の第１の辺と対向する第２の辺の中央部に配置されていることを特徴としている。
本発明によれば、信号群が入力される第１の端子群を第２の辺の中央部付近に配置することによって、この信号群を出力するための端子群を第２の辺のコーナー部に配置させることができるので、入力される信号群の配線と出力される信号群の配線との交差を効率的に回避することができる。
また本発明は、前記Ｉ／Ｏ回路領域は、内部に電源電圧を供給する電源配線の下の領域に配置されていることを特徴としている。
本発明によれば、上述したＩ／Ｏ回路領域をチップ状に効率的に配置することができ、チップ面積の縮小化を図ることができる。
また本発明は、前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、前記Ｉ／Ｏ回路は、複数のセレクタラインと、所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路とを含むことを特徴としている。
本発明によれば、第１及び第２のセレクタ回路により、複数のセレクタラインのうちいずれか１つを介して、第１及び第２の端子群を接続するようにしたので、任意の第１及び第２の端子群の組み合わせを複数設定することができるようになる。これにより、ライン駆動回路の任意の端子に、表示コントローラからの信号を受け付け、任意の端子から、供給されるべき信号を出力させることができる。
また本発明は、前記第１のセレクタラインの電圧を、低耐圧系の電圧に変換して前記出力端子に供給する第１の出力バッファ回路と、前記第１のセレクタラインの電圧を、高耐圧系の電圧に変換して前記出力端子に供給する第２の出力バッファ回路と、前記入力端子に供給された低耐圧系の電圧を、低耐圧系の電圧のまま前記第１のセレクタラインに供給する第１の入力バッファ回路と、前記入力端子に供給された高耐圧系の電圧を、低耐圧系の電圧に変換して前記第１のセレクタラインに供給する第２の入力バッファ回路とを含み、前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のいずれか１つのバッファ回路を動作状態にし、他のバッファ回路を非動作状態にする排他的動作制御が行われることを特徴としている。
本発明によれば、第１及び第２の出力バッファ回路と第１及び第２の入力バッファ回路により、内部の低耐圧系の電圧をそのまま低耐圧系の電圧として供給したり、若しくは高耐圧系の電圧に変換したり、或いは外部からの低耐圧系若しくは高耐圧系の電圧を低耐圧系の電圧として内部に取り込む回路を、端子ごとに設けることができるので、任意の端子を上記した入力端子又は出力端子に設定することができる。これにより、ユーザの使い勝手を大幅に向上させることができる。
また本発明は、前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のうち少なくとも１つは、所与の反転制御信号に基づいて出力信号又は入力信号の位相を反転する位相反転回路を含むことを特徴としている。
本発明によれば、入力信号又は出力信号の位相（論理レベル）を反転制御信号に基づいて反転する位相反転回路をバッファ回路の少なくとも１つに設けるようにしたので、開発途中でインタフェース仕様の変更により、例えば立ち上がりエッジ若しくは立ち下がりエッジの変更等の表示制御タイミングが変更となった場合でも、回路の再設計に伴う製品開発の遅れを解消することができる。
また本発明は、前記第１及び第２の入力バッファ回路の入力端子と前記第１及び第２の出力バッファ回路の出力端子とが共通接続される第１のノードと、前記第１のセレクタラインとの間に挿入されたスイッチング手段を含むことを特徴としている。
本発明によれば、スイッチング手段により適宜第１のノードと第１のセレクタラインとを電気的に切断することにより、バッファ回路の出力負荷を軽減することができるので、バッファ回路の駆動能力を大きくする必要がなくなり、回路規模を縮小化することができる。
また本発明は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路及び電源回路に対し供給されるべき信号群が入力される第１の端子群と、前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、前記電源回路に対して、前記信号群を出力するための第３の端子群とを含み、前記第２の端子群は、前記電気光学装置が配置される側の第１の辺と対向する第２の辺の中央部からコーナー部に沿って、前記第２、第３の端子群の順に配置されていることを特徴としている。
本発明によれば、第２の辺の中央部からコーナー部に沿って、第２のライン駆動回路に供給するための出力端子群、電源回路に供給するための出力端子群を順に配置するようにしたので、ライン駆動回路及び第２のライン駆動回路の中間位置に電源回路を配置した場合に、電源回路からライン駆動回路及び第２のライン駆動回路等に電源電圧を供する電源配線が、他の信号線と交差することがなくなる。
また本発明は、前記Ｉ／Ｏ回路領域は、前記第２又は第３の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴としている。
本発明によれば、任意の位置に第２又は第３の端子群を配置することができるようになるので、実装方式に依存することなく最適な配線を実現するライン駆動回路を提供することができる。
また本発明は、前記第１のラインは、画像データに基づく電圧が供給される信号ラインであることを特徴としている。
本発明によれば、例えば信号ラインを駆動する信号駆動回路に適用したので、信号駆動回路を制御する表示コントローラの低コスト化や、信号駆動回路自体の開発ＴＡＴの短縮化を図ることが可能となる。
また本発明に係る電気光学装置は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素と、上記記載のライン駆動回路と、前記第２のラインを駆動する第２のライン駆動回路とを含むことを特徴としている。
本発明によれば、開発ＴＡＴの短縮、プロセスの微細化により表示コントローラの低コスト化を実現することができる電気光学装置を提供することができる。
また本発明に係る表示装置は、互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置と、上記記載のライン駆動回路と、前記第２のラインを駆動する第２のライン駆動回路とを含むことを特徴としている。
本発明によれば、開発ＴＡＴの短縮、プロセスの微細化により表示コントローラの低コスト化を実現することができる表示装置を提供することができる。
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
１． 表示装置
１．１ 表示装置の構成
図１に、本実施形態におけるライン駆動回路を含む表示装置の構成の概要を示す。
表示装置としての液晶装置１０は、液晶ディスプレイ（Liquid Crystal Display：以下、ＬＣＤと略す。）パネル２０、信号ドライバ（信号駆動回路、ライン駆動回路）（狭義には、ソースドライバ）３０、走査ドライバ（走査駆動回路、第２のライン駆動回路）（狭義には、ゲートドライバ）５０、ＬＣＤコントローラ（広義には、表示コントローラ）６０、電源回路（広義には、電圧供給回路）８０を含む。
ＬＣＤパネル（広義には、電気光学装置）２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査ライン（狭義には、ゲートライン）（第２のライン）Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号ライン（狭義には、ソースライン）（第１のライン）Ｓ1〜ＳM（Ｍは、２以上の自然数）とが配置されている。また、走査ラインＧn（１≦ｎ≦Ｎ、ｎは自然数）と信号ラインＳm（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、ＴＦＴ２２nm（広義には、スイッチング手段）が設けられている。
ＴＦＴ２２nmのゲート電極は、走査ラインＧnに接続されている。ＴＦＴ２２nmのソース電極は、信号ラインＳmに接続されている。ＴＦＴ２２nmのドレイン電極は、液晶容量（広義には液晶素子）２４nmの画素電極２６nmに接続されている。
液晶容量２４nmにおいては、画素電極２６nmに対向する対向電極２８nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素の透過率が変化するようになっている。
対向電極２８nmには、電源回路８０により生成された対向電極電圧Ｖｃｏｍが供給されている。
信号ドライバ３０は、一水平走査単位の画像データに基づいて、ＬＣＤパネル２０の信号ラインＳ1〜ＳMを駆動する。
より具体的には、信号ドライバ３０は、シリアル入力された画像データを順次ラッチして一水平走査単位の画像データを生成する。そして、信号ドライバ３０は、水平同期信号に同期して、この画像データに基づく駆動電圧で、各信号ラインを駆動する。
走査ドライバ５０は、一垂直走査期間内に、水平同期信号に同期して、ＬＣＤパネル２０の走査ラインＧ1〜ＧNを順次走査駆動する。
より具体的には、走査ドライバ５０は、各走査ラインに対応したフリップフロップ有し、各フリップフロップが順次接続されたシフトレジスタを有している。走査ドライバ５０は、ＬＣＤコントローラ６０から供給された垂直同期信号を順次シフトすることで、一垂直走査期間内に各走査ラインを順次選択する。
ＬＣＤコントローラ６０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容にしたがって、信号ドライバ３０、走査ドライバ５０及び電源回路８０を制御する。より具体的には、ＬＣＤコントローラ６０は、信号ドライバ３０及び走査ドライバ５０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路８０に対しては対向電極電圧Ｖｃｏｍの極性反転タイミングの供給を行う。
電源回路８０は、外部から供給される基準電圧に基づいて、ＬＣＤパネル２０の液晶駆動に必要な電圧レベルや、対向電極電圧Ｖｃｏｍを生成する。このような各種電圧レベルは、信号ドライバ３０、走査ドライバ５０及びＬＣＤパネル２０に供給される。また、対向電極電圧Ｖｃｏｍは、ＬＣＤパネル２０のＴＦＴの画素電極に対向して設けられた対向電極に供給される。
このような構成の液晶装置１０は、ＬＣＤコントローラ６０の制御の下、外部から供給される画像データに基づいて、信号ドライバ３０、走査ドライバ５０及び電源回路８０が協調してＬＣＤパネル２０を表示駆動する。
なお、図１では、液晶装置１０にＬＣＤコントローラ６０を含めて構成するようにしているが、ＬＣＤコントローラ６０を液晶装置１０の外部に設けて構成するようにしても良い。或いは、ＬＣＤコントローラ６０と共にホストを液晶装置１０に含めるように構成することも可能である。
１．２ 液晶駆動波形
図２に、上述した構成の液晶装置１０のＬＣＤパネル２０の駆動波形の一例を示す。ここでは、ライン反転駆動方式により駆動する場合を示している。
液晶装置１０では、ＬＣＤコントローラ６０によって生成された表示タイミングにしたがって、信号ドライバ３０、走査ドライバ５０及び電源回路８０が制御される。ＬＣＤコントローラ６０は、信号ドライバ３０に対しては一水平走査単位の画像データを順次転送するとともに、内部で生成した水平同期信号や反転駆動タイミングを示す極性反転信号ＰＯＬを供給する。また、ＬＣＤコントローラ６０は、走査ドライバ５０に対しては、内部で生成した垂直同期信号を供給する。さらに、ＬＣＤコントローラ６０は、電源回路８０に対して対向電極電圧極性反転信号ＶＣＯＭを供給する。
これにより、信号ドライバ３０は、水平同期信号に同期して、一水平走査単位の画像データに基づいて信号ラインの駆動を行う。走査ドライバ５０は、垂直同期信号をトリガとして、ＬＣＤパネル２０にマトリックス状に配置されたＴＦＴのゲート電極に接続される走査ラインを、順次駆動電圧Ｖｇで走査駆動する。電源回路８０は、内部で生成した対向電極電圧Ｖｃｏｍを、対向電極電圧極性反転信号ＶＣＯＭに同期して極性反転を行いながら、ＬＣＤパネル２０の各対向電極に供給する。
液晶容量には、ＴＦＴのドレイン電極に接続される画素電極と対向電極の電圧Ｖｃｏｍとの電圧に応じた電荷が充電される。液晶容量に蓄積された電荷によって保持された画素電極電圧Ｖｐが、所与の閾値ＶCLを越えると画像表示が可能となる。画素電極電圧Ｖｐが所与の閾値ＶCLを越えると、その電圧レベルに応じて画素の透過率が変化し、階調表現が可能となる。
２． 本実施形態の特徴
２．１ 製造プロセス
ところで、液晶装置は、表示駆動するために必要とされる電圧が、各半導体装置（ＬＣＤコントローラ、信号ドライバ、走査ドライバ、電源回路）ごとに異なる。
図３に、液晶装置を構成する各半導体装置の接続関係の一例を示す。
ここでは、各半導体装置間で送受信される信号の電源電圧レベルの値をあわせて示す。
液晶装置１００を構成するＬＣＤパネル１２０、信号ドライバ１３０、走査ドライバ１５０、ＬＣＤコントローラ１６０、電源回路１８０は、それぞれ図１に示す液晶装置１０を構成する各部と同様の機能を有する。
例えば、信号ドライバ１３０は、回路構成がそれ程複雑ではないため、最先端の微細化プロセスではなく、集積化と低コスト化とを両立可能な中耐圧プロセス（例えば、０．３５μプロセス）で製造される。
また、走査ドライバ１５０は、回路構成が簡素であるため、チップサイズの縮小化は要求されず、走査ドライバ１５０は、液晶材とＴＦＴのトランジスタ能力との関係で決まる高い電圧（例えば２０Ｖ〜５０Ｖ）を駆動するために、高耐圧プロセスで製造される。
さらに、電源回路１８０は、走査ドライバ１５０に対して供給される高電圧を生成するため、高耐圧プロセスで製造される。
一方、ＬＣＤコントローラ１６０は、回路構成が複雑で、汎用性が高いことから、チップサイズの縮小化により、より一層の低コスト化を図ることができる。そのため、ＬＣＤコントローラ１６０は、最先端の微細化プロセス（例えば、０．１８μプロセス）で製造される。すなわち、ＬＣＤコントローラ１６０は、低耐圧プロセスで製造されることになるため、低耐圧プロセス用のインタフェース回路と、高耐圧プロセス用のインタフェース回路とを併有する。
低耐圧プロセス用のインタフェース回路は、中耐圧プロセスで製造される信号ドライバ１３０に対して、低耐圧の微細化プロセスの電源レベルで生成した信号を供給する。高耐圧プロセス用のインタフェース回路は、高耐圧プロセスで製造される走査ドライバ１５０及び電源回路１８０に対して、高耐圧プロセス用の電源レベルに変換した信号を供給する。
このように、ＬＣＤコントローラ１６０は、高耐圧プロセス用のインタフェース回路を含むことになる。上記した高耐圧プロセス用のインタフェース回路は、プロセスの微細化が進んでも、耐圧を確保するための物理的限界値がデザインルール中に存在するため、ＩＣ内の面積を小さくできない。したがって、微細化による低コスト化のメリットをあまり享受できない。
これに対して、本実施形態における液晶装置１０では、低耐圧プロセスで製造されたＬＣＤコントローラ６０から、高耐圧プロセスで製造された走査ドライバ５０及び電源回路８０に対して供給されるべき信号群を、一旦中耐圧プロセスで製造された信号ドライバ３０で中継し、信号ドライバ３０がこれら信号群を走査ドライバ５０及び電源回路８０に対して供給することを特徴とする。
図４に、本実施形態における液晶装置を構成する各半導体装置の接続関係の一例を示す。
このように、本実施形態における信号ドライバ３０は、インタフェース部２００において中耐圧プロセスを用いて低耐圧系の電圧を高耐圧系の電圧に変換するインタフェース回路を含み、ＬＣＤコントローラ６０から供給された低耐圧系の信号群を受け、高耐圧系の高い電圧に変換した後、走査ドライバ５０若しくは電源回路８０に供給する。
こうすることで、ＬＣＤコントローラ６０のインタフェース部２１０は、高い電圧を駆動するインタフェース回路を設ける必要がなくなるので、プロセスの微細化に伴って、複雑な構成の回路を縮小化して、低コスト化を図ることができるようになる。
２．２ 実装方式
また、液晶装置では、信号ドライバ、走査ドライバ及び電源回路が協調して、ＬＣＤパネルを表示駆動するため、ＬＣＤパネル、これら各ドライバ及び電源回路の実装位置によって、各回路を接続する信号線が交差する場合がある。
したがって、基板が配線の多層化に対応していない場合は、もはや配線することができなくなる。また、基板が配線の多層化に対応している場合でも、コスト高を招く。
以下、この点について、ＣＯＧ（Chip On Glass）実装方式と、ＣＯＦ（Chip On Film）実装方式とを例にして、具体的に説明する。
図５（Ａ）、（Ｂ）、（Ｃ）に、ＣＯＧ実装された液晶装置の構成の概要を示す。
ＣＯＧ実装方式の場合、図５（Ａ）に示すように、ＣＯＧモジュールとして、ＬＣＤパネル２０が作り込まれたガラス基板２５０上に、信号ドライバ３０及び走査ドライバ５０や、その他容量素子等の付加回路が実装される。このＣＯＧモジュールのコネクタ部２５２Ａと、図５（Ｂ）に示すようなＣＰＵやメモリ等が実装されるＰＣＢ（Printed Circuit Board）２５４のコネクタ部２５２Ｂとが、図５（Ｃ）に示すように例えばスプリングコネクタを介して電気的に接続される。
図６（Ａ）、（Ｂ）、（Ｃ）に、ＣＯＦ実装された液晶装置の構成の概要を示す。
ＣＯＦ実装方式の場合、図６（Ａ）に示すように、ＣＯＦモジュールとして、信号ドライバ３０及び走査ドライバ５０や、その他容量素子等の付加回路が実装されたフレキシブルテープ２６０と、ＬＣＤパネル２０が形成されたガラス基板２６２とが、電気的に接続される。このＣＯＦモジュールのコネクタ部２６４Ａと、図６（Ｂ）に示すようなＣＰＵやメモリ等が実装されるＰＣＢ２６６のコネクタ部２６４Ｂとが、図６（Ｃ）に示すように例えばスプリングコネクタを介して電気的に接続される。
ＣＯＧ実装方式の場合、ガラス基板２５０上に直接チップをフリップチップ実装するため、ＬＣＤパネル２０の取り出し電極との接続の容易さから、チップの能動面をガラス基板２５０に向けたフェースダウンの状態で実装する場合がある。
これに対して、ＣＯＦ実装方式の場合、フレキシブルテープ２６０上に、チップを実装した半導体装置を実装するため、ＬＣＤパネル２０の取り出し電極と、この半導体装置の端子とが電気的に接続される。すなわち、ＣＯＦ実装方式の場合、チップの能動面は上側になる。
このように、筐体内での実装方式によって、ＬＣＤパネル２０を表示駆動する信号ドライバ３０等のチップの能動面の向きが変わる。すなわち、信号ドライバ３０等の端子の位置が実装方式によって変わり、実装方式によっては、ＬＣＤパネル２０と信号ドライバ３０等の配線が交差したり、交差しなかったりすることがあることを意味する。
３． 本実施形態の原理的構成
図７に、本実施形態における信号ドライバ３０の原理的構成を示す。
信号ドライバ３０は、Ｉ／Ｏ回路領域２８０を含み、入力信号群が入力される入力端子群（第１の端子群）２８２と、出力信号群が出力される出力端子群（第２の端子群、第３の端子群）２８４とを有する。
Ｉ／Ｏ回路領域２８０は、第１の端子群を介して入力された信号群を、第２又は第３の端子群に出力する回路を含む。より具体的には、Ｉ／Ｏ回路領域２８０は、入力端子群２８２を介して入力された入力信号群の位相を反転する位相反転回路２８６と、位相反転回路２８６によって位相反転された信号群の低耐圧系の電圧を高耐圧系の電圧に変換するレベル変換回路（Level Shifter：以下、Ｌ／Ｓと略す。）２８８とを含む。
したがって、入力端子群２８２を低耐圧プロセスで製造されたＬＣＤコントローラ６０に接続し、出力端子群２８４を高耐圧プロセスで製造された走査ドライバ５０及び電源回路８０のいずれかに接続することで、ＬＣＤコントローラ６０に高耐圧用のインタフェース回路を備える必要がなくなり、ＬＣＤコントローラ６０の微細化による低コスト化が可能となる。
また、位相反転回路２８６により位相（論理レベル）を適宜反転させることができるようにしたので、開発途中でインタフェース仕様の変更により、表示制御タイミングが変更となった場合でも、回路の再設計に伴う製品開発の遅れを解消することができる。
図８（Ａ）、（Ｂ）、（Ｃ）に、より具体的な信号ドライバ３０の構成の一例を示す。
図８（Ａ）では、入力端子群２８２を介して入力された信号群は、Ｌ／Ｓ２８８によって高耐圧系の電圧にレベル変換された後、位相反転回路２８６としての排他的論理和（EXclusive OR：以下、ＥＸＯＲと略す。）回路２９０に入力されている。ＥＸＯＲ回路２９０には、さらに反転制御信号が入力されており、この反転制御信号の論理レベルが「Ｈ」のとき、Ｌ／Ｓ２８８の出力信号の論理レベルを反転して、出力端子群２８４から出力する。一方、この反転制御信号の論理レベルが「Ｌ」のとき、Ｌ／Ｓの出力信号の論理レベルをそのままに、出力端子群２８４から出力する。このような反転制御信号は、例えばＬＣＤコントローラ６０によって設定されたレジスタ内容にしたがって、生成することができる。この場合、ソフトウェア的に任意に位相反転を行うことができる。
図８（Ｂ）では、上述した反転制御信号をヒューズ２９２の切断により生成する。すなわち、ＥＸＯＲ回路２９０の反転制御信号が入力されるノードと電源電圧レベル及び接地レベルとの間に接続されたいずれか一方のヒューズを、切断することで、このノードの論理レベルを「Ｈ」若しくは「Ｌ」に固定することができる。この場合、反転制御信号を生成するための制御回路が不要となるため、回路が簡素化することができる。
図８（Ｃ）では、入力端子群２８２を介して入力された信号群は、位相反転回路２８６としてのＥＸＯＲ回路２９０に入力され、ＥＸＯＲ回路２９０の出力信号がＬ／Ｓ２８８によって高耐圧系の電圧にレベル変換されて、出力端子群２８４から出力される。この場合、図８（Ａ）、（Ｂ）と比較して、ＥＸＯＲ回路２９０を低耐圧系のトランジスタで構成することができ、ＥＸＯＲ回路２９０をより小型化することができる。
また、本実施形態では、上述の位相反転回路２８６及びＬ／Ｓ２８８をＩ／Ｏ回路領域に設け、信号ドライバ３０の複数の端子群の中から任意に入力端子群及び出力端子群を切り替える切り替え回路を設けるようにしている。したがって、図９（Ａ）、（Ｂ）に示すように、ＬＣＤパネル２０の信号ラインに対する信号駆動電極と対向する辺（電気光学装置（画素）側の第１の辺に対向する第２の辺）にＩ／Ｏ回路領域２８０を設け、実装方式によって入力端子群及び出力端子群の位置を任意に切り替えるようにすることによって、実装方式によってＬＣＤパネルの取り出し電極に接続すべき信号の端子の位置が変化しても、ガラス基板若しくはフレキシブルテープ等で配線が交差することがなくなり、液晶装置の低コスト化を図ることができる。
４． 本実施形態における信号ドライバ（ライン駆動回路）
以下では、このような信号ドライバ（ライン駆動回路）３０について具体的に説明する。
図１０に、本実施形態における信号ドライバ３０の構成の概要を示す。
信号ドライバ３０は、半導体装置の各端子に対応して設けられた入出力パッド４００1〜４００Q（Ｑは、自然数）を有する。
信号ドライバ３０は、さらに入出力パッド４００j（１≦ｊ≦Ｑ、ｊは自然数）に対応して、Ｉ／Ｏ回路４１０jを有し、Ｉ／Ｏ回路領域を形成する。Ｉ／Ｏ回路４１０1〜４１０Qは、１又は複数のセレクタライン４３０が共通接続されている。以下では、セレクタラインが１６本であるものとする。
Ｉ／Ｏ回路４１０jは、複数の入力バッファ回路、複数の出力バッファ回路を含み、所与の選択信号に応じて、入力Ｉ／Ｏ回路若しくは出力Ｉ／Ｏ回路のいずれかとして機能するようになっている。例えば、Ｉ／Ｏ回路４１０1を入力Ｉ／Ｏ回路として、Ｉ／Ｏ回路４１０Qを出力Ｉ／Ｏ回路として設定した場合、入出力パッド４００1を介して入力された信号は、所与の第１の選択信号により、Ｉ／Ｏ回路４１０1のセレクタ回路によって、セレクタライン４３０のいずれか１つ（第１のセレクタライン）に出力される。その際、入力された高耐圧系若しくは低耐圧系の信号は、低耐圧系の電圧レベルに変換される。
Ｉ／Ｏ回路４１０Qでは、所与の第２の選択信号により、セレクタ回路によって第１のセレクタラインと、入出力パッド４１０Ｑとが電気的に接続される。その際、第１のセレクタラインを経由した信号は、高耐圧系若しくは低耐圧系の電圧レベルに変換される。
こうすることで、任意の入力端子からの信号を、所与の電圧にレベル変換し、任意の出力端子から出力させることができるようになる。
図１１に、上述したＩ／Ｏ回路４１０jのレイアウトイメージを模式的に示す。
Ｉ／Ｏ回路４１０j（１≦ｊ≦Ｑ）は、入出力パッド４００jと電気的に接続されるＬＶ（Low Voltage）−ＬＶバッファ回路４１２j、ＬＶ−ＨＶ（High Voltage）バッファ回路４１８j、セレクタ回路４２４j、ゲートアレイ（Gate Array：以下、Ｇ／Ａと略す。）回路４２６jを含む。
ＬＶ−ＬＶバッファ回路４１２jは、ＬＶ−ＬＶ出力バッファ回路４１４j、ＬＶ−ＬＶ入力バッファ回路４１６jを含む。
ＬＶ−ＬＶ出力バッファ回路（第１の出力バッファ回路）４１４jは、低耐圧（ＬＶ）系の信号の電圧を、ＬＶ系の電源電圧レベルに接続されたバッファ回路でバッファリングして、入出力パッド４００jに出力する回路である。
ＬＶ−ＬＶ入力バッファ回路（第１の入力バッファ回路）４１６jは、入出力パッド４００jを介して入力されたＬＶ系の信号の電圧を、ＬＶ系の電源電圧レベルに接続されたバッファ回路でバッファリングして、セレクタ回路４２４jに出力する回路である。
ＬＶ−ＨＶバッファ回路４１８jは、ＬＶ−ＨＶ出力バッファ回路４２０j、ＨＶ−ＬＶ入力バッファ回路４２２jを含む。
ＬＶ−ＨＶ出力バッファ回路（第２の出力バッファ回路）４２０jは、ＬＶ系の信号の電圧を、ＨＶ系の信号の電圧に変換して、入出力パッド４００jに出力する回路である。
ＨＶ−ＬＶ入力バッファ回路（第２の入力バッファ回路）４２２jは、入出力パッド４００jを介して入力されたＨＶ系の信号の電圧を、ＬＶ系の電源電圧レベルに接続されたバッファ回路でバッファリングして、セレクタ回路４２４jに出力する回路である。
セレクタ回路４２４jは、ＬＶ−ＬＶ出力バッファ回路４１４j、ＬＶ−ＬＶ入力バッファ回路４１６j、ＬＶ−ＨＶ出力バッファ回路４２０j、ＨＶ−ＬＶ入力バッファ回路４２２jのいずれか１つを、セレクタライン４３０のいずれか１つとを接続するための回路である。
Ｇ／Ａ回路４２６jは、ＬＶ−ＬＶ出力バッファ回路４１４j、ＬＶ−ＬＶ入力バッファ回路４１６j、ＬＶ−ＨＶ出力バッファ回路４２０j、ＨＶ−ＬＶ入力バッファ回路４２２jのいずれか１つを排他的に動作制御するための制御信号と、セレクタ回路４２４jの選択信号とを生成する論理回路である。
このようなＩ／Ｏ回路４１０jは、Ｇ／Ａ回路４２６jによって、ＬＶ−ＬＶ出力バッファ回路４１４j、ＬＶ−ＬＶ入力バッファ回路４１６j、ＬＶ−ＨＶ出力バッファ回路４２０j、ＨＶ−ＬＶ入力バッファ回路４２２jのいずれか１つのみが排他的に制御されるようになっている。すなわち、選択されなかった入力バッファ回路及び出力バッファ回路は、少なくともその出力がハイインピーダンス状態となるように制御される。選択された入力バッファ回路若しくは出力バッファ回路は、Ｇ／Ａ回路４２６jによって選択されたセレクタラインの１つと電気的に選択される。この選択されたセレクタラインは、他のＩ／Ｏ回路を介して、入出力パッドと電気的に接続されるようになっている。
こうすることで、Ｉ／Ｏ回路と入出力パッドとを任意に選択して、セレクタラインを介し、これら選択したＩ／Ｏ回路とを電気的に接続することによって、任意の端子間でＬＶ系若しくはＨＶ系の信号の電圧を変換して出力させることができる。
なお、図１１に示したように、Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線のいずれかに沿って、例えばＡｌが蒸着された入出力パッド４００jを切断し、互いに電気的に分離したパッドを形成することによって、Ｉ／Ｏ回路４１０j内でＬＶ系及びＨＶ系の信号インタフェース機能を持たせるようにしても良い。
図１２に、Ｉ／Ｏ回路４１０jの回路構成の一例の概要を示す。
入出力パッド４００jは、ＬＶ−ＬＶ出力バッファ回路４１４jの出力端子、ＬＶ−ＬＶ入力バッファ回路４１６jの入力端子、ＬＶ−ＨＶ出力バッファ回路４２０jの出力端子、ＨＶ−ＬＶ入力バッファ回路４２２jの入力端子と電気的に接続されている。
ＬＶ−ＬＶ出力バッファ回路４１４jの入力端子、ＬＶ−ＬＶ入力バッファ回路４１６jの出力端子、ＬＶ−ＨＶ出力バッファ回路４２０jの入力端子、ＨＶ−ＬＶ入力バッファ回路４２２jの出力端子は、スイッチ回路ＳＷＡの一端としてのノードＮＤ（第１のノード）と電気的に接続されている。
スイッチ回路ＳＷＡの他端は、セレクタスイッチＳＷ１〜ＳＷ１６を含むセレクタ回路４２４jを介して、セレクタラインＳＬ１〜ＳＬ１６と接続されている。
各バッファ回路を排他的に制御する制御信号ＳＢ１〜ＳＢ４、スイッチ回路ＳＷＡのオン・オフ制御をするスイッチ制御信号ＳＡ、セレクタスイッチＳＷ１〜ＳＷ１６を択一的に選択するための選択信号ＳＥＬ１〜ＳＥＬ１６は、制御回路４４０jによって生成される。この制御回路４４０jは、図７に示したようにＧ／Ａにより構成される。制御回路４４０jは、図示しないホストによる設定内容にしたがって、制御信号ＳＢ１〜ＳＢ４、選択信号ＳＥＬ１〜ＳＥＬ１６を生成するようになっている。
スイッチ回路ＳＷＡは、各バッファ回路と、セレクタスイッチＳＷ１〜ＳＷ１６とを電気的に切断することにより、ＬＶ−ＬＶ入力バッファ回路４１６j、ＨＶ−ＬＶ入力バッファ回路４２２jの出力負荷を軽減する。このため、ＬＶ−ＬＶ入力バッファ回路４１６j、ＨＶ−ＬＶ入力バッファ回路４２２jの小型化を図ることができる。
なお、本実施形態では、ＬＶ−ＬＶ出力バッファ回路４１４j、ＬＶ−ＬＶ入力バッファ回路４１６j、ＬＶ−ＨＶ出力バッファ回路４２０j、ＨＶ−ＬＶ入力バッファ回路４２２jは、制御信号ＳＢ１〜ＳＢ４と共に制御回路４４０jから供給される反転制御信号ＩＮＶ１〜ＩＮＶ４により、入力された信号の論理レベルを反転（位相を反転）して、出力することができるようになっている。なお、ここでは各バッファ回路に位相反転回路を設けるようにしているが、これに限定されるものではない。
以下では、各バッファ回路の具体的な構成例について説明する。
ここでは、ＬＶ系の電源電圧をＶＣＣ、ＨＶ系の電源電圧をＶＤＤ、接地レベルをＶＳＳとする。また、例えば制御信号ＣＯＮＴの反転信号をＸＣＯＮＴと表している。
図１３に、ＬＶ−ＬＶ出力バッファ回路４１４jの回路構成の一例を示す。
ＬＶ−ＬＶ出力バッファ回路４１４jは、インバータ回路５００j、５０４j、ＥＸＯＲ回路５０２j、レベルシフタ（Level Shifter：以下、ＬＳと略す。）５０６j、トランスファー回路５０８jを含む。
ＬＳ５０６j及びトランスファー回路５０８jは、ＨＶ系のトランジスタにより構成される。インバータ回路５００j、５０４j、ＥＸＯＲ回路５０２jは、ＬＶ系のトランジスタにより構成される。ＨＶ系のトランジスタは、例えばＬＶ系のトランジスタの酸化膜厚をより厚く形成し、高耐圧性を向上させている。そのため、ＨＶ系のトランジスタのデザインルールは、ＬＶ系のトランジスタのデザインルールより緩くせざるを得ず、回路面積が大きくなってしまう。
ＬＳ５０６jは、制御信号ＳＢ１とその反転信号ＸＳＢ１の電位差をＨＶ系の電圧に変換し、トランスファー回路５０８jのオン若しくはオフの制御を行う。
入力ノードＮＤは、インバータ回路５００jの入力ノードに接続される。
インバータ回路５００jの入力ノード及び出力ノードは、ＥＸＯＲ回路５０２jに接続される。ＥＸＯＲ回路５０２jは、反転制御信号ＩＮＶ１と、入力ノードＮＤの論理レベルとの排他的論理和を演算し、その結果がインバータ回路５０４jの入力ノードに供給される。
インバータ回路５０４jの出力ノードは、トランスファー回路５０８jを介して、入出力パッド４００jに接続される。
このようにＬＶ−ＬＶ出力バッファ回路４１４jは、入力ノードＮＤの論理レベルを、反転制御信号ＩＮＶ１により論理レベルの反転を任意に行うようにしている。また、その出力ノードを、ＨＶ系のトランスファー回路５０８jを介して、入出力パッド４００jに接続するようにしている。これにより、入出力パッド４００jに、誤ってＨＶ系の電圧が供給されて、ＬＶ系のトランジスタを破壊することなく信頼性を維持することができる。また、反転制御信号ＩＮＶ１により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
図１４に、ＬＶ−ＬＶ入力バッファ回路４１６jの回路構成の一例を示す。
ＬＶ−ＬＶ入力バッファ回路４１６jは、ＬＳ５２０j、トランスファー回路５２２j、インバータ回路５２４j、ＥＸＯＲ回路５２６jを含む。
ＬＳ５２０j及びトランスファー回路５２２jは、ＨＶ系のトランジスタにより構成される。インバータ回路５２４j、ＥＸＯＲ回路５２６jは、ＬＶ系のトランジスタにより構成される。
ＬＳ５２０jは、制御信号ＳＢ２とその反転信号ＸＳＢ２の電位差をＨＶ系の電圧に変換し、トランスファー回路５２２jのオン若しくはオフの制御を行う。
このようなトランスファー回路５２２jを介して、入出力パッド４００jは、ＬＶ系のトランジスタにより構成されたインバータ回路５２４jに接続される。
なお、インバータ回路５２４jの入力ノードは、接地レベルＶＳＳとの間にｎ型トランジスタ５２８jが接続されている。ｎ型トランジスタ５２８jのゲート電極には、制御信号ＳＢ２の反転信号ＸＳＢ２が供給されている。したがって、反転信号ＸＳＢ２が「Ｈ」のとき、ＬＶ−ＬＶ入力バッファ回路４１６jは非選択状態であるため、ｎ型トランジスタ５２８jを介してインバータ回路５２４jの入力ノードの電圧を接地レベルＶＳＳに固定することができ、非選択状態におけるインバータ回路５２４jの貫通電流を削減する。
インバータ回路５２４jの入力ノード及び出力ノードは、ＥＸＯＲ回路５２６jに接続される。ＥＸＯＲ回路５２６jは、反転制御信号ＩＮＶ２と、インバータ回路５２４jの入力ノードの論理レベルとの排他的論理和を演算し、その結果がノードＮＤの論理レベルとなる。
ＥＸＯＲ回路５２６jは、ｐ型トランジスタ５３０jを介してＬＶ系の電源電圧ＶＣＣと、ｎ型トランジスタ５３２jを介して接地レベルＶＳＳと接続される。ｐ型トランジスタ５３０jのゲート電極には、反転信号ＸＳＢ２が供給され、ｎ型トランジスタ５３２jのゲート電極には、制御信号ＳＢ２が供給される。
したがって、ＬＶ−ＬＶ入力バッファ回路４１６jが選択状態のときに、ノードＮＤは上述した排他的論理和の演算結果が出力され、非選択状態のときにノードＮＤはハイインピーダンス状態となる。
このようにＬＶ−ＬＶ入力バッファ回路４１６jは、入出力パッド４００jからの信号をＨＶ系のトランスファー回路５２２jで受け、ＥＸＯＲ回路５２６jで論理レベルの反転を任意に行うようにした。これにより、入出力パッド４００jに、誤ってＨＶ系の電圧が供給されても信頼性を損なうことがなく、ＬＶ系の電圧をノードＮＤに供給することができる。また、反転制御信号ＩＮＶ２により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
図１５に、ＬＶ−ＨＶ出力バッファ回路４２０jの回路構成の一例を示す。
ＬＶ−ＨＶ出力バッファ回路４２０jは、インバータ回路５４０j、５４４j、ＥＸＯＲ回路５４２jを含む。また、ＬＶ−ＨＶ出力バッファ回路４２０jは、ＮＡＮＤ回路５４６j、インバータ回路５４８j、５５２j、ＬＳ５５０jを含む。さらに、ＬＶ−ＨＶ出力バッファ回路４２０jは、ＮＯＲ回路５５４j、インバータ回路５５６j、５６０j、ＬＳ５５８jを含む。
このＬＶ−ＨＶ出力バッファ回路４２０jは、入出力パッド４００jへの出力をハイインピーダンス制御するために、ＨＶ系の電源電圧ＶＤＤと接地レベルＶＳＳとの間に、互いのドレイン端子が接続されたｐ型トランジスタ５６２jとｎ型トランジスタ５６４jとが接続されている。
インバータ回路５４０j、５４４j、５４８j、５５６j、ＥＸＯＲ回路５４２j、ＮＯＲ回路５４６j、ＮＡＮＤ回路５５４jは、ＬＶ系のトランジスタにより構成される。ＬＳ５５０j、５５８j、インバータ回路５５２j、５６０j、ｐ型トランジスタ５６２j、ｎ型トランジスタ５６４jは、ＨＶ系のトランジスタにより構成される。
入力ノードＮＤは、インバータ回路５４０jの入力ノードに接続される。
インバータ回路５４０jの入力ノード及び出力ノードは、ＥＸＯＲ回路５４２jに接続される。ＥＸＯＲ回路５４２jは、反転制御信号ＩＮＶ３と、入力ノードＮＤの論理レベルとの排他的論理和を演算し、その結果がインバータ回路５４４jの入力ノードに供給される。
インバータ回路５４４jの出力ノードは、ＮＯＲ回路５４６j及びＮＡＮＤ回路５５４jに接続される。
ＮＯＲ回路５４６jは、制御信号ＳＢ３の論理レベルと、インバータ回路５４４jの出力ノードの論理レベルとの反転論理和（ＮＯＲ）を演算し、その結果をインバータ回路５４８jの入力ノードに供給する。
ＮＡＮＤ回路５５４jは、制御信号ＳＢ３の論理レベルと、インバータ回路５４４jの出力ノードの論理レベルとの反転論理積（ＮＡＮＤ）を演算し、その結果をインバータ回路５５６jの入力ノードに供給する。
ＬＳ５５０jは、インバータ回路５４８jの入力ノード及び出力ノードの電位差をＨＶ系の電圧に変換し、ＨＶ系のトランジスタにより構成されたインバータ回路５５２jの入力ノードに供給する。インバータ回路５５２jの出力ノードは、ｐ型トランジスタ５６２jのゲート電極に接続される。
ＬＳ５５８jは、インバータ回路５５６jの入力ノード及び出力ノードの電位差をＨＶ系の電圧に変換し、ＨＶ系のトランジスタにより構成されたインバータ回路５６０jの入力ノードに供給する。インバータ回路５６０jの出力ノードは、ｎ型トランジスタ５６４jのゲート電極に接続される。
このようにＬＶ−ＨＶ出力バッファ回路４２０jは、入力ノードＮＤの論理レベルを、反転制御信号ＩＮＶ３により論理レベルの反転を任意に行うようにしている。また、その出力ノードと制御信号ＳＢ３とにより生成したゲート制御信号を、ＬＳ５５０j、５５８jによりＨＶ系の電圧に変換して、ｐ型トランジスタ５６２j及びｎ型トランジスタ５６４jを制御するようにしている。
これにより、反転制御信号ＩＮＶ３により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。また、ＬＶ系の電圧をＨＶ系の電圧にレベル変換するとともに、その出力をハイインピーダンス制御することができる出力バッファ回路を提供する。
図１６に、ＨＶ−ＬＶ入力バッファ回路４２２jの回路構成の一例を示す。
ＨＶ−ＬＶ入力バッファ回路４２２jは、インバータ回路５７０j、ＥＸＯＲ回路５７２jを含む。
インバータ回路５７０ｊは、ＨＶ系のトランジスタにより構成され、電源電圧レベルとして、ＬＶ系の電源電圧ＶＣＣが供給される。
入出力パッド４００jは、インバータ回路５７０jの入力ノードに接続される。これにより、入出力パッド４００jにＬＶ系の信号の電圧が供給されたときに、インバータ回路５７０jは、この信号を検出し、出力ノードに反転信号を生成する。
インバータ回路５７０jの入力ノード及び出力ノードは、ＥＸＯＲ回路５７２jに接続される。ＥＸＯＲ回路５７２jは、反転制御信号ＩＮＶ４と、入出力パッド４００jの論理レベルとの排他的論理和を演算し、その結果がノードＮＤの論理レベルとなる。
ＥＸＯＲ回路５７２jは、ｐ型トランジスタ５７４jを介してＬＶ系の電源電圧ＶＣＣと、ｎ型トランジスタ５７６jを介して接地レベルＶＳＳと接続される。ｐ型トランジスタ５７４jのゲート電極には、反転信号ＸＳＢ４が供給され、ｎ型トランジスタ５７６jのゲート電極には、制御信号ＳＢ４が供給される。
したがって、ＨＶ−ＬＶ入力バッファ回路４２２jが選択状態のときに、ノードＮＤは上述した排他的論理和の演算結果が出力され、非選択状態のときにノードＮＤはハイインピーダンス状態となる。
このようにＨＶ−ＬＶ入力バッファ回路４２２jは、入出力パッド４００jからの信号を、ＬＶ系の電源電圧ＶＣＣが接続されたＨＶ系のインバータ回路５７０jで受け、ＥＸＯＲ回路５２６jで論理レベルの反転を任意に行うようにしている。これにより、入出力パッド４００jに、誤ってＨＶ系の電圧が供給されても信頼性を損なうことがなく、ＬＶ系の電圧をノードＮＤに供給することができる。また、反転制御信号ＩＮＶ２により論理レベルの反転を任意に行うことができるので、外部のインタフェース仕様の変更に伴う設計変更を回避し、開発期間の短縮化を図ることも可能となる。
上述したように各種バッファ回路を排他的に制御する制御回路４４０jは、制御信号ＳＢ１〜ＳＢ４、選択信号ＳＥＬ１〜ＳＥＬ１６、スイッチ制御信号ＳＡを生成する。
図１７に、制御回路４４０jの回路構成の一例を示す。
制御回路４４０jは、例えばＬＣＤコントローラ６０により、所与のコマンドレジスタを設定することにより、上述した制御信号ＳＢ１〜ＳＢ４、選択信号ＳＥＬ１〜ＳＥＬ１６、スイッチ制御信号ＳＡを生成する。
例えば、ＬＣＤコントローラ６０によって所与のコマンドレジスタへのアクセスがあったときに生成されるアドレスデコードパルスと、クロック信号ＣＫとに同期して、データバスＤ７−Ｄ０を１ビットずつフリップフロップに保持する。各フリップフロップは、例えば初期状態設定用の初期データＳ７−Ｓ０の対応するビットデータ若しくは反転リセット信号ＸＲＥＳによりセット、リセットが行われる。この場合、初期データＳ７−Ｓ０をＡｌ切り替えで、電源電圧若しくは接地レベルに固定させることで、一括的に初期状態の設定を行うことができる。
このように各フリップフロップに保持されたデータは、デコーダ回路によって制御信号ＳＢ１〜ＳＢ４等がデコード出力される。このような制御回路４４０jにより、セレクタ回路４２４jにおいて、セレクタライン４３０のうち任意のセレクタラインを１つ選択することができ、４つのバッファ回路を排他的に動作制御することができる。
なお、スイッチ制御信号ＳＡにより、適宜バッファ回路とセレクタラインとを電気的に切断することによって、出力負荷の低減を図ることができるようになっている。
また、反転制御信号ＩＮＶ１〜ＩＮＶ４についても、同様に生成することができる。
５． 本実施形態における信号ドライバが適用された液晶装置
図１８に、本実施形態における信号ドライバが適用された液晶装置１０の構成の概要を示す。
ただし、図４と同一部分には同一符号を付し、適宜説明を省略する。
ＬＣＤコントローラ６０は、信号ドライバ３０に対して、クロック信号ＣＰＨ、水平同期信号としてのラッチパルスＬＰ、コマンドを指定するためのコマンド信号ＣＭＤ、信号の反転信号ＩＮＶ、画像データやコマンドデータが伝送されるデータＤ０−Ｄ１７、極性反転駆動タイミングとしての極性反転信号ＰＯＬ、出力イネーブル信号ＯＥ、イネーブル入出力信号ＥＩＯ、反転リセット信号ＸＲＥＳＨを供給し、信号駆動制御を行う。
また、ＬＣＤコントローラ６０は、走査ドライバ５０に対して、クロック信号ＣＰＶ、垂直同期信号としてのスタート信号ＳＴＶ、反転出力イネーブル信号ＸＯＥＶ、全走査ラインの出力を制御する出力制御信号ＸＯＨＶ、反転リセット信号ＸＲＥＳＶを供給し、走査駆動制御を行うことができるようになっている。本実施形態では、これらＬＣＤコントローラ６０から走査ドライバ５０に対して供給されるべき制御信号を、上述したようなＩ／Ｏ回路を有する信号ドライバ３０で中継し、レベル変換した後に、走査ドライバ５０に対して供給するようになっている。
さらに、ＬＣＤコントローラ６０は、電源回路８０に対して、スタンバイ制御信号ＸＳＴＢＹ、昇圧モードの設定信号ＰＭＤＥ、１次及び２次昇圧系クロックＰＣＫ１、ＰＣＫ２、対向電極電圧の極性反転信号ＶＣＯＭを供給し、電源制御を行うことができるようになっている。本実施形態では、これらＬＣＤコントローラ６０から電源回路８０に対して供給されるべき制御信号を、上述したようなＩ／Ｏ回路を有する信号ドライバ３０で中継し、レベル変換した後に、電源回路８０に対して供給するようになっている。
こうすることで、より複雑な回路構成を有するＬＣＤコントローラ６０において、ＨＶ系のインタフェース回路を設ける必要がなくなり、中耐圧プロセスで製造される信号ドライバ３０でレベル変換を行って中継させるようにした。したがって、ＬＣＤコントローラ６０は、汎用性が高く、微細化プロセスによるチップサイズの縮小化により、大幅な低コスト化を図ることができるようになる。
図１９（Ａ）、（Ｂ）に、上述した液晶装置１０を表示駆動する信号ドライバ３０等の配置の一例を示す。
図１９（Ａ）に示すように、信号ドライバ３０のＬＣＤパネル２０の信号ライン駆動側に対向する辺（電気光学装置側の第１の辺に対向する第２の辺）にその両隣に電源回路制御用の入力信号群が入力される入力端子群、走査ドライバ制御用の入力信号群が入力される入力端子群を設定する。さらに、その両端側に、電源回路制御用の入力端子群を介して入力された入力信号群を上述したようにレベル変換等した出力信号群が出力される電源回路用の出力端子群と、走査ドライバ制御用の入力端子群を介して入力された入力信号群を上述したようにレベル変換等した出力信号群が出力される走査ドライバ用の出力端子群とを設定する。
この場合、図１９（Ｂ）に示したように、信号ドライバ３０の信号ライン駆動側と対向する辺（電気光学装置側の第１の辺に対向する第２の辺）側の中心部に、ＬＣＤコントローラ６０から信号ドライバ制御用、電源回路制御用及び走査ドライバ制御用の各入力信号群が入力され、その両端部から中継した電源回路用及び走査ドライバ制御用の出力信号群が出力されるため、上記制御信号が互いに交差することがない。
図２０（Ａ）、（Ｂ）に、上述した液晶装置１０を表示駆動する信号ドライバ等の配置の他の例を示す。
図２０（Ａ）に示すように、信号ドライバ３０のＬＣＤパネル２０の信号ライン駆動側に対向する辺（電気光学装置側の第１の辺に対向する第２の辺）にＩ／Ｏ回路領域を設け、その中心部からコーナー部の方向に順に、ＬＣＤコントローラ６０からの各種入力信号群が入力される入力端子群、走査ドライバ制御用の出力信号群が出力される出力端子群、電源回路制御用の出力信号群が出力される出力端子群を設定する。
この場合、図２０（Ｂ）に示したように、信号ドライバ３０と走査ドライバ５０の間に電源回路８０を配置させることができるので、ＬＣＤパネル２０及び走査ドライバ５０に対して所与の電源電圧を供給するための電源線の配線は、他の信号の配線と交差することがなく、効率的に配線することができる。
また、図２１に示すように、例えばＡ０−Ａ２のようなバスの場合、入力信号群については方向Ｅに沿って、Ａ０、Ａ１、Ａ２の順に入力端子を設定し、出力信号群については方向Ｅに沿って、Ａ２、Ａ１、Ａ０の順に出力端子を設定することで、バスの並び方向を維持した状態で、上述したレベル変換や位相反転を行った信号の中継が可能となる。
このような信号ドライバ３０は、図２２に示すようにＨＶ系の電源電圧ＶＤＤを供給するための電源ライン、ＬＶ系の電源電圧ＶＣＣを供給するための電源ライン、接地レベルＶＳＳを供給するための電源ラインがチップ周辺部に沿って周回するように配置された場合、これら各電源ラインの下部に、上述した機能を有するＩ／Ｏ回路領域７００を設けることによって、チップの面積拡大を回避して、低コスト化に効果的に信号ドライバを提供することができる。
６． その他
本実施形態では、ＴＦＴ液晶を用いたＬＣＤパネルを供える液晶装置を例に説明したが、これに限定されるものではない。例えば、信号ライン及び走査ラインにより特定される画素に対応して設けられた有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバ及び走査ドライバにも適用することができる。
図２３に、このような信号ドライバ及び走査ドライバにより表示制御される有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す。
有機ＥＬパネルは、信号ラインＳmと走査ラインＧnとの交差点に、駆動ＴＦＴ８００nmと、スイッチＴＦＴ８１０nmと、保持キャパシタ８２０nmと、有機ＬＥＤ８３０nmとを有する。駆動ＴＦＴ８００nmは、ｐ型トランジスタにより構成される。
駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは、電源ラインに直列に接続される。
スイッチＴＦＴ８１０nmは、駆動ＴＦＴ８００nmのゲート電極と、信号ラインＳmとの間に挿入される。スイッチＴＦＴ８１０nmのゲート電極は、走査ラインＧmに接続される。
保持キャパシタ８２０nmは、駆動ＴＦＴ８００nmのゲート電極と、キャパシタラインとの間に挿入される。
このような有機ＥＬ素子において、走査ラインＧnが駆動されスイッチＴＦＴ８１０nmがオンになると、信号ラインＳmの電圧が保持キャパシタ８２０nmに書き込まれるとともに、駆動ＴＦＴ８００nmのゲート電極に印加される。駆動ＴＦＴ８００nmのゲート電圧Ｖｇｓは、信号ラインＳmの電圧によって決まり、駆動ＴＦＴ８００nmに流れる電流が定まる。駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nmとは直列接続されているため、駆動ＴＦＴ８００nmに流れる電流がそのまま、有機ＬＥＤ８３０nmに流れる電流となる。
したがって、保持キャパシタ８２０nmにより信号ラインＳmの電圧に応じたゲート電圧Ｖｇｓを保持することによって、例えば１フレーム期間中において、ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０nmに流すことで、当該フレームにおいて光り続ける画素を実現することができる。
図２４（Ａ）に、上述した信号ドライバ及び走査ドライバにより表示制御される有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す。図２４（Ｂ）に、この画素回路の表示制御タイミングの一例を示す。
この場合も、有機ＥＬパネルは、駆動ＴＦＴ９００nmと、スイッチＴＦＴ９１０nmと、保持キャパシタ９２０nmと、有機ＬＥＤ９３０nmとを有する。
図２３に示した２トランジスタ方式の画素回路と異なる点は、定電圧の代わりにスイッチ素子としてのｐ型ＴＦＴ９４０nmを介して定電流源９５０nmからの定電流Ｉｄａｔａを画素に供給するようにした点と、電源ラインにスイッチ素子としてのｐ型ＴＦＴ９６０nmを介して保持キャパシタ９２０nm及び駆動ＴＦＴ９００nmと接続するようにした点である。
このような有機ＥＬ素子において、まずゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電源ラインを遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオンにして、定電流源９５０nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００nmに流す。
駆動ＴＦＴ９００nmに流れる電流が安定するまでの間に、保持キャパシタ９２０nmには定電流Ｉｄａｔａに応じた電圧が保持される。
続いて、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９４０nmとスイッチＴＦＴ９１０nmをオフにし、さらにゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０nmをオンにし、電源ラインと駆動ＴＦＴ９００nm及び有機ＬＥＤ９３０nmを電気的に接続する。このとき、保持キャパシタ９２０nmに保持された電圧により、定電流Ｉｄａｔａとほぼ同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９３０nmに供給される。
このような有機ＥＬ素子では、例えば、走査ラインをゲート電圧Ｖｓｅｌ、信号ラインをデータ線として構成することができる。
有機ＬＥＤは、透明アノード（ＩＴＯ）の上部に発光層を設け、さらにその上部にメタルカソードを設けるようにしても良いし、メタルアノードの上部に、発光層、光透過性カソード、透明シールを設けるようにしても良く、その素子構造に限定されるものではない。
以上説明したような有機ＥＬ素子を含む有機ＥＬパネルを表示駆動する信号ドライバを上述したように構成することによって、有機ＥＬパネルを表示制御する表示コントローラの微細化を図ることができる。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、プラズマディスプレイ装置にも適用可能である。
また、本実施形態では、ライン駆動回路として信号ドライバを例に説明したが、これに限定されるものではない。
本実施形態におけるライン駆動回路を含む表示装置の構成の概要を示すブロック図である。 本実施形態における液晶装置のＬＣＤパネルの駆動波形の一例を示す説明図である。 比較例として液晶装置を構成する各半導体装置の接続関係の一例を示す説明図である。 本実施形態における液晶装置を構成する各半導体装置の接続関係の一例を示す説明図である。 図５（Ａ）は、ガラス基板上にＬＣＤパネル、信号ドライバ等が実装されるＣＯＧモジュールを模式図である。図５（Ｂ）は、ＣＰＵ等が実装されるＰＣＢを示す模式図である。図５（Ｃ）は、ＣＯＧモジュールとＰＣＢとを横方向から見た模式図である。 図６（Ａ）は、ガラス基板上にＬＣＤパネル、フレキシブルテープ上に信号ドライバ等が実装されるＣＯＦモジュールを模式図である。図６（Ｂ）は、ＣＰＵ等が実装されるＰＣＢを示す模式図である。図６（Ｃ）は、ＣＯＦモジュールとＰＣＢとを横方向から見た模式図である。 本実施形態における信号ドライバの原理的構成を示す構成図である。 図８（Ａ）は、より具体的な信号ドライバの構成の第１の例を示す説明図である。図８（Ｂ）は、より具体的な信号ドライバの構成の第２の例を示す説明図である。図８（Ｃ）は、より具体的な信号ドライバの構成の第３の例を示す説明図である。 図９（Ａ）は、入力端子群及び出力端子群を設定した信号ドライバ３０の第１の例を示す説明図である。図９（Ｂ）は、入力端子群及び出力端子群を設定した信号ドライバ３０の第２の例を示す説明図である。 本実施形態における信号ドライバの構成の概要を示す構成図である。 本実施形態における信号ドライバのＩ／Ｏ回路のレイアウトイメージを模式的に示す模式図である。 本実施形態におけるＩ／Ｏ回路の回路構成の一例の概要を示す構成図である。 本実施形態におけるＬＶ−ＬＶ出力バッファ回路の回路構成の一例を示す回路図である。 本実施形態におけるＬＶ−ＬＶ入力バッファ回路の回路構成の一例を示す回路図である。 本実施形態におけるＬＶ−ＨＶ出力バッファ回路の回路構成の一例を示す回路図である。 本実施形態におけるＨＶ−ＬＶ入力バッファ回路の回路構成の一例を示す回路図である。 本実施形態における制御回路の回路構成の一例を示す構成図である。 本実施形態における信号ドライバが適用された液晶装置の構成の概要を示す説明図である。 図１９（Ａ）は、Ｉ／Ｏ回路領域の中心部付近に信号ドライバ制御用の入力信号群が入力される入力端子群を設定した場合の信号ドライバの説明図である。図１９（Ｂ）は、この信号ドライバを適用した場合の液晶装置の信号配線の一例を示す説明図である。 図２０（Ａ）は、中心部からコーナー部の方向に順に、ＬＣＤコントローラの各種入力信号群が入力される入力端子群、走査ドライバ制御用の出力信号群が出力される出力端子群、電源回路制御用の出力信号群が出力される出力端子群を設定した場合の信号ドライバの説明図である。図２０（Ｂ）は、この信号ドライバを適用した場合の液晶装置の信号配線の一例を示す説明図である。 本実施形態における信号ドライバにおいて、バスを中継する場合の端子の設定順序について説明するための説明図である。 本実施形態における信号ドライバにおいて、Ｉ／Ｏ回路領域の配置について説明するための説明図である。 有機ＥＬパネルにおける２トランジスタ方式の画素回路の一例を示す回路図である。 図２４（Ａ）は、有機ＥＬパネルにおける４トランジスタ方式の画素回路の一例を示す回路図である。図２４（Ｂ）は、４トランジスタ方式の画素回路の表示制御タイミングの一例を示すタイミング図である
符号の説明
１０、１００ 液晶装置、 ２０、１２０ ＬＣＤパネル、 ２２nm ＴＦＴ、
２４nm 液晶容量、２６nm 画素電極 ２８nm 対向電極、 ３０、１３０ 信号ドライバ ５０、１５０ 走査ドライバ、 ６０、１６０ ＬＣＤコントローラ、
８０、１８０ 電源回路、 ２００、２１０ インタフェース部、
２８０ Ｉ／Ｏ回路領域、 ２８２ 入力端子群、 ２８４ 出力端子群、
２８６ 位相反転回路、 ２８８ Ｌ／Ｓ、 ４００1〜４００Q 入出力パッド、
４１０1〜４１０Q Ｉ／Ｏ回路、 ４１２j ＬＶ−ＬＶバッファ回路、
４１４j ＬＶ−ＬＶ出力バッファ回路、 ４１６j ＬＶ−ＬＶ入力バッファ回路、
４１８j ＬＶ−ＨＶバッファ回路、 ４２０j ＬＶ−ＨＶ出力バッファ回路、
４２２j ＨＶ−ＬＶ入力バッファ回路、 ４２４j セレクタ回路、
４２６j Ｇ／Ａ回路、 ４３０ セレクタライン、 ４４０j 制御回路、
５００j、５０４j、５２４j、５４０j、５４４j、５４８j、５５２j、５５６j、５６０j、５７０j インバータ回路、５０２j、５２６j、５４２j、５７２j ＥＸＯＲ回路、 ５０６j、５２０j、５５０j、５５８j ＬＳ、 ５０８j、５２２j トランスファー回路、５２８j、５３２j、５６４j、５７６j ｎ型トランジスタ、５３０j、５６２j、５７４j ｐ型トランジスタ、５４６j ＮＡＮＤ回路、 ５５４j ＮＯＲ回路

Claims (12)

  1. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
    電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
    前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
    前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
    を含み、
    前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
    前記Ｉ／Ｏ回路は、
    複数のセレクタラインと、
    所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
    所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
    を含み、
    前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
    前記Ｉ／Ｏ回路領域は、前記ライン駆動回路の前記第２の辺側に配置されていることを特徴とするライン駆動回路。
  2. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
    電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
    前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
    前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
    を含み、
    前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
    前記Ｉ／Ｏ回路は、
    複数のセレクタラインと、
    所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
    所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
    を含み、
    前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
    前記第１の端子群は、少なくとも前記ライン駆動回路の前記第２の辺の中央部に配置されていることを特徴とするライン駆動回路。
  3. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
    電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路に対し供給されるべき信号群が入力される第１の端子群と、
    前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
    前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
    を含み、
    前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
    前記Ｉ／Ｏ回路は、
    複数のセレクタラインと、
    所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
    所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
    を含み、
    前記Ｉ／Ｏ回路領域は、前記ライン駆動回路の内部回路に電源電圧を供給する電源配線の下の領域に配置され、
    前記電源配線は、
    前記ライン駆動回路の一辺のチップ周辺部に配置されていることを特徴とするライン駆動回路。
  4. 請求項１乃至３のいずれかにおいて、
    前記Ｉ／Ｏ回路領域は、前記第２の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴とするライン駆動回路。
  5. 請求項１乃至４のいずれかにおいて、
    前記第１のセレクタラインの電圧を、低耐圧系の電圧に変換して前記出力端子に供給する第１の出力バッファ回路と、
    前記第１のセレクタラインの電圧を、高耐圧系の電圧に変換して前記出力端子に供給する第２の出力バッファ回路と、
    前記入力端子に供給された低耐圧系の電圧を、低耐圧系の電圧のまま前記第１のセレクタラインに供給する第１の入力バッファ回路と、
    前記入力端子に供給された高耐圧系の電圧を、低耐圧系の電圧に変換して前記第１のセレクタラインに供給する第２の入力バッファ回路と、
    を含み、
    前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のいずれか１つのバッファ回路を動作状態にし、他のバッファ回路を非動作状態にする排他的動作制御が行われることを特徴とするライン駆動回路。
  6. 請求項５において、
    前記第１及び第２の出力バッファ回路と前記第１及び第２の入力バッファ回路のうち少なくとも１つは、所与の反転制御信号に基づいて出力信号又は入力信号の位相を反転する位相反転回路を含むことを特徴とするライン駆動回路。
  7. 請求項５又は６において、
    前記第１及び第２の入力バッファ回路の入力端子と前記第１及び第２の出力バッファ回路の出力端子とが共通接続される第１のノードと、前記第１のセレクタラインとの間に挿入されたスイッチング手段
    を含むことを特徴とするライン駆動回路。
  8. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置の第１のラインを駆動するライン駆動回路であって、
    電気光学装置を表示制御する表示コントローラから、第２のラインを駆動する第２のライン駆動回路及び電源回路に対し供給されるべき信号群が入力される第１の端子群と、
    前記第２のライン駆動回路に対して、前記信号群を出力するための第２の端子群と、
    前記第１の端子群を介して入力された信号群を、前記第２の端子群に出力する回路を含むＩ／Ｏ回路領域と、
    前記電源回路に対して、前記信号群を出力するための第３の端子群と、
    を含み、
    前記Ｉ／Ｏ回路領域は、端子ごとに設けられたＩ／Ｏ回路を有し、
    前記Ｉ／Ｏ回路は、
    複数のセレクタラインと、
    所与の第１の選択信号に基づき、前記第１の端子群のいずれかと前記複数のセレクタラインのうちいずれか１つの第１のセレクタラインとを、接続するための第１のセレクタ回路と、
    所与の第２の選択信号に基づき、前記第２の端子群のいずれかと前記第１のセレクタラインとを、接続するための第２のセレクタ回路と、
    を含み、
    前記ライン駆動回路の第１の辺と該第１の辺と対向する第２の辺のうち前記電気光学装置に近い前記第１の辺が前記複数の第２のラインの並び方向と平行になるように配置される場合に、
    前記第２の辺の中央部からコーナー部に沿って、前記第２、第３の端子群の順に配置されていることを特徴とするライン駆動回路。
  9. 請求項８において、
    前記Ｉ／Ｏ回路領域は、前記第２又は第３の端子群を、所与の複数の端子群のいずれかの端子群に切り替えるための切り替え回路を含むことを特徴とするライン駆動回路。
  10. 請求項１乃至９のいずれかにおいて、
    前記第１のラインは、画像データに基づく電圧が供給される信号ラインであることを特徴とするライン駆動回路。
  11. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素と、
    請求項１０記載のライン駆動回路と、
    前記第２のラインを駆動する第２のライン駆動回路と、
    を含むことを特徴とする電気光学装置。
  12. 互いに交差する複数の第１のライン及び複数の第２のラインにより特定される画素を有する電気光学装置と、
    請求項１０記載のライン駆動回路と、
    前記第２のラインを駆動する第２のライン駆動回路と、
    を含むことを特徴とする表示装置。
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