JP2006059493A - 再生装置 - Google Patents

Abstract

【課題】記録媒体からデータを読み出して再生処理を行う際に、エラー発生時であっても処理負荷が小さく高品質で再生処理を行うことができる再生装置を提供する。
【解決手段】記録媒体２から、データＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読み出す読出部１１と、読出部１１が読み出した信号を記憶するメモリ１２と、メモリ１２に記憶されたデータＦ３およびアドレス情報ｄ５に基づいて再生処理を行い、かつセクタ毎に誤り検出用信号ＣＲＣに基づいてアドレス情報ｄ５の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報ｄ５に誤りが検出された場合に、誤りが検出されたアドレス情報ｄ５を含むセクタのデータＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読出部１１に再度読み出させる制御部１３とを設ける。
【選択図】図１

Description

本発明は、例えば、光ディスクや光磁気ディスク等の記録媒体に記録されているデータを読み出して再生する再生装置に関するものである。

光ディスクや光磁気ディスク等の記録媒体に記録されているデータを読み出して再生する再生装置が知られている。
例えば、いわゆるＣＤＤＡ（Compact Disc Digital Audio）とよばれる音楽データ等が記録されている光ディスクから、音楽データを１倍速再生を行う再生装置が知られている。
また、ＤＶＤ（Digital Versatile Disk）プレーヤやＰＣ（パーソナルコンピュータ）に採用されている倍速バッファリング再生を行う再生装置も知られている。

例えば、上述した１倍速再生を行う再生装置は、光ディスクから読み出す入力スピードと、音声出力の出力スピードが略同じであり、エラー発生時には再度読み出し処理を行わずに補正処理を行う。しかし、エラーデータを基に補正処理を行うので出力される音声の品質が低下する。

また、倍速バッファリング再生方法を採用する再生装置は、光ディスクからデータとアドレス情報を読み出して記憶し、読み出したデータにエラーが存在していた場合に、そのエラーデータに対応するアドレス情報を記憶しておき、そのアドレス情報に対応するセクタに対して再度読み出し処理を行う、またはエラーと疑われるポイントまで遡り再度読み出し処理を行う。
上述したような装置では、読み出したデータやアドレス、エラーデータのアドレスを記憶する回路や、データの誤りを監視する手段が必要であり、処理負荷が大きい。

本発明は、かかる事情に鑑みてなされたものであり、その目的は記録媒体からデータを読み出して再生処理を行う際に、エラー発生時であっても処理負荷が小さく高品質で再生処理を行うことができる再生装置を提供することにある。

前記目的を達成するために、本発明の観点の再生装置は、予め規定されたデータ長のブロック毎に、データ、アドレス情報、および当該アドレス情報の誤り検出用信号が関連付けられて記録されている記録媒体から、前記データ、アドレス情報、および誤り検出用信号を読み出す読出手段と、前記読出手段が読み出した前記データ、アドレス情報、および誤り検出用信号を関連付けて記憶する記憶手段と、前記記憶手段に記憶されたデータおよびアドレス情報に基づいて再生処理を行い、かつ前記ブロック毎に前記誤り検出用信号に基づいて前記アドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続して前記アドレス情報に誤りが検出された場合に、前記誤りが検出されたアドレス情報を含むブロックの前記データ、アドレス情報、および誤り検出用信号を前記読出手段に再度読み出させる制御手段とを有する。

本発明の観点の再生装置によれば、読出手段により記録媒体から、前記データ、アドレス情報、および誤り検出用信号を前記ブロック毎に読み出して、記憶手段がその読み出したデータ、アドレス情報、および誤り検出用信号を関連付けて記憶する。
制御手段は、記憶手段に記憶されたデータおよびアドレス情報に基づいて再生処理を行い、かつブロック毎に誤り検出用信号に基づいてアドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報に誤りが検出された場合に、誤りが出されたアドレス情報を含むブロックのデータ、アドレス情報、および誤り検出用信号を読出手段に再度読み出させる。

本発明によれば、記録媒体からデータを読み出して再生処理を行う際に、エラー発生時であっても処理負荷が小さく高品質で再生処理を行うことができる再生装置を提供することができる。

図１は、本発明に係る第１実施形態の再生装置の機能ブロック図である。
本実施形態に係る再生装置１は、例えば記録媒体として光ディスクや、光磁気ディスク、磁気ディスク等の記録媒体から読み出したデータをメモリに記録して、その記録したデータを基に再生処理を行う。つまり再生装置１は、いわゆる倍速バッファリング再生処理を行う。

その際、記録媒体から予め規定されたブロック毎に読み出されたデータ、アドレス情報、および当該アドレス情報に基づいて、アドレス情報の正誤判定処理を行い、設定回数連続してアドレス情報に誤りが検出された場合に、前記誤りが検出されたアドレス情報を含むブロックの前記データ、アドレス情報、および誤り検出用信号を再度読み出す。
以下、図面を参照しながら詳細に本実施形態に係る再生装置１を説明する。

再生装置１は、例えば図１に示すように、読出部１１、メモリ１２、および制御部１３を有する。
読出部１１は本発明に係る読取手段の一例に相当し、メモリ１２は本発明に係る記憶手段の一例に相当し、制御部１３は本発明に係る制御手段の一例に相当する。

読出部１１は、例えば制御部１３の制御により、予め規定されたデータ長のブロック毎に、データ、アドレス情報、および当該アドレス情報の誤り検出用信号が関連付けられて記録されている記録媒体２から、データ、アドレス情報、および誤り検出用信号をブロック毎に読み出し、読み出した結果に応じた信号Ｓ１１を制御部１３に出力する。

図２は、図１に示した再生装置により読み取られる記録媒体の信号フォーマットの一具体例を説明するための図である。図２を参照しながら、本実施形態に係る記録媒体としての光ディスクに記録されている信号フォーマットを説明する。

上述したように本実施形態に係る記録媒体２は、例えば予め規定されたデータ長のブロック毎に、データ、アドレス情報、および当該アドレス情報の誤り検出用信号が関連付けられて記録されている。

詳細には、本実施形態ではフレームＦは、例えば図２に示すように、大きさが５８８チャンネルビット長であり、再生装置１が処理するデータの最小基本単位である。

フレームＦは、例えば図２に示すように、同期パターン部Ｆ１、サブコーディング部Ｆ２、データＦ３、パリティＦ４、および結合データＣを有する。

同期パターン部Ｆ１は、１フレームの先頭位置を示すための信号であり、規定されたパターンのビット列を示す信号である。
本実施形態では、同期パターン部Ｆ１のビット長（大きさ）は２４ビットである。

サブコーディング部Ｆ２は、データ部の頭出しや、ピックアップを移動させる際に参照されるデータを有する。本実施形態では、サブコーディング部Ｆ２のビット長（大きさ）は１４ビット（１シンボル）である。

データＦ３は、例えば音楽データや音声データ、コンテンツデータ等のデータである。本実施形態では、データＦ３のビット長（大きさ）は１４ビット（１シンボル）である。
パリティＦ４は、例えばデータＦ３等の誤り検出時に参照されるビットデータであり、例えばＣＩＲＣの誤り検出処理時に参照される。本実施形態では、パリティＦ４のビット長（大きさ）は１４ビット（１シンボル）である。

結合データＣは、各シンボルの結合のために予め規定されたパターンのデータ列のデータである。本実施形態では、結合データＣのビット長（大きさ）は３ビットである。

図３は、図２に示した複数個のフレームＦを単位したサブコーディングフレームを説明するための図である。
複数個、例えば本実施形態では９８個のフレームＦを１セクタという。本実施形態では９８個のフレームＦである１セクタが、本発明に係る予め規定されたデータ長のブロックに対応する。

また、この９８個のフレームのサブコーディング部Ｆ２により構成される部分をサブコーディングフレームという。また、この９８ビットのサブコーディング部Ｆ２には、本発明に係るアドレス情報や、そのアドレス情報の誤り検出用信号を有する。

図４は、図３に示した複数個のフレームに含まれるサブコーディング部Ｆ２を説明するための図である。
例えば図４に示すように、１フレーム目のサブコーディング部Ｆ２は同期信号Ｓ０を有し、２フレーム目のサブコーディング部Ｆ２は同期信号Ｓ１を有し、（２＋ｉ）フレーム目のサブコーディング部Ｆ２はチャンネルデータＰ_ｉ，Ｑ_ｉ，Ｒ_ｉ，Ｓ_ｉ，Ｔ_ｉ，Ｕ_ｉ，Ｖ_ｉ，Ｗ_ｉ（ｉ＝１〜９６）を有する。

本実施形態では、チャンネル情報Ｐは複数個のチャンネルデータＰ_１〜Ｐ_９６を有し、チャンネル情報Ｑは複数個のチャンネルデータＱ_１〜Ｑ_９６を有し、チャンネル情報Ｒは複数個のチャンネルデータＲ_１〜Ｒ_９６を有し、チャンネル情報Ｓは複数個のチャンネルデータＳ_１〜Ｓ_９６を有し、チャンネル情報Ｔは複数個のチャンネルデータＴ_１〜Ｔ_９６を有し、チャンネル情報Ｕは複数個のチャンネルデータＵ_１〜Ｕ_９６を有し、チャンネル情報Ｖは複数個のチャンネルデータＶ_１〜Ｖ_９６を有し、チャンネル情報Ｗは複数個のチャンネルデータＷ_１〜Ｗ_９６を有する。

チャンネルデータＰ_ｉ（ｉ＝１〜９６）は、例えば音楽データと音楽データの間（Pause）をビットデータ’１’で示す。
チャンネル情報Ｑは、例えばアクセス経過時間情報や絶対時間（アドレス）等のデータを含む。
チャンネル情報Ｒ〜チャンネル情報Ｗは、例えば静止画や文字データ等のデータを有する。

図５は、図４に示したチャンネル情報Ｑを説明するための図である。
チャンネル情報Ｑは、例えば図５に示すように、コントロール情報Ｑｃｔ、アドレスＱａｄ、データＱｄ、ＣＲＣ（Cyclic Redundancy Code）を有する。
ＣＲＣは本発明に係る誤り検出用信号の一例に相当する。

コントロール情報Ｑｃｔは、例えばオーディオのチャンネル数、エンファシス、デジタルデータ等を識別する際に用いられる。また、コントロール情報Ｑｃｔは、例えばチャンネルデータＱ_１〜Ｑ_４の４ビットを含む。

アドレスＱａｄは、例えば、データモードや製造者を示すデータ等を識別する際に用いられる。また、アドレスＱａｄは、例えばチャンネルデータＱ_５〜Ｑ_８の４ビットを含む。

ＣＲＣは、チャンネル情報Ｑの正誤を判定して正しいデータを読み出すためのデータである。ＣＲＣは例えば予め規定された巡回符号方式により誤りを検出するための多項式演算により正誤が判定される。また、ＣＲＣは例えばチャンネルデータＱ_８１〜Ｑ_９６の１６ビットを含む。
例えばＣＲＣは、Ｐ（Ｘ）＝（Ｘ＾１６）＋（Ｘ＾１２）＋（Ｘ＾５）＋１の多項式演算により、チャンネル情報Ｑの正誤が判定される。

データＱｄは、例えば、時間情報（アドレス情報）やフレーム番号情報等のデータを有する。またデータＱｄは例えばチャンネルデータＱ_９〜Ｑ_８０の７２ビットを含む。

図６は、図５に示したデータＱｄを説明するための図である。データＱｄが音楽データの場合を図６を参照しながら説明する。
データＱｄは、例えば図６に示すように、楽章番号情報ｄ１、インデックス情報ｄ２、経過時間情報ｄ３、ゼロ情報ｄ４、および絶対時間情報（アドレス情報）ｄ５を有する。
絶対時間情報（アドレス情報）ｄ５は、本発明に係るアドレス情報の一例に相当する。

楽章番号情報ｄ１は、例えば０１〜９９等の楽章を示す番号情報である。楽章番号情報ｄ１は例えば８ビットである。
インデックス情報ｄ２は、例えば楽章番号情報ｄ１を細分化した情報であり、詳細には２桁の２進化１０進数（ＢＣＤ：Binary Coded Decimal）で示される情報である。

経過時間情報ｄ３は、例えば楽章内の経過時間を示す情報である。経過時間情報ｄ３は例えば２４ビットである。
経過時間情報ｄ３は、例えば図６に示すように、分情報ｄ３１、秒情報ｄ３２、およびフレーム番号情報ｄ３３を有する。

分情報ｄ３１は、楽章内の経過時間の分を示す情報である。例えば分情報ｄ３１は２桁のＢＣＤで示され、８ビットである。
秒情報ｄ３２は、楽章内の経過時間の秒を示す情報である。例えば秒情報ｄ３２は２桁のＢＣＤで示され、８ビットである。
フレーム番号情報ｄ３３は、本実施形態では複数個、例えば９８個のフレームで１個のサブコーディングフレームを構成しており、このサブコーディングフレームを識別する番号を示す。例えばフレーム番号情報ｄ３３は２桁のＢＣＤで示され、８ビットである。

ゼロ情報ｄ４は、経過時間情報ｄ３と絶対時間情報ｄ５との間に備えられ、それらの情報を区切る指標となるデータである。ゼロ情報ｄ４は、例えば８ビットである。

絶対時間情報（アドレス情報）ｄ５は、記録媒体２に記録されているブロックのアドレスを示す情報である。詳細には絶対時間情報（アドレス情報）ｄ５は、全楽章の絶対時間を示す情報である。経過時間情報（アドレス情報）ｄ５は例えば２４ビットである。

本実施形態に係る再生装置１は、この絶対時間情報（アドレス情報）ｄ５およびＣＲＣに基づいて、連続性および正誤判定を行い、その結果に応じて再読み込み処理を行う。

絶対時間情報（アドレス情報）ｄ５は、例えば図６に示すように、分情報ｄ５１、秒情報ｄ５２、およびフレーム番号情報ｄ５３を有する。

分情報ｄ５１は、全楽章の絶対時間の分を示す情報である。例えば分情報ｄ５１は２桁のＢＣＤで示され、８ビットである。
秒情報ｄ３２は、全楽章の絶対時間の秒を示す情報である。例えば秒情報ｄ５２は２桁のＢＣＤで示され、８ビットである。
フレーム番号情報ｄ５３は、本実施形態では複数個、例えば９８個のフレームで１個のサブコーディングフレームを構成しており、このサブコーディングフレームを識別する番号を示す。例えばフレーム番号情報ｄ３３は２桁のＢＣＤで示され、８ビットである。

図１に示すように、読出部１１は、例えばスピンドルモータ１１１、ピックアップ部１１２、ＲＦアンプ（Radio frequency AMP）１１３、サーボ回路（ＳＶ）１１４、およびドライブ（ＤＲＶ）回路１１５を有する。

スピンドルモータ１１１は、例えば記録媒体２を回転駆動させるアクチュエータ、アクチュエータを回転駆動制御する駆動回路等を有し、制御部１３からの制御信号ＣＴＬ１１１に基づいて、記録媒体２を回転駆動を制御する。

ピックアップ部１１２は、例えば記録媒体２から信号を読み出して、読み出した結果に応じた信号Ｓ１１２をＲＦアンプ１１３に出力する。
また、ピックアップ部１１２は、光学レンズ、発光素子、受光素子、アクチュエータ等により構成されている。
また、ピックアップ部１１２は、例えば、ドライブ回路１１５からの制御信号ＣＴＬ１１５に基づいてアクチュエータが駆動制御され、記録媒体２から信号を読み取り可能なように、光学レンズ、発光素子、および受光素子等の位置が制御される。

ＲＦアンプ１１３は、ピックアップ部１１２から読み出した信号Ｓ１１２を増幅してデコーダ１３１に出力する。また、ＲＦアンプ１１３は、信号Ｓ１１２に基づいてサーボ制御用エラー信号Ｓ１１３を生成し、生成したサーボ制御用エラー信号Ｓ１１３をサーボ回路１１４に出力する。

サーボ回路１１４は、例えば制御部１３の制御により、ＲＦアンプ１１３から出力されたエラー信号Ｓ１１３を基に、ピックアップ部１１２を制御させる制御信号ＣＴＬ１１４を出力する。

ドライブ回路１１５は、例えばピックアップを制御させる制御信号ＣＴＬ１１４信号を増幅して、制御信号ＣＴＬ１１５としてピックアップ部１１２に出力する。

メモリ１２は、例えば制御部１３の制御により、読出部１１が読み出したデータ、アドレス情報、および誤り検出用信号をブロック毎に関連付けて記憶する。またメモリ１２により記憶されるデータ、アドレス情報、および誤り検出用信号は、制御部１３により読み出される。
例えばメモリ１２は、ＲＡＭ（Random Access Memory）、好適には高速アクセス可能なＳＤＲＡＭ（Synchronous dynamic RAM）等の記憶装置により構成されている。

制御部１３は、例えば本発明に係る機能を有するプログラムを実行することにより、装置全体の各構成要素を統括的に制御する。
制御部１３は、例えばメモリ１２に記憶されたデータおよびアドレス情報に基づいて再生処理を行い、かつブロック毎に誤り検出用信号に基づいてアドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報に誤りが検出された場合に、誤りが検出されたアドレス情報を含むブロックのデータ、アドレス情報、および誤り検出用信号を読出部１１に再度読み出させる。

また、詳細には、制御部１３は、巡回符号方式の誤り検出用信号に基づいてアドレス情報ｄ５の正誤判定処理および訂正処理を行い、当該訂正処理の結果、設定回数連続してアドレス情報ｄ５の誤りを適正に訂正できない場合に、誤りが検出されたアドレス情報ｄ５を含むブロックのデータＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読出部１１に再度読み出させる。

制御部１３は、読出部１１による再読み出し回数に基づいて、連続性判断の指標となる設定回数を制御する。
詳細には、例えば制御部１３は、読出部１１による再読み出し回数が、予め設定された回数、例えば６回程度以上の場合には、連続性判断の指標となる設定回数を増加させ、それより小さい場合には連続性判断の指標となる設定回数を減少させる。
こうすることで、制御部１３は、再読み出し回数により、連続性判断の指標となる設定回数を制御して、つまり再読み込みの判断基準を制御することができる。

また、制御部１３は、読出部１１による再読み出し回数が予め設定された回数以上の場合には、読出部１１による読み出し動作を抑止する。
詳細には、例えば制御部１３は、読出部１１による再読み出し回数が、予め設定された回数、例えば１０回程度以上の場合には、読出部１１による読み出し動作を抑止する。
こうすることで、制御部１３は、例えば記録媒体２に大きな傷等の原因により、データ等が適正に読み出し不可能であると判断して、無駄な読み込み動作を抑止し、無駄な消費電力を低減することができる。

制御部１３は、詳細には例えば図１に示すように、デコーダ（ＤＣＤ）１３１、およびＣＰＵ（Central processing unit）１３２を有する。
デコーダ１３１は本発明に係る第１の制御回路の一例に相当し、ＣＰＵ１３２は本発明に係る第２の制御回路の一例に相当する。

デコーダ１３１は、例えばＣＰＵ１３２の制御により、データの訂正処理や、アドレス管理等の処理を行う。
また、デコーダ１３１は、メモリ１２へのデータ記録処理や読み出し処理、スピンドルモータ１１１や、ＲＦアンプ１１３、サーボ回路１１４等の制御を行う。

また、デコーダ１３１は、例えばブロック毎に誤り検出用信号に基づいてアドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報に誤りが検出された場合に、誤りが検出されたアドレス情報を出力する。

ＣＰＵ１３２は、各構成要素を統括的に制御する。
例えば、ＣＰＵ１３２は、デコーダ１３１による誤り検出時に、読出部１１に読み取り動作を抑止した後、デコーダ１３１から出力されたアドレス情報を含むブロックのデータ、アドレス情報、および誤り検出用信号を、読出部１１に再度読み出させる。

図７は、図１に示した再生装置１の動作の一具体例を説明するための図である。図７を参照しながら、再生装置１の動作を、制御部１３の動作を中心に説明する。また本実施形態では、記録媒体２が光ディスクの場合を説明する。

ステップＳＴ１において、制御部１３は、記録媒体２から通常の読み出し処理を行う。
詳細には、制御部１３のデコーダ１３１は、ＣＰＵ１３２の制御により、制御信号ＣＴＬ１１１を出力してスピンドルモータ１１１を回転駆動制御し、サーボ回路１１４に制御信号ＣＴＬ１１４を出力させて、ドライブ回路１１５を介してピックアップ部１１２の位置や光ピックアップのフォーカシングサーボ等の制御を行う。

ピックアップ部１１２によりレーザ光が記録媒体２に照射され、記録媒体２の反射光を光学レンズを介して受光素子により電気信号に変換して、信号Ｓ１１２としてＲＦアンプ１１３に出力する。

ＲＦアンプ１１３は、ピックアップ部１１２から読み出した信号Ｓ１１２を増幅してデコーダ１３１に出力する。
また、ＲＦアンプ１１３は、信号Ｓ１１２に基づいてサーボ制御用エラー信号Ｓ１１３を生成し、生成したサーボ制御用エラー信号Ｓ１１３をサーボ回路１１４に出力する。サーボ回路１１４は、ＲＦアンプ１１３から出力されたエラー信号Ｓ１１３を基に、ピックアップ部１１２を制御させる制御信号ＣＴＬ１１４を出力する。

デコーダ１３１は、ＲＦアンプ１１３から出力された信号Ｓ１１に基づいて、エラー訂正処理、例えばＣＩＲＣ（Cross Interleave Reed-Solomon Code）処理が施され、アドレス情報と入力データを最小基本単位であるセクタ単位でメモリ１２に記憶させることで、バッファリング処理を行う。

図８は、図１に示した再生装置１の制御部１３による、絶対時間情報（アドレス情報）ｄ５の正誤判定処理を説明するための図である。

ステップＳＴ２において、デコーダ１３１は、セクタ単位毎に、例えば図５，図６に示すように、チャンネル情報Ｑに含まれる絶対時間情報（アドレス情報）ｄ５およびＣＲＣに基づいて、絶対時間情報（アドレス情報）ｄ５の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報に誤りが検出されたか否かを判別する。誤りが検出されない場合にはステップＳＴ１の処理に戻り、例えば次のセクタの信号を読み出す処理を行う。例えば本実施形態では設定回数は４回とする。

具体的には、デコーダ１３１は、絶対時間情報（アドレス情報）ｄ５を、アドレスａｄｄ１から順に、そのアドレス情報に関連付けられているＣＲＣに基づいて正誤判定処理を行い、例えば図８に示すように、アドレスａｄｄ１は正しいと判断し、アドレスａｄｄ２は正しいと判断し、アドレスａｄｄ３は誤りであると判断し、次にアドレスａｄｄ４は正しいと判断した場合には、設定回数以上連続して誤りが検出されていないために、アドレスａｄｄ３のデータは正しいと判断して、誤り発生を示す信号の出力を抑止する。

次に、デコーダ１３１は、例えば図８に示すように、アドレスａｄｄ５〜ａｄｄ７は正しいと判断し、アドレスａｄｄ８は誤りであると判断し、アドレスａｄｄ９〜ａｄｄ１１まで、設定回数の４回以上連続して誤りを検出した場合に、誤りが検出されたアドレス情報ｄ５のうちエラー開始アドレスであるアドレスａｄｄ８および誤り発生を示す信号Ｓ１３１をＣＰＵ１３２に出力する。

ステップＳＴ３において、ＣＰＵ１３２は、その信号Ｓ１３１を受けて、前記読取手段による読み取り動作を抑止させる。
詳細には、ＣＰＵ１３２は、読み取り動作を抑止させる信号Ｓ１３２をデコーダ１３１に出力する。デコーダ１３１はその信号Ｓ１３２に基づいて、読出部１１に読み取り動作を抑止（停止）させる。

ステップＳＴ４において、ＣＰＵ１３２は、その信号Ｓ１３１を受けて、再読み出しポイントの生成処理を行う。
詳細には、ＣＰＵ１３２は、信号Ｓ１３１に含まれる誤りが検出されたアドレス情報ｄ５から、再読み込み処理を行わせる制御信号Ｓ１３２を、デコーダ１３１に出力する。

ステップＳＴ５において、デコーダ１３１は、その信号Ｓ１３２を受けて、読出部１１に再読み取り処理を行わせる。読出部１１は、制御部１３による制御により、例えば図７に示すように、連続して誤りが検出されたアドレス情報のうち、エラー開始アドレスであるアドレスａｄｄ８から再読み出し処理を行う。

ステップＳＴ６において、デコーダ１３１は、正常にデータが取得できたか否かを判断し、詳細には例えば上述したようにアドレス情報ｄ５、およびＣＲＣに基づいて判断して、正常に取得できないと判断した場合には、ステップＳＴ５の処理に戻る。
一方、ステップＳＴ６の判断において、制御部１３は、正常に取得できたと判断した場合には、読出部１１により読み出された信号Ｓ１１を、上述したようにメモリ１２にバッファリング処理を行い、ステップＳＴ７の処理に進む。

ステップＳＴ７において、制御部１３は、例えばメモリ１２から読み出したデータを、制御部１３が内蔵する出力回路、例えばＰＣＭ（pulse code modulation）回路へ入力する。制御部１３の出力回路は、そのデータに基づいて再生処理を行う（ＳＴ８）。

以上、説明したように、予め規定されたデータ長のセクタ毎に、データＦ３、アドレス情報ｄ５、および当該アドレス情報の誤り検出用信号ＣＲＣが関連付けられて記録されている記録媒体２から、データＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読み出す読出部１１と、読出部１１が読み出したデータＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを関連付けて記憶するメモリ１２と、メモリ１２に記憶されたデータＦ３およびアドレス情報ｄ５に基づいて再生処理を行い、かつセクタ毎に誤り検出用信号ＣＲＣに基づいてアドレス情報ｄ５の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報ｄ５に誤りが検出された場合に、誤りが検出されたアドレス情報ｄ５を含むセクタのデータＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読出部１１に再度読み出させる制御部１３とを設けたので、記録媒体２からデータを読み出して再生処理を行う際に、エラー発生時であっても処理負荷が小さく高品質で再生処理を行うことができる。

また、記録媒体２に記録されている信号の最小単位であるセクタ毎にアドレス情報ｄ５の正誤判定を行い、その判定結果により設定回数連続して誤りが検出された場合に再読み込み処理を行うので、例えばデータＦ３のＣＩＲＣ等のエラー判定により再読み込み処理を行う場合と比べて、高速に再読み込み処理を行うことができる。

また、制御部１３は、正確に再読み込みポイントを把握し、その結果に基づいて再読み込みポイントである、アドレス情報ｄ５に関連付けられたセクタのデータＦ３、アドレス情報ｄ５、誤り検出用信号ＣＲＣを再読み込み処理を行うので、無駄な再読み込み処理を行うことなく、的確に再読み込み処理を行うことができる。

また、制御部１３は、セクタ毎に誤り検出用信号ＣＲＣに基づいてアドレス情報ｄ５の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続してアドレス情報ｄ５に誤りが検出された場合に、誤りが検出されたアドレス情報ｄ５を出力するデコーダ１３１と、デコーダ１３１による誤り検出時に、読出部１１による読み取り動作を抑止し、デコーダ１３１から出力されたアドレス情報ｄ５を含むセクタのデータＦ３、アドレス情報ｄ５、および誤り検出用信号ＣＲＣを読出部１１に再度読み出させるＣＰＵ１３２とを有するので、常に正誤判定を行う装置と比べて、ＣＰＵ１３２は設定回数連続して誤り検出を行ったときに再読み込み処理を指示するので処理負荷が低減する。そのためＣＰＵ１３２はリソースを、エラー訂正処理やエラーアドレスを監視する処理、以外の処理に使用することができる。

また、デコーダ１３１は、設定回数連続してアドレス情報ｄ５に誤りが検出された場合に、当該複数の連続したアドレス情報ｄ５のうち最小のアドレス情報ｄ５を出力し、ＣＰＵ１３２は、デコーダ１３１から出力されたアドレス情報ｄ５を含むセクタから順に読出部１１に再度読み出し制御を行うので、ＣＰＵ１３２の処理負荷がさらに低減できる。

また、上述したように、制御部１３は、読出部１１による再読み出し回数に基づいて設定回数を制御する、例えば予め設定された回数、例えば６回程度以上の場合には、連続性判断の指標となる設定回数を増加させ、それより小さい場合には連続性判断の指標となる設定回数を減少させるので、制御部１３は、再読み出し回数により、連続性判断の指標となる設定回数を制御して、つまり再読み込みの判断基準を制御することができる。

また、上述したように、制御部１３は、読出部１１による再読み出し回数が予め設定された回数以上の場合には、読出部１１による読み出し動作を抑止するので、制御部１３は、例えば記録媒体２に大きな傷等の原因により、データ等が適正に読み出し不可能であると判断して、無駄な読み込み動作を抑止し、無駄な消費電力を低減することができる。

図９は、本発明の第２実施形態に係る再生装置の機能ブロック図である。
第１および第２実施形態と相違点は、より具体的な回路構成となっている点である。図９を参照しながら、本実施形態に係る再生装置１ａを相違点を中心に、詳細に説明する。第１実施形態と同じ機能および動作を行う構成要素については同じ符号を付して説明を省略する。

再生装置１ａは、例えば図９に示すように、第１実施形態と略同様に、スピンドルモータを駆動する駆動回路１１１ａ、ピックアップ部１１２、ＲＦアンプ１１３、サーボ回路１１４、ドライブ回路１１５、メモリ１２、デコーダ１３１、およびＣＰＵ１３２を有する。
また、後述するように本実施形態ではサーボ回路１１４とデコーダ１３１等の構成要素がＩＣ（integrated circuits）チップ１０上に集積化されている。このようにＩＣチップ１０内のデコーダ１３１により本発明に係る正誤判定等の処理を行い、ＣＰＵ１３２はＩＣチップ１０とデータ通信を行い、その結果に応じて再読み出し指示等を行うことで、ＣＰＵ１３２の処理負荷が低減される。

サーボ回路１１４は、例えば図９に示すように、サーボアナログデジタル変換回路（ＳＡＤ）１１４１、サーボ制御回路（ＳＶＣ）１１４２、サーボＰＷＭ制御部（ＳＰＷＭ）１１４３を有する。

サーボアナログデジタル変換回路１１４１は、ＲＦアンプ１１３から出力されたエラー信号Ｓ１１３を、アナログ信号からデジタル信号に変換して信号Ｓ１１４１としてサーボ制御回路１１４２に出力する。

サーボ制御回路１１４２は、サーボアナログデジタル変換回路１１４１から出力された信号Ｓ１１４１等に基づいてピックアップ部１１２を制御するための信号Ｓ１１４１をサーボＰＷＭ制御部１１４３に出力する。

サーボＰＷＭ制御部１１４３は、サーボ制御回路１１４２から出力された信号Ｓ１１４２に基づいて、パルス幅変調（ＰＷＭ：Pulse Width Modulation）制御処理を行い制御信号ＣＴＬ１１４としてドライブ回路１１５に出力する。

また、ＩＣチップ１０上には、スピンドルモータ１１１を制御する回路として、スピンドルサーボ回路（ＳＰＳＶ）１１４４、スピンドルＰＷＭ制御部（ＳＰＷＭ）１１４５が備えられている。

スピンドルサーボ回路（ＳＰＳＶ）１１４４は、サーボ制御回路１１４２の制御により、デコーダ１３１の同期検出回路（ＳＹＣ）３０６から同期信号Ｓ３０６ａを受けてサーボ制御信号Ｓ１１４４をスピンドルＰＷＭ制御部１１４５に出力する。
スピンドルＰＷＭ制御部（ＳＰＷＭ）１１４５は、サーボ制御信号Ｓ１１４４を受けてＰＷＭ変調制御を行い、制御信号ＣＴＬ１１１としてスピンドルモータ１１１を駆動する駆動回路１１１ａに出力する。

また、ＩＣチップ１０上に形成されているデコーダ１３１は、例えば図９に示すように、クロック信号発生回路（ＶＣＯ）３０１、アナログデジタル変換回路（ＲＦＡ／Ｄ）３０２、データ検出回路（ＤＴＤ）３０３、イコライザ（ＥＱ）３０４、スライサ（ＳＬ）３０５、同期検出回路（ＳＹＣ）３０６、ＥＦＭ（Eight to Fourteen Modulation）復調回路３０７、位相検出回路（ＰＨＤ）３０８、ＶＣＯ制御回路（ＶＣＯＣ）３０９、デジタルアナログ変換回路（Ｄ／Ａ）３１０、バッファ（ＦＩＦＯ）３１１、誤り訂正処理回路（ＥＣＣ：Error Correction Code）３１２、ダイレクトメモリ制御回路（ＤＭＡ）３１３、（ＣＤＤＡ：Compact Disc Digital Audio）解析部３１４、光信号変換部（ＯＰ）３１５、ＰＣＭインタフェース（ＰＣＭ−Ｉ／Ｆ）３１６、ＣＰＵインタフェース（Ｉ／Ｆ）３１７、ＰＬＬ回路、およびクロック回路ＣＬＫ等を有する。

クロック信号発生回路（ＶＣＯ）３０１は、電圧制御発振器（ＶＣＯ）を含み、Ｄ／Ａ３１０を介したＶＣＯＣ３０９による制御により発振周波数が制御され、発振信号ＰＬＣＫをＲＦＡ／Ｄ３０２に出力する。

アナログデジタル変換回路（ＲＦＡ／Ｄ）３０２は、発振信号ＰＬＣＫに基づいて、ＲＦＡＭＰ１１３から入力された信号Ｓ１１をアナログ信号からデジタル信号に変換して信号Ｓ３０２として出力する。

データ検出回路（ＤＴＤ）３０３は、ＳＬ３０５からの信号Ｓ３０５および信号Ｓ３０２に基づいて、ＥＣＣ３１２による誤り訂正処理に用いられるデータを生成し、信号Ｓ３０３としてＥＣＣ３１２に出力する。

イコライザ（ＥＱ）３０４は、ＲＦＡ／Ｄ３０２からの信号Ｓ３０２を受けて、設定された周波数特性となるように変換処理を行い信号Ｓ３０４として出力する。
スライサ（ＳＬ）３０５は、信号Ｓ３０４を受けて設定された閾値で２値化処理を行い信号Ｓ３０５として出力する。
同期検出回路（ＳＹＣ）３０６は、信号Ｓ３０６を受けて同期信号を検出し、検出結果を示す信号Ｓ３０６をＥＦＭ３０６に出力する。

ＥＦＭ（Eight to Fourteen Modulation）復調回路３０７は、信号Ｓ３０６を受けてＥＦＭ復調処理を行い、処理結果を示す信号Ｓ３０７をＦＩＦＯ３１１に出力する。

位相検出回路（ＰＨＤ）３０８は、信号Ｓ３０５に基づいて位相差検出処理を行い処理結果を示す信号Ｓ３０８をＶＣＯＣ３０９に出力する。
ＶＣＯ制御回路（ＶＣＯＣ）３０９は、信号Ｓ３０８に基づいてＶＣＯ３０１の発振周波数を制御するための制御信号Ｓ３０９を出力する。
デジタルアナログ変換回路（Ｄ／Ａ）３１０は、信号Ｓ３０９を受けてデジタル信号からアナログ信号に変換して信号Ｓ３１０としてＶＣＯ３０１に出力する。

バッファ（ＦＩＦＯ）３１１は、ＥＦＭ３０７により復調処理が施された信号Ｓ３０７を一時バッファする回路であり、設定されたタイミングでバッファした信号を信号Ｓ３１１としてＥＣＣ３１２に出力する。

誤り訂正処理回路（ＥＣＣ）３１２は、信号Ｓ３１１を受けて、信号Ｓ３０３に基づいて誤り符号訂正処理を行い、処理結果をＤＭＡ３１３に出力する。
ＥＣＣ３１２は、例えば誤り訂正処理として、図２に示したデータＦ３およびパリティＦ４に基づいて、予め規定された誤り訂正処理方式であるＣＩＲＣ（Cross Interleaved Reed-Solomon code）により行われる。記録媒体２には、このＣＩＲＣによるデータが記録されている。

ダイレクトメモリ制御回路（ＤＭＡ）３１３は、ＥＣＣ３１２から誤り訂正処理が施された信号をメモリ１２に記憶する。またＤＭＡ３１３は必要に応じてメモリ１２に記憶した信号を読み出して信号Ｓ３１３としてＣＤＤＡ３１４に出力する。

（ＣＤＤＡ）解析部３１４は、ＤＭＡ３１３から出力された信号Ｓ３１３に基づいて、信号Ｓ３１３に含まれる本発明に係るアドレス情報ｄ５、およびＣＲＣに応じて、本発明に係る正誤判定処理等の処理を行い、処理結果を信号Ｓ３１４として出力する。
また、ＣＤＤＡ３１４は、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１３２とデータ通信を行い、例えば本発明に係る処理結果をＣＰＵ１３２に出力する。

光信号変換部（ＯＰ）３１５は、信号Ｓ３１５を受けて、予め規定された方式により、電気信号から光信号に変換するための処理を行い信号Ｓ３１５として出力する。
ＰＣＭインタフェース（ＰＣＭ−Ｉ／Ｆ）３１６は、信号Ｓ３１５を受けてパルス符号変調処理（Pulse Code Modulation）を施して信号Ｓ３１６として出力する。

ＣＰＵインタフェース（Ｉ／Ｆ）３１７は、例えばＩＣチップ１０上に形成されている構成要素と、ＣＰＵ３１２間でデータ通信を行うためのインタフェースである。

ＰＬＬ回路は、入力された発振信号ＣＫを受けて、入力信号とクロック回路ＣＬＫによる発振信号との位相差を検出し、検出結果に基づいてクロック回路ＣＬＫによる発振信号と同期した発振信号を生成し、ＩＣチップ１０に備えられた各構成要素に出力する。

以上、説明した構成の再生装置１ａの動作を、第１実施形態との相違点を中心に簡単に説明する。
ピックアップ部１１２より読み出された信号は、ＲＦＡＭＰ１１３に入力され、ＲＦＡＭＰ１１３により増幅処理およびサーボ制御用誤り訂正信号が生成され、デコーダ１３１やサーボ回路１１４に出力される。

デコーダ１３１では、入力された信号Ｓ１１は、ＲＦＡ／Ｄ３０２、ＤＴＤ３０３、ＥＱ３０４、ＳＬ３０５、ＳＹＣ３０６、ＥＦＭ復調回路３０７、ＰＨＤ３０８、ＶＣＯＣ３０９、Ｄ／Ａ３１０、ＦＩＦＯ３１１等によりＥＦＭ変換されて、ＥＣＣ３１２に出力される。

ＥＣＣ３１２はその信号Ｓ３１１にＣＩＲＣ処理を施して、ＣＤＤＡ３１４はアドレス情報ｄ５および誤り検出用信号ＣＲＣに基づいて、アドレス情報ｄ５の巡回冗長検査処理を行う。
各訂正処理が施された信号はメモリ１２に格納される。

ＣＤＤＡ３１４は、随時入力された信号に同期したサブキュー情報Ｑ（アドレス情報ｄ５）を格納しており、入力開始からのアドレスの連続性を確認する。
ここでアドレス情報の連続性に関しては、ＣＰＵ１３２から任意に設定することが可能であり設定した回数分連続して誤りが検出された場合に、ＣＰＵＩ／Ｆ３１７を介してＣＰＵ１３２へその旨を示す信号が出力される。
ＣＰＵ１３２は、その信号を受けると、ＣＤＤＣ３１４から誤りが検出されたアドレス情報ｄ５を取得し、通常の読み出し開始指示と同様に再読み出し指示を、ＩＣチップ１０のデコーダ１３１に出力する。

以上、説明したように、ＣＤＤＡ３１４は、アドレス情報ｄ５および誤り検出用信号ＣＲＣに基づいて、アドレス情報ｄ５の巡回冗長検査処理を行い、その結果に基づいてアドレス情報ｄ５の連続性、例えば設定回数連続してアドレス情報ｄ５に誤りが検出された場合に、誤りが検出されたアドレス情報ｄ５をＣＰＵ１３２に出力し、ＣＰＵ１３２がその信号を受けて再読み込み処理を指示するので、例えばＣＰＵ１３２がＥＣＣ３１２にてＣＩＲＣ訂正された結果に基づいて、読み取ったフレーム内の信号が、エラーであるか否かを判断して、エラーであると判断して再読み処理を指示する場合と比べて、ＣＰＵ１３２の処理負荷が小さくなり、また確実に再読み込み処理を行うことができる。

また、ＣＰＵ１３２が常時アドレス情報ｄ５やエラーが検出されたアドレス情報ｄ５を保持して、常にデータの誤り訂正処理の結果を監視する場合と比べて、ＣＰＵ１３２の処理負荷が低減する。

なお、本発明は本実施形態に限られるものではなく、任意好適な改変が可能である。
例えば、上述した形態では記録媒体２としてＣＤ（Compact disc）等を説明したがこの形態に限られるものではない。
例えば、記録媒体２は、ＤＶＤ（Digital Versatile Disk）や、ＣＤ−Ｒ等の光ディスクや、光磁気ディスク、磁気ディスク等の記録媒体であってもよい。再生装置は予め規定された方式に応じて上述した本発明に係る処理を行えればよい。
また、本実施形態では再生装置を説明したが、記録機能を有していてもよい。
また、本実施形態では倍速バッファリング再生処理を行ったが、大容量の記憶容量のメモリ１２を設けて、より高速に記録媒体２から読み出して再生処理を行ってもよい。

本発明は、例えば光ディスクや光磁気ディスク等の記録媒体に記録されているデータを読み出して再生する再生装置に適用できる。

本発明に係る第１実施形態の再生装置の機能ブロック図である。 図１に示した再生装置により読み取られる記録媒体の信号フォーマットの一具体例を説明するための図である。 図２に示した複数個のフレームＦを単位したサブコーディングフレームを説明するための図である。 図３に示した複数個のフレームに含まれるサブコーディング部Ｆ２を説明するための図である。 図４に示したチャンネル情報Ｑを説明するための図である。 図５に示したデータＱｄを説明するための図である。 図１に示した再生装置１の動作の一具体例を説明するための図である。 図１に示した再生装置１の制御部１３による、絶対時間情報（アドレス情報）ｄ５の正誤判定処理を説明するための図である。 本発明の第２実施形態に係る再生装置の機能ブロック図である。

符号の説明

１…再生装置、２…記録媒体、１１…読出部、１２…メモリ、１３…制御部、１１１…スピンドルモータ、１１２…ピックアップ部、１１３…ＲＦアンプ、１１４…サーボ回路（ＳＶ）、１１５…ドライブ回路、１３１…デコーダ、１３２…ＣＰＵ。

Claims (6)

1. 予め規定されたデータ長のブロック毎に、データ、アドレス情報、および当該アドレス情報の誤り検出用信号が関連付けられて記録されている記録媒体から、前記データ、アドレス情報、および誤り検出用信号を読み出す読出手段と、
   前記読出手段が読み出した前記データ、アドレス情報、および誤り検出用信号を関連付けて記憶する記憶手段と、
   前記記憶手段に記憶されたデータおよびアドレス情報に基づいて再生処理を行い、かつ前記ブロック毎に前記誤り検出用信号に基づいて前記アドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続して前記アドレス情報に誤りが検出された場合に、前記誤りが検出されたアドレス情報を含むブロックの前記データ、アドレス情報、および誤り検出用信号を前記読出手段に再度読み出させる制御手段と
   を有する再生装置。
2. 前記制御手段は、第１の制御回路および第２の制御回路を含み、
   前記第１の制御回路は、前記ブロック毎に前記誤り検出用信号に基づいて前記アドレス情報の正誤判定処理を行い、当該正誤判定処理の結果、設定回数連続して前記アドレス情報に誤りが検出された場合に、前記誤りが検出されたアドレス情報を出力し、
   前記第２の制御回路は、前記第１の制御回路による誤り検出時に、前記読取手段による読み取り動作を抑止し、前記第１の制御回路から出力されたアドレス情報を含むブロックの前記データ、アドレス情報、および誤り検出用信号を前記読出手段に再度読み出させる
   請求項１に記載の再生装置。
3. 前記第１の制御回路は、設定回数連続して前記アドレス情報に誤りが検出された場合に、当該複数の連続したアドレス情報のうち最小のアドレス情報を出力し、
   前記第２の制御回路は、前記第１の制御回路から出力されたアドレス情報を含むブロックから順に前記読出手段に再度読み出し制御を行う
   請求項２に記載の再生装置。
4. 前記制御手段は、前記読出手段による再読み出し回数に基づいて前記設定回数を制御する
   請求項１に記載の再生装置。
5. 前記制御手段は、前記読出手段による再読み出し回数が予め設定された回数以上の場合には、前記読出手段による読み出し動作を抑止する
   請求項１に記載の再生装置。
6. 前記アドレス情報の誤り検出用信号は、巡回符号方式の誤り検出用信号を含み、
   前記制御手段は、前記巡回符号方式の誤り検出用信号に基づいて前記アドレス情報の正誤判定処理および訂正処理を行い、当該訂正処理の結果、設定回数連続して前記アドレス情報の誤りを適正に訂正できない場合に、前記誤りが検出されたアドレス情報を含むブロックの前記データ、アドレス情報、および誤り検出用信号を前記読出手段に再度読み出させる
   請求項１に記載の再生装置。
   

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