JP2006058984A - Duplex processor system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a duplex processor system which prevents the simultaneous occurrence of the mulfunction of hardware in duplicated processors on both sides. <P>SOLUTION: In the duplex processor system, a first processor device is connected to a second processor device and one of the processor devices actually operates and the other processor device is on standby. The first and second processor devices are provided with; an A-system MPU and a B-system MPU which execute the same control computation, respectively; a selection device which is connected to the A-system and B-system MPUs, outputs the data of either the A-system MPU or the B-system MPU when the data are outputted to the outside, and inputs data to the A-system and B-system MPUs both when the data are inputted from the outside; an MPU-side data conversion means which is provided in at least either the A-system MPU or the B-system MPU; and selection device-side data conversion means which are provided in connecting lines between the selection device and the MPUs provided with the MPU-side data conversion means. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、プロセスの制御を行う分散形制御システム等に適用される二重化プロセッサシステムに関し、更に詳しくは、第１と第２のプロセッサ装置を接続し、一方のプロセッサ装置が実作業につき他方のプロセッサ装置が待機する二重化プロセッサシステムに関するものである。   The present invention relates to a duplex processor system applied to a distributed control system or the like that controls a process, and more specifically, connects a first processor device and a second processor device, and one processor device performs the other operation on the other processor. The present invention relates to a dual processor system in which an apparatus is on standby.

プロセス制御を行う分散形制御システムに適用されるようなプロセッサ装置においては、信頼性を高めるためにプロセス制御演算を行うプロセッサ装置を二重化構成とし、一方のプロセッサ装置の故障に備えて他方のプロセッサ装置を待機させるように構成した二重化プロセッサシステムが広く実用化されている。   In a processor apparatus that is applied to a distributed control system that performs process control, the processor apparatus that performs process control operations is configured to be duplicated in order to increase reliability, and the other processor apparatus is prepared in case of failure of one processor apparatus. A dual processor system configured to wait is widely put into practical use.

図３は従来の二重化プロセッサシステムの構成図である。
図３で、第１プロセッサ装置１０と第２プロセッサ装置２０は単体で実行可能で、互いにバックプレーンバス３０により結合している。このバックプレーンバス３０はシングル構成のものを示すが、二重化構成としてもよい。
第１プロセッサ装置１０、第２プロセッサ装置２０は、互いに同期して動作するとともに、データベースが等値化されるように構成されていて、一方のプロセッサ装置が実作業につき、他方のプロセッサ装置が実作業に関与せず待機するようになっている。 FIG. 3 is a block diagram of a conventional dual processor system.
In FIG. 3, the first processor device 10 and the second processor device 20 can be executed alone and are coupled to each other via the backplane bus 30. Although the backplane bus 30 has a single configuration, it may have a duplex configuration.
The first processor device 10 and the second processor device 20 operate in synchronization with each other and are configured so that the databases are equalized. One processor device performs actual work, and the other processor device performs Waiting without being involved in work.

第１プロセッサ装置１０で、ＭＰＵ（マイクロプロセッサユニット）はＡ系ＭＰＵ１１ａ、Ｂ系ＭＰＵ１１ｂで二重化されており、メモリは、Ａ系メモリ１２ａ、Ｂ系メモリ１２ｂで二重化されている。
Ａ系ＭＰＵ１１ａとＢ系ＭＰＵ１１ｂは、互いに同一の制御演算を行っている。
Ａ系メモリ１２ａ、Ｂ系メモリ１２ｂは、Ａ系ＭＰＵ１１ａ、Ｂ系ＭＰＵ１１ｂとそれぞれ接続され、データを保存する。メモリの保存方法としては、例えば、Ａ系、Ｂ系で常に反転したデータとして組み合わせて保存し扱うことにより、メモリの故障検出率を高める手法が用いられる。また、メモリにはエラー訂正符号（ＥＣＣ）等が付加される場合もある。 In the first processor device 10, an MPU (microprocessor unit) is duplexed by an A system MPU 11a and a B system MPU 11b, and a memory is duplexed by an A system memory 12a and a B system memory 12b.
The A system MPU 11a and the B system MPU 11b perform the same control calculation.
The A system memory 12a and the B system memory 12b are connected to the A system MPU 11a and the B system MPU 11b, respectively, and store data. As a memory storage method, for example, a method of increasing the memory failure detection rate by combining and storing data that is always inverted in the A system and the B system is used. An error correction code (ECC) or the like may be added to the memory.

比較器１３は、Ａ系ＭＰＵ１１ａとＢ系ＭＰＵ１１ｂから出力される演算結果を比較しており、比較結果が一致すれば制御演算は正常であると判断する。比較結果が一致しなければ制御演算は異常であると判断し、実作業に関与している一方のプロセッサ装置の制御権を、待機側となっている他方のプロセッサ装置に切り替えるように制御するための信号を出力するようになっている。それまで待機側にあったプロセッサ装置に制御権が渡されると、そのプロセッサ装置は、それまで制御側となっていたプロセッサ装置に代わってバックプレーンバス３０を介して外部入出力装置等に対するアクセスを継続して行うこととなる。ここで、新たに制御側となったプロセッサ装置による制御演算は、待機側にあったとき制御側と同期して同様の制御演算を行っていたので、制御の連続性を維持しながら外部入出力装置等に対するアクセスを維持できる。   The comparator 13 compares the calculation results output from the A system MPU 11a and the B system MPU 11b, and determines that the control calculation is normal if the comparison results match. If the comparison result does not match, it is determined that the control calculation is abnormal, and the control right of one processor device involved in the actual work is controlled to be switched to the other processor device on the standby side. The signal is output. When the control right is transferred to the processor device that has been on the standby side, the processor device accesses the external input / output device or the like via the backplane bus 30 on behalf of the processor device that has been the control side. It will be done continuously. Here, the control calculation by the processor device that became the new control side performed the same control calculation in synchronization with the control side when it was on the standby side, so external input / output while maintaining control continuity Access to devices and the like can be maintained.

選択器１４は、バックプレーンバス３０と接続され、外部へのデータ出力時にはＡ系ＭＰＵ１１ａとＢ系ＭＰＵ１１ｂの一方のデータを出力し、外部からのデータ入力時にはＡ系ＭＰＵ１１ａとＢ系ＭＰＵ１１ｂのそれぞれにデータを供給する。   The selector 14 is connected to the backplane bus 30 and outputs one data of the A system MPU 11a and the B system MPU 11b when outputting data to the outside, and to each of the A system MPU 11a and B system MPU 11b when inputting data from the outside. Supply data.

第２プロセッサ装置２０は、第１プロセッサ装置１０と同一の構成となっている。
第２プロセッサ装置２０のＡ系ＭＰＵ２１ａ、Ｂ系ＭＰＵ２１ｂ、Ａ系メモリ２２ａ、Ｂ系メモリ２２ｂ、比較器２３、選択器２４は、それぞれ第１プロセッサ装置１０のＡ系ＭＰＵ１１ａ、Ｂ系ＭＰＵ１１ｂ、Ａ系メモリ１２ａ、Ｂ系メモリ１２ｂ、比較器１３、選択器１４に対応する。 The second processor device 20 has the same configuration as the first processor device 10.
The A system MPU 21a, the B system MPU 21b, the A system memory 22a, the B system memory 22b, the comparator 23, and the selector 24 of the second processor device 20 are respectively the A system MPU 11a, the B system MPU 11b, and the A system of the first processor device 10. This corresponds to the memory 12a, the B-system memory 12b, the comparator 13, and the selector 14.

従来の二重化プロセッサシステムの構成を示したものとして、例えば特許文献１に記載されたものがあった。
特開平６−２４２９７９号公報 For example, Patent Document 1 discloses a configuration of a conventional dual processor system.
Japanese Unexamined Patent Publication No. 6-242979

図３の従来例では次の問題点があった。
システムの高信頼性を実現するために、あらかじめ部品等の偶発故障に備えて予備を用意しておくという観点から、プロセッサ装置を制御側と待機側で二重化構成にしている。
しかし、同一設計のハードウェアで二重化構成としているため、ハードウェア自体に設計不良があった場合は、クロストークノイズ等による誤動作が原因で、両側フェイルに至るという問題点があった。 The conventional example of FIG. 3 has the following problems.
In order to realize high reliability of the system, the processor device is configured in a duplex configuration on the control side and the standby side from the viewpoint of preparing a spare in advance for accidental failure of parts and the like.
However, since the hardware has the same design and a duplex configuration, if there is a design failure in the hardware itself, there has been a problem that both sides fail due to a malfunction due to crosstalk noise or the like.

本発明は上述した問題点を解決するためになされたものであり、ハードウェアの誤動作を二重化した両側のプロセッサ装置で同時に発生しないようにする二重化プロセッサシステムを実現することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to realize a duplex processor system that prevents hardware malfunctions from occurring simultaneously in duplex processor devices.

このような課題を達成するために、本発明は次のとおりの構成になっている。
（１）第１と第２のプロセッサ装置を接続し、一方のプロセッサ装置が実作業につき他方のプロセッサ装置が待機する二重化プロセッサシステムにおいて、
前記第１と第２のプロセッサ装置は、
同一の制御演算を実行するＡ系とＢ系のＭＰＵと、
前記Ａ系とＢ系のＭＰＵとそれぞれ接続され、外部へのデータ出力時には前記Ａ系とＢ系のＭＰＵの一方のデータを出力し、外部からのデータ入力時には前記Ａ系とＢ系のＭＰＵの両方にデータを供給する選択器と、
前記Ａ系とＢ系のＭＰＵの少なくとも一方に設けられたＭＰＵのデータ変換手段と、
前記選択器の前記ＭＰＵのデータ変換手段が設けられたＭＰＵとの接続系統に設けられた選択器のデータ変換手段と、
を有することを特徴とする二重化プロセッサシステム In order to achieve such a subject, the present invention is configured as follows.
(1) In a dual processor system in which the first and second processor devices are connected, and one processor device waits for the other processor device for actual work,
The first and second processor devices are:
A system and B system MPU that execute the same control calculation;
The A system and the B system MPU are connected to each other. When data is output to the outside, one of the A system and the B system MPU is output, and when the data is input from the outside, the A system and the B system MPU are output. A selector that supplies data to both,
MPU data conversion means provided in at least one of the A system and B system MPU;
Data conversion means of a selector provided in a connection system with the MPU provided with data conversion means of the MPU of the selector;
Dual processor system characterized by having

（２）前記第１と第２のプロセッサ装置は、一方の系統に前記ＭＰＵ及び選択器のデータ変換手段が設けられ、設けられる系統が互いに逆側になっていることを特徴とする（１）記載の二重化プロセッサシステム。 (2) The first and second processor devices are characterized in that the MPU and the data conversion means of the selector are provided in one system, and the systems provided are opposite to each other (1) The dual processor system as described.

（３）前記ＭＰＵ及び選択器のデータ変換手段は、データのパターンを変換することを特徴とする（１）又は（２）記載の二重化プロセッサシステム。 (3) The duplex processor system according to (1) or (2), wherein the data conversion means of the MPU and the selector converts a data pattern.

（４）前記ＭＰＵ及び選択器のデータ変換手段は、データの電圧レベルを変換することを特徴とする（１）乃至（３）のいずれかに記載の二重化プロセッサシステム。 (4) The duplex processor system according to any one of (1) to (3), wherein the data conversion means of the MPU and the selector converts a voltage level of the data.

本発明によれば次のような効果がある。
ある特定のデータ形式のデータの送受信においてハードウェアが誤動作する場合において、データを送信する際にデータを一定の方式で変換し、データを受信する際にその変換されたデータを復元するデータ変換手段を設けることにより、その誤動作する特定のデータ形式を回避することが可能となる。
このことから、二重化プロセッサシステムにおいて、データ変換手段を設けた回路とデータ変換手段を設けない回路とを組み合わせることにより、ハードウェアの誤動作を二重化した両側のプロセッサ装置で同時に発生しないようにすることができる。 The present invention has the following effects.
Data conversion means for converting data in a certain method when transmitting data and restoring the converted data when receiving data when hardware malfunctions in the transmission and reception of data of a specific data format By providing this, it is possible to avoid a specific data format that malfunctions.
For this reason, in a dual processor system, by combining a circuit provided with data conversion means and a circuit without data conversion means, it is possible to prevent hardware malfunctions from occurring simultaneously in the dual processor devices. it can.

以下、図面を用いて本発明を詳細に説明する。
図１は本発明の一実施例を示す構成図である。前出の図と同一のものは同一符号を付ける。
図１で、第１プロセッサ装置１０と第２プロセッサ装置２０は同じハードウェアで実現される。部品の偶発故障に対しては、このようにハードウェアを二重化構成にし、故障をマスクするのが有効である。しかし、同一のハードウェアで二重化構成としているため、ハードウェア（プリント板等）自体の設計不良に起因するクロストークノイズ等による誤動作が、第１プロセッサ装置１０と第２プロセッサ装置２０の両側で同時に発生してしまうことがある。
これを防ぐため、本発明では第１プロセッサ装置１０のＭＰＵ１１ａ、１１ｂのＩ／Ｆ部及び選択器１４のＩ／Ｆ部に、データ変換手段５０ａ、５０ｂ、５１ａ、５１ｂをそれぞれ設け、第２プロセッサ装置２０のＭＰＵ２１ａ、２１ｂのＩ／Ｆ部及び選択器２４のＩ／Ｆ部に、データ変換手段６０ａ、６０ｂ、６１ａ、６１ｂをそれぞれ設けた構成となっている。 Hereinafter, the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention. The same parts as those in the previous figure are given the same reference numerals.
In FIG. 1, the first processor device 10 and the second processor device 20 are implemented by the same hardware. For an accidental failure of a part, it is effective to make the hardware redundant in this way and mask the failure. However, since the same hardware is used for the duplex configuration, malfunctions due to crosstalk noise or the like caused by defective design of the hardware (printed board, etc.) itself can occur simultaneously on both sides of the first processor device 10 and the second processor device 20. May occur.
In order to prevent this, in the present invention, data conversion means 50a, 50b, 51a, 51b are provided in the I / F units of the MPUs 11a, 11b of the first processor device 10 and the I / F unit of the selector 14, respectively, and the second processor Data conversion means 60a, 60b, 61a, 61b are provided in the I / F units of the MPUs 21a, 21b of the apparatus 20 and the I / F unit of the selector 24, respectively.

データ変換手段５０ａ、５０ｂ、５１ａ、５１ｂ、並びに６０ａ、６０ｂ、６１ａ、６１ｂは、データを送信する際にデータを一定の方式で変換し、データを受信する際にその変換されたデータを復元する機能を有する。
データ変換手段５０ａ、５０ｂ、５１ａ、５１ｂ、並びに６０ａ、６０ｂ、６１ａ、６１ｂを設けることにより、ある特定のデータ形式のデータの送受信においてハードウェアが誤動作する場合において、その誤動作する特定のデータ形式を回避することが可能となる。
データ変換手段５０ａ、５０ｂ、５１ａ、５１ｂ、並びに６０ａ、６０ｂ、６１ａ、６１ｂにおけるデータ変換の方式としては、例えば、データ反転、ローテートシフト、シリアル／パラレル変換、電圧変換等がある。特定のビットパターンがノイズにより影響を受けるような場合の対策として、データ反転、ローテートシフト、シリアル／パラレル変換を行うことによりビットパターンを変えることが有効である。また、伝送される電圧レベルが小さくノイズにより影響を受けるような場合の対策として、電圧変換を行うことにより電圧レベルを大きくして伝送することが有効である。 The data conversion means 50a, 50b, 51a, 51b, and 60a, 60b, 61a, 61b convert the data in a certain manner when transmitting the data, and restore the converted data when receiving the data. It has a function.
By providing the data conversion means 50a, 50b, 51a, 51b and 60a, 60b, 61a, 61b, when the hardware malfunctions in the transmission / reception of data of a specific data format, the specific data format that malfunctions is specified. It can be avoided.
Examples of data conversion methods in the data conversion means 50a, 50b, 51a, 51b and 60a, 60b, 61a, 61b include data inversion, rotate shift, serial / parallel conversion, voltage conversion, and the like. As a countermeasure when a specific bit pattern is affected by noise, it is effective to change the bit pattern by performing data inversion, rotate shift, and serial / parallel conversion. Further, as a countermeasure when the transmitted voltage level is small and affected by noise, it is effective to increase the voltage level by performing voltage conversion.

図２は本発明の使用状態を示した図である。
図２で、第１プロセッサ装置１０は、Ａ系のデータ変換手段１１ａ、５１ａが機能し、Ｂ系のデータ変換手段１１ｂ、５１ｂは機能していない状態、第２プロセッサ装置２０は、Ｂ系のデータ変換手段６０ｂ、６１ｂが機能し、Ａ系のデータ変換手段６０ａ、６１ａは機能していない状態である。第１プロセッサ装置１０と第２プロセッサ装置２０とでデータ変換手段が機能する系統を逆側にしている。このようにデータ変換手段が機能する系統を逆側にするには、例えば、第１プロセッサ装置１０と第２プロセッサ装置２０が実装される位置によって機能するデータ変換手段の系統を自動的に割り振る方法や、設定により任意に割り振る方法等がある。 FIG. 2 is a diagram showing a use state of the present invention.
In FIG. 2, in the first processor device 10, the A-system data conversion means 11a and 51a function and the B-system data conversion means 11b and 51b do not function, and the second processor device 20 The data conversion means 60b and 61b function, and the A-system data conversion means 60a and 61a do not function. The system in which the data conversion means functions between the first processor device 10 and the second processor device 20 is on the opposite side. In order to reverse the system in which the data conversion means functions in this way, for example, a method of automatically allocating the system of data conversion means that functions according to the position where the first processor device 10 and the second processor device 20 are mounted. There is also a method of allocating arbitrarily according to the setting.

ここで、外部入出力装置等からバックプレーンバス３０を介してのデータ入力であり、データ変換手段のデータ変換方式がデータ反転である場合を例に説明する。
例えば、データ変換手段がない状態において、第１プロセッサ装置１０及び第２プロセッサ装置２０で、ある特定のビットパターン（Ｘパターンとする）がクロストークノイズによりＡ系では誤動作するが、Ｂ系では誤動作しないとする。 Here, a case where data is input from an external input / output device or the like via the backplane bus 30 and the data conversion method of the data conversion means is data inversion will be described as an example.
For example, in the state where there is no data conversion means, in the first processor device 10 and the second processor device 20, a specific bit pattern (X pattern) malfunctions in the A system due to crosstalk noise, but malfunctions in the B system. Do not do.

第１プロセッサ装置１０においては、Ａ系では、選択器１４のデータ変換手段５１ａにより入力データは反転されＭＰＵ１１ａまで伝送され、ＭＰＵ１１ａのデータ変換手段５０ａにより元のデータに戻されＭＰＵ１１ａに入力される。よって、入力データがＸパターンである場合でも、選択器１４のデータ変換手段５１ａによりＸパターンが反転され、Ｘの反転パターンが伝送されることになるので、従来クロストークノイズにより誤動作していた特定のビットパターンを回避することができる。
Ｂ系では、選択器１４から入力データはそのままＭＰＵ１１ｂまで伝送され、そのままＭＰＵ１１ｂに入力される。入力データがＸパターンである場合でもＢ系ではクロストークノイズによる影響は受けないので誤動作はしない。
これにより、第１プロセッサ装置１０は、Ａ系、Ｂ系とも誤動作は発生せず、比較器１３での比較結果が一致するので正常である。 In the first processor unit 10, in the A system, the input data is inverted by the data conversion means 51a of the selector 14 and transmitted to the MPU 11a, and is returned to the original data by the data conversion means 50a of the MPU 11a and input to the MPU 11a. Therefore, even if the input data is an X pattern, the X pattern is inverted by the data conversion means 51a of the selector 14, and the inverted pattern of X is transmitted. The bit pattern can be avoided.
In the B system, the input data is transmitted from the selector 14 to the MPU 11b as it is and is input to the MPU 11b as it is. Even if the input data is an X pattern, the B system is not affected by the crosstalk noise, and therefore does not malfunction.
Thus, the first processor device 10 is normal because no malfunction occurs in both the A system and the B system, and the comparison results in the comparator 13 match.

次に第２プロセッサ装置２０においては、Ａ系では、選択器２４から入力データはそのままＭＰＵ２１ａまで伝送され、そのままＭＰＵ２１ａに入力される。入力データがＸパターンである場合にＡ系ではクロストークノイズにより影響を受け誤動作する。
Ｂ系では、選択器２４のデータ変換手段６１ｂにより入力データは反転されＭＰＵ２１ｂまで伝送され、ＭＰＵ２１ｂのデータ変換手段６０ｂにより元のデータに戻されＭＰＵ２１ｂに入力される。入力データがＸパターンである場合でも、選択器２４のデータ変換手段６１ｂによりＸパターンが反転され、Ｘの反転パターンが伝送されることになるので、従来クロストークノイズにより誤動作していた特定のビットパターンを回避することができる。ただし、Ｂ系ではもともとクロストークノイズによる影響を受けないので、データを反転するしないに関わらず誤動作はしない。
これにより、第２プロセッサ装置２０は、Ａ系では誤動作し、Ｂ系では誤動作しないため、比較器２３での比較結果が不一致となりフェイルする。 Next, in the second processor unit 20, in the A system, the input data is transmitted as it is from the selector 24 to the MPU 21a and is input to the MPU 21a as it is. When the input data is an X pattern, the A system is affected by crosstalk noise and malfunctions.
In the B system, the input data is inverted by the data conversion means 61b of the selector 24 and transmitted to the MPU 21b, and is returned to the original data by the data conversion means 60b of the MPU 21b and input to the MPU 21b. Even when the input data is an X pattern, the X pattern is inverted by the data conversion means 61b of the selector 24 and the inverted pattern of X is transmitted. Therefore, a specific bit that has conventionally malfunctioned due to crosstalk noise is transmitted. Patterns can be avoided. However, since the B system is not affected by the crosstalk noise from the beginning, no malfunction occurs regardless of whether the data is inverted.
As a result, the second processor device 20 malfunctions in the A system and does not malfunction in the B system, so the comparison result in the comparator 23 becomes inconsistent and fails.

第１プロセッサ装置１０が制御権を持っていた場合は、第１プロセッサ装置１０がそのまま制御動作を続ける。
第２プロセッサ装置２０が制御権を持っていた場合は、第１プロセッサ装置１０に制御権を渡す。第２プロセッサ装置２０は自身の自己診断を行い、その自己診断の結果、異常が検出されない場合は待機状態で復帰する。 When the first processor device 10 has the control right, the first processor device 10 continues the control operation as it is.
When the second processor device 20 has the control right, the control right is transferred to the first processor device 10. The second processor device 20 performs its own self-diagnosis, and returns to the standby state if no abnormality is detected as a result of the self-diagnosis.

以上より、従来、クロストークノイズによる影響を受け、第１プロセッサ装置１０と第２プロセッサ装置２０の両側が誤動作していた特定のビットパターン（Ｘパターン）に対しても、二重化したプロセッサ装置が同時に誤動作しないようにすることができる。
これとは逆に、データ変換手段がない状態において、ある特定のビットパターンがクロストークノイズによりＢ系では誤動作するが、Ａ系では誤動作しない場合であっても、データ変換手段を設けることにより、同様に二重化したプロセッサ装置が同時に誤動作しないようにすることができる。 As described above, a duplicated processor device is also used for a specific bit pattern (X pattern) that has been affected by the crosstalk noise and malfunctioned on both sides of the first processor device 10 and the second processor device 20 at the same time. It is possible to prevent malfunction.
On the contrary, in a state where there is no data conversion means, a specific bit pattern malfunctions in the B system due to crosstalk noise, but even if it does not malfunction in the A system, by providing the data conversion means, Similarly, duplicate processor devices can be prevented from malfunctioning simultaneously.

二重化プロセッサシステムにおいてハードウェア（プリント板等）の設計不良に起因するクロストークノイズ等による誤動作は、制御側、待機側とも同じハードウェアで構成されている関係上同時に発生するため、システムとして致命傷となる。
誤動作は幾つかの条件が組み合わさり特定の条件が整うと発生するので、設計不適合は検証等によってもなかなか発見できない場合がある。また、使用する部品の更なる小型化、高速化が進み、結果としてますます予見できない設計不適合が発生する可能性が増してくる。
このような場合に、二重化プロセッサシステムとして、プロセッサ装置内においても、プロセッサ装置間においても、異なるデータ形式でデータの送受信を行うことにより、誤動作する特定の条件が認識できていない場合でも、二重化したプロセッサ装置の両側で誤動作する特定の条件が同時に整うことを避けることが可能となり、高信頼な二重化プロセッサシステムを構築することができる。 In a redundant processor system, malfunctions due to crosstalk noise caused by hardware (printed board, etc.) design failure occur simultaneously on the control side and standby side due to the same hardware configuration. Become.
A malfunction occurs when several conditions are combined and a specific condition is met, and therefore, design incompatibility may not be found easily by verification or the like. In addition, the size and speed of the parts used are further reduced, and as a result, there is an increased possibility of design nonconformity that cannot be foreseen.
In such a case, the duplex processor system is duplicated even if the specific conditions for malfunctioning cannot be recognized by transmitting and receiving data in different data formats within and between the processor devices. It is possible to avoid that specific conditions for malfunctioning on both sides of the processor device are satisfied at the same time, and a highly reliable dual processor system can be constructed.

本発明の一実施例を示す構成図である。It is a block diagram which shows one Example of this invention. 本発明の使用状態を示した図である。It is the figure which showed the use condition of this invention. 従来の二重化プロセッサシステムの構成図である。It is a block diagram of the conventional duplex processor system.

符号の説明Explanation of symbols

１０ 第１プロセッサ装置
２０ 第２プロセッサ装置
１１ａ、２１ａ Ａ系ＭＰＵ
１１ｂ、２１ｂ Ｂ系ＭＰＵ
１２ａ、２２ａ Ａ系メモリ
１２ｂ、２２ｂ Ｂ系メモリ
１３、２３ 比較器
１４、２４ 選択器
３０バックプレーンバス
５０ａ、５０ｂ、６０ａ、６０ｂ ＭＰＵのデータ変換手段
５１ａ、５１ｂ、６１ａ、６１ｂ 選択器のデータ変換手段
DESCRIPTION OF SYMBOLS 10 1st processor apparatus 20 2nd processor apparatus 11a, 21a A system MPU
11b, 21b B system MPU
12a, 22a A system memory 12b, 22b B system memory 13, 23 Comparator 14, 24 Selector 30 Backplane bus 50a, 50b, 60a, 60b MPU data conversion means 51a, 51b, 61a, 61b Selector data conversion means

Claims (4)

第１と第２のプロセッサ装置を接続し、一方のプロセッサ装置が実作業につき他方のプロセッサ装置が待機する二重化プロセッサシステムにおいて、
前記第１と第２のプロセッサ装置は、
同一の制御演算を実行するＡ系とＢ系のＭＰＵと、
前記Ａ系とＢ系のＭＰＵとそれぞれ接続され、外部へのデータ出力時には前記Ａ系とＢ系のＭＰＵの一方のデータを出力し、外部からのデータ入力時には前記Ａ系とＢ系のＭＰＵの両方にデータを供給する選択器と、
前記Ａ系とＢ系のＭＰＵの少なくとも一方に設けられたＭＰＵのデータ変換手段と、
前記選択器の前記ＭＰＵのデータ変換手段が設けられたＭＰＵとの接続系統に設けられた選択器のデータ変換手段と、
を有することを特徴とする二重化プロセッサシステム。 In a dual processor system in which the first and second processor devices are connected, and one processor device waits for the other processor device for actual work,
The first and second processor devices are:
A system and B system MPU that execute the same control calculation;
The A system and the B system MPU are connected to each other. When data is output to the outside, one of the A system and the B system MPU is output, and when the data is input from the outside, the A system and the B system MPU are output. A selector that supplies data to both,
MPU data conversion means provided in at least one of the A system and B system MPU;
Data conversion means of a selector provided in a connection system with the MPU provided with data conversion means of the MPU of the selector;
A dual processor system comprising: 前記第１と第２のプロセッサ装置は、一方の系統に前記ＭＰＵ及び選択器のデータ変換手段が設けられ、設けられる系統が互いに逆側になっていることを特徴とする請求項１記載の二重化プロセッサシステム。   2. The duplex system according to claim 1, wherein said first and second processor units are provided with data conversion means of said MPU and selector in one system, and the systems provided are opposite to each other. Processor system. 前記ＭＰＵ及び選択器のデータ変換手段は、データのパターンを変換することを特徴とする請求項１又は２記載の二重化プロセッサシステム。   3. The dual processor system according to claim 1, wherein the data conversion means of the MPU and the selector converts a data pattern. 前記ＭＰＵ及び選択器のデータ変換手段は、データの電圧レベルを変換することを特徴とする請求項１乃至３のいずれかに記載の二重化プロセッサシステム。
4. The duplex processor system according to claim 1, wherein the data conversion means of the MPU and the selector converts the voltage level of the data.
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