JP4330547B2 - Information processing system control method, information processing system, information processing system control program, and redundant configuration control device - Google Patents

Information processing system control method, information processing system, information processing system control program, and redundant configuration control device Download PDF

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Abstract

The present invention provides a control method for an information processing system (10), which includes a plurality of processing apparatuses (20),(30) performing a mutually equivalent operation, comprising the step of isolating the processing apparatus (20), (30) for which a fluctuation of power source voltage (V) is relatively large, from the information processing system (10), if an error is not detected in each of the processing apparatuses (20),(30) and respective items of output information from the plurality of processing apparatuses (20),(30) raise a nonidentity.

Description

本発明は、情報処理システムの制御方法、情報処理システム、情報処理システムの制御プログラム、冗長構成制御装置に関し、特に、冗長構成のハードウェアに等価な情報処理を行わせることで故障耐性を高める情報処理技術に適用して有効な技術に関する。   The present invention relates to an information processing system control method, an information processing system, an information processing system control program, and a redundant configuration control device, and more particularly, information that improves fault tolerance by causing information processing equivalent to redundant hardware to be performed. The present invention relates to a technology effective when applied to a processing technology.

たとえば、高信頼性を要求されるサーバシステムにおいては、故障耐性を高めるために、プロセッサ等のハードウェアを2重にして双方に同じ情報処理を実行させ、一方のプロセッサに異常が発生しても、正常に動作している他方のプロセッサの入出力信号を使って情報処理を継続する、ミラーリング機能を有する情報処理システムが知られている。   For example, in a server system that requires high reliability, in order to increase fault tolerance, even if hardware such as a processor is duplicated and the same information processing is executed by both, an abnormality occurs in one processor. There is known an information processing system having a mirroring function for continuing information processing using an input / output signal of the other processor which is operating normally.

プロセッサの異常検出は入出力データのパリティエラーやECCエラー、各プロセッサの処理動作のタイムアウトエラー等により行うが、2重に動作しているプロセッサのいずれでも上述のエラー(異常)が検出されていないにも関わらず、双方のプロセッサからの出力信号が不一致になった場合には、どちらのプロセッサを異常と見なすのかの判断基準が存在しない。このため、信頼性を重視する場合にはシステムを停止させる必要があり、システムの可用性が低下する、という技術的課題がある。   Processor abnormality detection is performed by parity error or ECC error of input / output data, timeout error of processing operation of each processor, etc., but the above error (abnormality) is not detected in any of the processors operating in duplicate. Nevertheless, when the output signals from both processors do not match, there is no criterion for determining which processor is abnormal. For this reason, when emphasizing reliability, it is necessary to stop the system, and there is a technical problem that the availability of the system is lowered.

また、一般に、プロセッサ等の論理回路の動作速度に比較すると、電源の異常検出には長い時間を要する。このため、プロセッサが動作不能に陥るような大きな電源電圧降下を伴う電源異常の検出信号を使って異常系統の判別を行う場合には、上述のように両系が正常に見えるが出力信号が一致しないような障害の救済手段とはならない。   In general, it takes a long time to detect an abnormality in a power supply as compared with the operation speed of a logic circuit such as a processor. For this reason, when using the power supply abnormality detection signal with a large power supply voltage drop that causes the processor to become inoperable, the abnormal system is identified as described above, but both systems appear normal but the output signals match. It will not be a remedy for disability.

たとえば、特許文献1には、同一構成の第1および第2CPUと、これらのCPUに対して同一周波数かつ同一位相のクロック及びリセット信号を供給するクロック手段と、これら二つのCPUと入出力装置を接続するデュアルシステムアダプタ(DSBA)と、二つのCPU間でCPUの状態等を受け渡しするブロック間通信手段とを具備した高信頼化コンピュータが開示されている。そして、クロック手段によって二つのCPUの同期したプログラムの実行を実現するとともに、一方のCPUが故障した場合に、デュアルシステムアダプタが当該CPUを切り離し、健全な他のCPUにて処理を続行させるものである。   For example, Patent Document 1 includes a first and second CPU having the same configuration, clock means for supplying a clock and a reset signal having the same frequency and the same phase to these CPUs, these two CPUs, and an input / output device. A highly reliable computer including a dual system adapter (DSBA) to be connected and an inter-block communication means for transferring a CPU state and the like between two CPUs is disclosed. The clock means realizes execution of the synchronized program of the two CPUs, and when one of the CPUs breaks down, the dual system adapter disconnects the CPU and allows the other healthy CPU to continue the processing. is there.

すなわち、中心にあるDSBAが、2つのCPUの監視および比較を行い、正常に動作している側のCPUから来ている信号を使って、メモリやI/O等のシステムへのアクセスを行う。   That is, the central DSBA monitors and compares the two CPUs, and accesses a system such as a memory or an I / O by using a signal coming from a CPU that is operating normally.

DSBAでは、二重に設けられた各CPUから送られて来る信号のECCチェック,パリティチェック等を行い、また、CPUが内部で検出した異常を通知するエラー信号をモニタして、CPUの正常性を確認している。DSBAはCPUの異常を検知すると、異常と判断された側の系を切り離し、正常なCPUのみを使って処理を継続する。   In DSBA, the ECC signals, parity checks, etc. of the signals sent from each of the CPUs provided in duplicate are performed, and the error signal for notifying the abnormality detected by the CPU is monitored to check the normality of the CPU. Have confirmed. When the DSBA detects an abnormality of the CPU, it disconnects the system on the side determined to be abnormal and continues the process using only a normal CPU.

どちらのCPUに対しても異常を検出していないが、CPU0,CPU1から送られて来た信号が不一致になった場合、継続不能としてシステムを停止するか、どちらか片方のCPUのみを使って処理を継続させることになる。   No abnormality is detected for either CPU, but if the signals sent from CPU0 and CPU1 do not match, the system is stopped because it cannot continue or only one of the CPUs is used. Processing will continue.

特許文献1のシステムにおいて、CPU内部の半導体の故障やソフトエラーによって、内部回路に矛盾が生じた場合は、内部に設けられた、パリティチェック等によるエラー検出回路で検出可能である。また、CPUとDSBA間のバスでエラーが生じた場合は、DSBAまたはCPUの入力で、バスのパリティチェックやECCチェックを行う事により検出可能である。   In the system of Patent Document 1, when a contradiction occurs in an internal circuit due to a semiconductor failure or a soft error in the CPU, it can be detected by an error detection circuit provided inside, such as a parity check. Further, when an error occurs in the bus between the CPU and the DSBA, it can be detected by performing a parity check or ECC check of the bus at the input of the DSBA or the CPU.

しかしながら、CPUに動作電力を供給している電源に異常が生じた場合、CPU全体に影響が生じるため、CPU内部の故障検出回路等が正常に機能できないまま、エラー信号が出力されず、あたかも正常に動作しているごとく、コントローラにデータを出力してしまう恐れがある。   However, if an abnormality occurs in the power supply that supplies operating power to the CPU, the entire CPU is affected. Therefore, the failure detection circuit in the CPU cannot function normally, and no error signal is output. There is a risk that data will be output to the controller as if it were operating.

電源故障の場合、急激な電圧降下によってCPUへの供給電圧が正常に動作可能な下限値を下回り、数ミリ秒(ms)後には、CPUが重大な異常状態に陥ると考えられるため、長い時間で見ればどちらのCPUが異常になったか判断可能である。しかし、ハードウェアによるミラーリング(CPUの多重化)を行う場合、2系統のCPUから異なる信号が出力された時に、直ちにエラー判断を行う必要があり、数msの時間を待つ事はできない。従って、電源故障がCPU回路の誤動作にまで波及する前に、電源の異常を検知する必要がある。   In the case of a power failure, the supply voltage to the CPU falls below the lower limit value at which it can operate normally due to a sudden voltage drop, and after a few milliseconds (ms), the CPU is considered to be in a serious abnormal state. It is possible to determine which CPU has become abnormal. However, when hardware mirroring (CPU multiplexing) is performed, it is necessary to immediately determine an error when different signals are output from the two CPUs, and it is not possible to wait for several milliseconds. Therefore, it is necessary to detect an abnormality in the power supply before the power supply failure reaches the malfunction of the CPU circuit.

また、近年のCPUは消費電力が大きくなり、CPU毎に専用の電源を必要とするようになっており、ミラーリングを行うにあたり、電源故障による影響も考慮する必要が生じてきた。   In recent years, power consumption of CPUs has increased, and a dedicated power source is required for each CPU. Therefore, it is necessary to consider the influence of power failure when performing mirroring.

なお、特許文献2には、複数の処理装置と、これらを監視する監視装置を含むデータ処理システムにおいて、処理装置の電源電圧を監視する電圧異常検出器の出力を保持するラッチを設け、処理装置に異常が検出された時に、監視装置がラッチを参照して電源電圧の異常を確認することで、電圧異常の検出と処理装置の誤動作の同時性を確認可能とし、電圧異常と処理装置の異常の因果関係の明確化を実現する技術が開示されている。   In Patent Document 2, in a data processing system including a plurality of processing devices and a monitoring device that monitors them, a latch that holds the output of a voltage abnormality detector that monitors the power supply voltage of the processing device is provided. When an abnormality is detected, the monitoring device checks the power supply voltage abnormality by referring to the latch, so that it is possible to confirm the simultaneous detection of the voltage abnormality and the malfunction of the processing device. A technique for realizing clarification of the causal relationship is disclosed.

しかし、この特許文献2の技術では、電圧異常と個々の処理装置の誤動作との因果関係を確定することはできるものの、上述のような、個々のCPUでは障害が検出されないにもかかわらず、複数のCPUの処理結果が不一致になる障害における障害のCPUの判別技術については開示されていない。   However, although the technique disclosed in Patent Document 2 can determine the causal relationship between the voltage abnormality and the malfunction of the individual processing devices, a plurality of faults are not detected in the individual CPUs as described above. A technique for discriminating a faulty CPU in a fault in which the processing results of the CPUs do not match is not disclosed.

同様に、特許文献3には、多重化された処理装置の各々に、自処理装置での入力電源を監視し、瞬断に伴う電源の再投入の有無を記憶する電源状態保持手段と、他の処理装置での無応答検出に応じて他の処理装置の電源状態保持手段を参照し、無応答の原因が電源の瞬断に伴うシステム再立ち上げによるものか否かを判断するとともに当該他の処理装置の電源状態保持手段の状態をリセットする制御手段とを備えた多重化システムが開示されている。   Similarly, Patent Document 3 discloses, in each of the multiplexed processing devices, a power supply state holding unit that monitors the input power supply in the own processing device and stores the presence / absence of power-on due to a momentary interruption, and the like. In response to detection of no response in the other processing device, it is determined whether or not the cause of the non-response is due to the system restart due to a momentary power interruption and the other processing device. And a control unit that resets the state of the power supply state holding unit of the processing apparatus.

しかし、この特許文献3の技術でも、特許文献2同様に、上述のような、個々のCPUでは障害が検出されないにもかかわらず、複数のCPUの処理結果が不一致になる障害における障害のCPUの判別技術については開示されていない。   However, even in the technique of Patent Document 3, as in Patent Document 2, although the failure is not detected in the individual CPUs as described above, the failure CPUs in the failure in which the processing results of the plurality of CPUs do not match with each other are detected. Discrimination technology is not disclosed.

さらに、特許文献4には、コンピュータシステムを構成する回路と、各回路をの障害状態を独立して検出し、障害状態と各回路とを関連付ける障害管理システムを備えたコンピュータシステムが開示されている。しかし、この特許文献4においても、上述のような、個々のCPUでは障害が検出されないにもかかわらず、複数のCPUの処理結果が不一致になる障害における障害のCPUの判別技術については開示されていない。
特開平8−190494号公報 特開昭57−141731号公報 特開平3−266131号公報 特開平10−143387号公報
Further, Patent Document 4 discloses a computer system including a circuit constituting a computer system, and a failure management system that independently detects a failure state of each circuit and associates the failure state with each circuit. . However, this Patent Document 4 also discloses a technique for determining a faulty CPU in a fault in which processing results of a plurality of CPUs do not match even though the fault is not detected in each CPU as described above. Absent.
JP-A-8-190494 JP-A-57-141731 JP-A-3-266131 Japanese Patent Laid-Open No. 10-143387

本発明の目的は、冗長構成の複数の処理装置に等価な動作を行わせることで高信頼化を図る情報処理システムにおいて、個々の処理装置に障害が検出されないにもかかわらず、複数の処理装置の出力結果が不一致となるような状況下における情報処理システムの可用性を向上させることにある。   An object of the present invention is to provide a plurality of processing devices in an information processing system that achieves high reliability by causing a plurality of processing devices in a redundant configuration to perform an equivalent operation even though no failure is detected in each processing device. It is to improve the availability of the information processing system in a situation where the output results of these are inconsistent.

本発明の第1の観点は、互いに等価な動作を行う複数の処理装置を含む情報処理システムの制御方法であって、
個々の前記処理装置ではエラーが検出されず、且つ複数の前記処理装置からの出力情報が一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置を前記情報処理システムから切り離す情報処理システムの制御方法を提供する。
A first aspect of the present invention is a method for controlling an information processing system including a plurality of processing devices that perform operations equivalent to each other,
When no error is detected in each of the processing devices and output information from the plurality of processing devices does not match, the processing device on the side where the fluctuation amount of the power supply voltage is relatively large is disconnected from the information processing system. A method for controlling an information processing system is provided.

本発明の第2の観点は、互いに等価な動作を行う複数の処理装置に電源電圧監視手段を設け、個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと見なす情報処理システムの制御方法を提供する。   According to a second aspect of the present invention, power supply voltage monitoring means is provided in a plurality of processing devices that perform operations equivalent to each other, and no error is detected in each of the processing devices, but output data from the respective processing devices match. If not, a control method for an information processing system is provided in which it is assumed that a failure has occurred in the processing apparatus on the side where the fluctuation amount of the power supply voltage is relatively large.

本発明の第3の観点は、互いに等価な処理を行う複数の第1および第2処理装置を含む情報処理システムにおいて、前記第1および第2処理装置の各々の電源電圧の変動を閾値で検出し電圧監視信号として出力する電圧監視手段を設け、
前記第1および第2処理装置のいずれにおいても異常を検出していないにもかかわらず、前記第1および第2処理装置からの出力データが不一致の場合に、前記電圧監視手段からの前記第1および第2処理装置の各々の前記電圧監視信号を参照し、電源電圧が異常を示している前記第1または第2処理装置を切り離す情報処理システムの制御方法を提供する。
According to a third aspect of the present invention, in an information processing system including a plurality of first and second processing devices that perform processing equivalent to each other, a fluctuation in power supply voltage of each of the first and second processing devices is detected with a threshold value. Voltage monitoring means for outputting as a voltage monitoring signal,
In the case where the output data from the first and second processing devices does not match even though no abnormality is detected in any of the first and second processing devices, the first from the voltage monitoring means And a control method of an information processing system that refers to the voltage monitoring signal of each of the second processing devices and disconnects the first or second processing device whose power supply voltage indicates an abnormality.

本発明の第4の観点は、複数の第1および第2処理装置に同じ情報処理を行わせ、動作状態が健全な第1または第2処理装置を使用する情報処理システムの制御方法であって、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を含む情報処理システムの制御方法を提供する。
A fourth aspect of the present invention is a control method for an information processing system that causes a plurality of first and second processing devices to perform the same information processing and uses the first or second processing device in a healthy operating state. ,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A method for controlling an information processing system including

本発明の第5の観点は、複数の第1および第2処理装置と、
前記第1および第2処理装置の各々の電源電圧の変動を監視する電圧監視手段と、
前記第1および第2処理装置のいずれを使用するかを切り替える選択手段とを含み、
前記選択手段は、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1判別手段と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2判別手段と、
前記第2判別手段にて前記出力が不一致と判定された場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を選択する第3判別手段と、
を含む情報処理システムを提供する。
A fifth aspect of the present invention provides a plurality of first and second processing devices,
Voltage monitoring means for monitoring fluctuations in the power supply voltage of each of the first and second processing devices;
Selecting means for switching which one of the first and second processing devices to use,
The selection means includes
First determination means for determining whether or not an error check item other than a power supply voltage related to the first and second processing devices is normal;
Second determination means for determining whether or not outputs from each of the first and second processing devices match when the error check item is normal;
When the output is determined to be inconsistent by the second determining means, the first on the side that is determined to have no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices. Or a third discriminating means for selecting the second processing device;
An information processing system including

本発明の第6の観点は、複数の第1および第2処理装置と、前記第1および第2処理装置のいずれを使用するかを切り替える選択手段と、を含む情報処理システムの制御プログラムであって、
前記選択手段に、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を実行させる情報処理システムの制御プログラムを提供する。
A sixth aspect of the present invention is a control program for an information processing system including a plurality of first and second processing devices and selection means for switching which of the first and second processing devices to use. And
In the selection means,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A control program for an information processing system for executing

本発明の第7の観点は、情報処理システム内に冗長に設けられた複数の処理装置を監視し、障害の前記処理装置を前記情報処理システムから切り離す動作を行う冗長構成制御装置であって、
個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと判定する制御論理を備えた冗長構成制御装置を提供する。
A seventh aspect of the present invention is a redundant configuration control device that monitors a plurality of processing devices provided redundantly in an information processing system and performs an operation of disconnecting the processing device in failure from the information processing system,
An error is not detected in each of the processing devices, but when the output data from each of the processing devices does not match, it is determined that a failure has occurred in the processing device on the side where the fluctuation amount of the power supply voltage is relatively large A redundant configuration control device having control logic is provided.

上記した本発明によれば、冗長構成の複数の処理装置に互いに等価な動作を行わせ、一方に障害が発生した場合に、他方の健全な処理装置を用いて処理を継続する情報処理システムにおいて、個々の処理装置では障害が検出されないにもかかわらず、各処理装置の処理結果が不一致となるような、従来では障害の判別が困難な状況においても、電源電圧の変動量が相対的に大きい側の処理装置を障害と見なしてシステムから切り離し、他方の健全な処理装置を用いてシステムの稼働を継続させることが可能となり、情報処理システムの可用性が向上する。   According to the above-described present invention, in an information processing system in which a plurality of redundantly configured processing devices perform operations equivalent to each other and a failure occurs in one of the processing devices, the processing is continued using the other healthy processing device. Even in the situation where it is difficult to determine the failure in the conventional case where the processing result of each processing device does not match even though no failure is detected in each processing device, the fluctuation amount of the power supply voltage is relatively large. The processing apparatus on the side is regarded as a failure and disconnected from the system, and the system can be continuously operated using the other healthy processing apparatus, thereby improving the availability of the information processing system.

本発明によれば、冗長構成の複数の処理装置に等価な動作を行わせることで高信頼化を図る情報処理システムにおいて、個々の処理装置に障害が検出されないにもかかわらず、複数の処理装置の出力結果が不一致となるような状況下における情報処理システムの可用性を向上させることが可能になる。   According to the present invention, in an information processing system that achieves high reliability by causing a plurality of processing devices in a redundant configuration to perform an equivalent operation, a plurality of processing devices are detected even though no failure is detected in each processing device. It is possible to improve the availability of the information processing system in a situation where the output results of these are inconsistent.

以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図1は、本発明の一実施の形態である情報処理システムの構成の一例を示すブロック図であり、図2は、本実施の形態の情報処理システム10を構成する冗長構成制御回路の内部構成の一例を示すブロック図、図3は、本実施の形態の冗長構成制御回路における判定動作の一例を示す説明図、図4は、本実施の形態の冗長構成制御回路における電源電圧の判定動作の一例を示す線図、図5は、本実施の形態の冗長構成制御回路における判定動作の一例を示すフローチャートである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram illustrating an example of a configuration of an information processing system according to an embodiment of the present invention. FIG. 2 illustrates an internal configuration of a redundant configuration control circuit that configures an information processing system 10 according to the present embodiment. FIG. 3 is an explanatory diagram showing an example of a determination operation in the redundant configuration control circuit of the present embodiment, and FIG. 4 is a diagram of a power supply voltage determination operation in the redundant configuration control circuit of the present embodiment. FIG. 5 is a flowchart showing an example of a determination operation in the redundant configuration control circuit according to the present embodiment.

本実施の形態の情報処理システム10は、複数の0系処理装置20(第1処理装置)および1系処理装置30(第2処理装置)、冗長構成制御装置40(選択手段)、周辺システム60を含んでいる。   The information processing system 10 according to the present embodiment includes a plurality of 0-system processing devices 20 (first processing devices) and 1-system processing devices 30 (second processing devices), a redundant configuration control device 40 (selecting means), and a peripheral system 60. Is included.

周辺システム60は、たとえば記憶装置、入出力機器、通信機器等を含む。
0系処理装置20と1系処理装置30は、互いに同一の構成を備えており、互いに等価な同一の動作を行う。そして、冗長構成制御装置40は、等価な動作を行う0系処理装置20および1系処理装置30の動作を監視し、いずれか一方を周辺システム60に接続する動作を行う。これにより、0系処理装置20および1系処理装置30のいずれか一方が故障しても、他方を選択して周辺システム60に接続することで、情報処理システム10の情報処理を継続できる。
The peripheral system 60 includes, for example, a storage device, an input / output device, a communication device, and the like.
The 0-system processing device 20 and the 1-system processing device 30 have the same configuration and perform the same operations that are equivalent to each other. Then, the redundant configuration control device 40 monitors the operations of the 0-system processing device 20 and the 1-system processing device 30 that perform equivalent operations, and performs an operation of connecting one of them to the peripheral system 60. Thereby, even if one of the 0-system processing device 20 and the 1-system processing device 30 fails, the information processing of the information processing system 10 can be continued by selecting the other and connecting it to the peripheral system 60.

0系処理装置20は、中央処理装置21(CPU0)、電源22、電源監視装置23を含んでいる。
中央処理装置21は、冗長構成制御装置40との間で、入出力情報24の授受を行う。この入出力情報24には、たとえば、ECC(Error Correcting Code)やパリティ等のエラーチェックデータ25が付加され、冗長構成制御装置40の内部において、入出力情報24のエラー検出および訂正が行われる。
The 0-system processing device 20 includes a central processing device 21 (CPU 0), a power supply 22, and a power supply monitoring device 23.
The central processing unit 21 exchanges input / output information 24 with the redundant configuration control device 40. For example, error checking data 25 such as ECC (Error Correcting Code) and parity is added to the input / output information 24, and error detection and correction of the input / output information 24 is performed inside the redundant configuration control device 40.

中央処理装置21は、自装置の内部で発生する内部障害を検出する機能を備えており、この内部障害の検出結果は、内部エラー信号26にて冗長構成制御装置40に伝達される。   The central processing unit 21 has a function of detecting an internal failure that occurs inside itself, and the detection result of this internal failure is transmitted to the redundant configuration control device 40 by an internal error signal 26.

1系処理装置30は、中央処理装置31(CPU1)、電源32、電源監視装置33を含んでいる。
中央処理装置31は、冗長構成制御装置40との間で、入出力情報34の授受を行う。この入出力情報34には、たとえば、ECC(Error Correcting Code)やパリティ等のエラーチェックデータ35が付加され、冗長構成制御装置40の内部において、入出力情報34のエラー検出および訂正が行われる。
The 1-system processing device 30 includes a central processing unit 31 (CPU 1), a power supply 32, and a power supply monitoring device 33.
The central processing unit 31 exchanges input / output information 34 with the redundant configuration control device 40. For example, error checking data 35 such as ECC (Error Correcting Code) and parity is added to the input / output information 34, and error detection and correction of the input / output information 34 are performed inside the redundant configuration control device 40.

中央処理装置31は、自装置の内部で発生する内部障害を検出する機能を備えており、この内部障害の検出結果は、内部エラー信号36にて冗長構成制御装置40に伝達される。   The central processing unit 31 has a function of detecting an internal failure that occurs inside itself, and the detection result of this internal failure is transmitted to the redundant configuration control device 40 by an internal error signal 36.

中央処理装置21は、電源22から供給される電源電圧Vにて動作する。本実施の形態では、電源22から中央処理装置21に供給される電源電圧Vの変動を監視する電源監視装置23が設けられている。この電源監視装置23は、高速かつ高感度にて電源電圧Vの変化を検出する図示しない検出回路を備えている。そして、後述のように、電源22から中央処理装置21に供給される電源電圧Vが、CPU動作可能電圧Va以下に低下した場合に、電源エラー信号23aを冗長構成制御装置40に出力する。   The central processing unit 21 operates with the power supply voltage V supplied from the power supply 22. In the present embodiment, a power supply monitoring device 23 for monitoring fluctuations in the power supply voltage V supplied from the power supply 22 to the central processing unit 21 is provided. The power supply monitoring device 23 includes a detection circuit (not shown) that detects a change in the power supply voltage V at high speed and with high sensitivity. As will be described later, when the power supply voltage V supplied from the power supply 22 to the central processing unit 21 drops below the CPU operable voltage Va, the power supply error signal 23a is output to the redundant configuration control device 40.

同様に、中央処理装置31は、電源32から供給される電源電圧Vにて動作する。本実施の形態では、電源32から中央処理装置31に供給される電源電圧Vの変動を監視する電源監視装置33が設けられている。この電源監視装置33は、高速かつ高感度にて電源電圧Vの変化を検出する図示しない検出回路を備えている。そして、後述のように、電源32から中央処理装置31に供給される電源電圧Vが、CPU動作可能電圧Va以下に低下した場合に、電源エラー信号33aを冗長構成制御装置40に出力する。   Similarly, the central processing unit 31 operates with the power supply voltage V supplied from the power supply 32. In the present embodiment, a power supply monitoring device 33 that monitors fluctuations in the power supply voltage V supplied from the power supply 32 to the central processing unit 31 is provided. The power supply monitoring device 33 includes a detection circuit (not shown) that detects a change in the power supply voltage V at high speed and with high sensitivity. As will be described later, when the power supply voltage V supplied from the power supply 32 to the central processing unit 31 drops below the CPU operable voltage Va, the power supply error signal 33a is output to the redundant configuration control device 40.

図2を参照して、冗長構成制御装置40の構成の一例について説明する。本実施の形態の冗長構成制御装置40は、エラー検出/訂正回路41、エラー検出/訂正回路42、データ比較器43、論理積回路44、論理積回路45、論理積回路46、論理積回路47、論理積回路48、論理積回路49およびセレクタ50を備えている。なお、以下に説明する図2中の各信号において、真は“1”、偽は“0”、である。   An example of the configuration of the redundant configuration control device 40 will be described with reference to FIG. The redundant configuration control device 40 of this embodiment includes an error detection / correction circuit 41, an error detection / correction circuit 42, a data comparator 43, an AND circuit 44, an AND circuit 45, an AND circuit 46, and an AND circuit 47. A logical product circuit 48, a logical product circuit 49, and a selector 50. In each signal in FIG. 2 described below, true is “1” and false is “0”.

また、この図2の論理回路では、内部エラー信号26、内部エラー信号36の判定は省いてある。すなわち、この内部エラー信号26、内部エラー信号36は、中央処理装置21、中央処理装置31の内部のより重大な障害を示しており、当該内部エラー信号26または内部エラー信号36が検出された中央処理装置21または中央処理装置31は、無条件に情報処理システム10から切り離されるためである。   In the logic circuit of FIG. 2, the determination of the internal error signal 26 and the internal error signal 36 is omitted. That is, the internal error signal 26 and the internal error signal 36 indicate a more serious failure in the central processing unit 21 and the central processing unit 31, and the central error signal 26 or the internal error signal 36 is detected at the center. This is because the processing device 21 or the central processing device 31 is unconditionally disconnected from the information processing system 10.

エラー検出/訂正回路41は、中央処理装置21との間で授受される入出力情報24に冗長に付加されたエラーチェックデータ25を用いて、当該入出力情報24のエラー検出および訂正を行う。このエラー検出および訂正において訂正不能なエラーが検出された場合には、エラー検出/訂正回路41は、訂正不能エラー検出信号41aを論理積回路46に出力する。   The error detection / correction circuit 41 performs error detection and correction of the input / output information 24 using error check data 25 redundantly added to the input / output information 24 exchanged with the central processing unit 21. When an uncorrectable error is detected in this error detection and correction, the error detection / correction circuit 41 outputs an uncorrectable error detection signal 41 a to the logical product circuit 46.

エラー検出/訂正回路42は、中央処理装置31との間で授受される入出力情報34に冗長に付加されたエラーチェックデータ35を用いて、当該入出力情報34のエラー検出および訂正を行う。このエラー検出および訂正において訂正不能なエラーが検出さされた場合には、エラー検出/訂正回路42は、訂正不能エラー検出信号42aを論理積回路47に出力する。   The error detection / correction circuit 42 performs error detection and correction of the input / output information 34 using error check data 35 redundantly added to the input / output information 34 exchanged with the central processing unit 31. When an uncorrectable error is detected in the error detection and correction, the error detection / correction circuit 42 outputs an uncorrectable error detection signal 42 a to the logical product circuit 47.

データ比較器43は、中央処理装置21から入力される入出力情報24と、中央処理装置31から入力される入出力情報34とを比較し、両者が不一致の場合に、論理積回路44および論理積回路45に対してデータ不一致検出信号43aを出力する。   The data comparator 43 compares the input / output information 24 input from the central processing unit 21 with the input / output information 34 input from the central processing unit 31. A data mismatch detection signal 43 a is output to the product circuit 45.

論理積回路44は、電源監視装置23から入力される電源エラー信号23a(PWR_Err0)とデータ比較器43から入力されるデータ不一致検出信号43aの論理積をとって0系障害推定信号44aを出力する。   The logical product circuit 44 calculates the logical product of the power error signal 23a (PWR_Err0) input from the power monitoring device 23 and the data mismatch detection signal 43a input from the data comparator 43, and outputs a zero-system failure estimation signal 44a. .

論理積回路45は、電源監視装置33から入力される電源エラー信号33a(PWR_Err1)とデータ比較器43から入力されるデータ不一致検出信号43aの論理積をとって1系障害推定信号45aを出力する。   The logical product circuit 45 calculates the logical product of the power supply error signal 33a (PWR_Err1) input from the power supply monitoring device 33 and the data mismatch detection signal 43a input from the data comparator 43, and outputs a 1-system failure estimation signal 45a. .

論理積回路46は、エラー検出/訂正回路41から入力される訂正不能エラー検出信号41aの論理反転信号と、0系障害推定信号44aの論理反転信号の論理積をとって0系データ有効信号46aを出力する。   The logical product circuit 46 takes the logical product of the logically inverted signal of the uncorrectable error detection signal 41a input from the error detection / correction circuit 41 and the logically inverted signal of the 0-system failure estimation signal 44a, and outputs the 0-system data valid signal 46a. Is output.

論理積回路47は、エラー検出/訂正回路42から入力される訂正不能エラー検出信号42aの論理反転信号と、1系障害推定信号45aの論理反転信号の論理積をとって1系データ有効信号47aを出力する。   The logical product circuit 47 calculates the logical product of the logically inverted signal of the uncorrectable error detection signal 42a input from the error detection / correction circuit 42 and the logically inverted signal of the 1-system failure estimation signal 45a, and outputs the 1-system data valid signal 47a. Is output.

論理積回路48は、論理積回路46から入力される0系データ有効信号46aの論理反転信号と、論理積回路47から入力される1系データ有効信号47aの論理反転信号の論理積をとって、データ選択制御信号49aをセレクタ50に出力する。   The logical product circuit 48 takes the logical product of the logical inversion signal of the 0-system data valid signal 46 a input from the logical product circuit 46 and the logical inversion signal of the 1-system data valid signal 47 a input from the logical product circuit 47. The data selection control signal 49a is output to the selector 50.

論理積回路49は、論理積回路46から入力される0系データ有効信号46aの論理反転信号と、論理積回路47から入力される1系データ有効信号47aの論理積をとってデータ選択制御信号49aをセレクタ50に出力する。   The logical product circuit 49 takes the logical product of the logical inversion signal of the 0-system data valid signal 46 a input from the logical product circuit 46 and the 1-system data valid signal 47 a input from the logical product circuit 47, and generates a data selection control signal. 49a is output to the selector 50.

セレクタ50は、データ選択制御信号49aが真(“1”)の場合には、1系処理装置30の側の入出力情報34を選択し、偽(“0”)の場合には、0系処理装置20の側の入出力情報24を選択する。   The selector 50 selects the input / output information 34 on the side of the 1-system processing device 30 when the data selection control signal 49a is true (“1”), and the 0-system when it is false (“0”). The input / output information 24 on the processing device 20 side is selected.

図3は、互いに等価な動作を行う複数の0系処理装置20および1系処理装置30の各々のエラー発生状況(状況S1〜S8)に応じた冗長構成制御装置40の判定処理を示している。   FIG. 3 shows the determination processing of the redundant configuration control device 40 according to the error occurrence status (situation S1 to S8) of each of the plurality of 0-system processing devices 20 and 1-system processing devices 30 performing equivalent operations. .

すなわち、図2に例示した冗長構成制御装置40の論理回路では、図3に例示した状況S1〜状況S8のうち、0系処理装置20および1系処理装置30にはエラーが発生していなが、双方の入出力情報24および入出力情報34の比較結果が不一致(データ不一致検出信号43aが真)になった場合に、0系処理装置20および1系処理装置30のいずれを選択するかを判断する。   That is, in the logic circuit of the redundant configuration control device 40 illustrated in FIG. 2, no error has occurred in the 0-system processing device 20 and the 1-system processing device 30 among the situations S1 to S8 illustrated in FIG. When the comparison result of both the input / output information 24 and the input / output information 34 does not match (the data mismatch detection signal 43a is true), which of the 0-system processing device 20 and the 1-system processing device 30 is to be selected. to decide.

以下、本実施の形態の情報処理システム10の作用の一例について説明する。
上述のように、本実施の形態では、中央処理装置21に電力を供給する電源22に設けられた電源監視装置23、および中央処理装置31に電力を供給する電源32に設けられた電源監視装置33から、電源エラー信号23aおよび電源エラー信号33aを冗長構成制御装置40に入力している。
Hereinafter, an example of the operation of the information processing system 10 according to the present embodiment will be described.
As described above, in the present embodiment, the power supply monitoring device 23 provided in the power supply 22 that supplies power to the central processing device 21 and the power supply monitoring device provided in the power supply 32 that supplies power to the central processing device 31. 33, the power supply error signal 23a and the power supply error signal 33a are input to the redundant configuration control device 40.

この電源監視装置23および電源監視装置33は、中央処理装置21および中央処理装置31が電源電圧Vの低下により誤動作するよりも早期に電圧異常を検知する必要があるため、高速動作が可能な部品を使用し、かつ閾値も高めに設定する。   The power supply monitoring device 23 and the power supply monitoring device 33 are components capable of high-speed operation because the central processing unit 21 and the central processing unit 31 need to detect a voltage abnormality earlier than when the central processing unit 21 and the central processing unit 31 malfunction due to a decrease in the power supply voltage V. And set the threshold value higher.

すなわち、本実施の形態では、電源監視装置23および電源監視装置33での異常判定の閾値である電圧変動検出閾値Vtは、図4に例示されるよう、定格電圧V0とCPU動作可能電圧Vaの間に設定され、かつ、定格電圧V0に近くなるように比較的高く設定されている。  That is, in the present embodiment, the voltage fluctuation detection threshold Vt that is a threshold for abnormality determination in the power supply monitoring device 23 and the power supply monitoring device 33 is the rated voltage V0 and the CPU operable voltage Va as illustrated in FIG. It is set in between and relatively high so as to be close to the rated voltage V0.

このように、電圧変動検出閾値Vtを定格電圧V0の近くに設定した場合、電源監視装置23、電源監視装置33が非常に敏感になるため、中央処理装置21および中央処理装置31での負荷変動や、周囲のノイズ等による電源22および電源32の電源電圧Vの僅かな変動にも反応する。   Thus, when the voltage fluctuation detection threshold Vt is set near the rated voltage V0, the power monitoring device 23 and the power monitoring device 33 become very sensitive. It also reacts to slight fluctuations in the power supply voltage V of the power supply 22 and the power supply 32 due to ambient noise or the like.

従って、本実施の形態では、この電源監視装置23および電源監視装置33から出力される電源エラー信号23a、電源エラー信号33aを使って、直接的に多重に設けられた0系処理装置20および1系処理装置30のいずれかを切り離すような処理は行わない。   Therefore, in the present embodiment, the 0-system processing devices 20 and 1 that are directly provided in a multiple manner using the power supply error signal 23a and the power supply error signal 33a output from the power supply monitoring device 23 and the power supply monitoring device 33. Processing that disconnects one of the system processing devices 30 is not performed.

すなわち、冗長構成制御装置40は、0系処理装置20および1系処理装置30の各々における入出力情報24および入出力情報34のパリティチェックあるいはECCチェック、および内部エラー信号26(Error)のチェックを優先させ、これらに異常が無いにも関わらず、0系処理装置20の入出力情報24および1系処理装置30の入出力情報34に不一致が生じた時に初めて、電源監視装置23および電源監視装置33の電源エラー信号23aおよび電源エラー信号33aを参照し、この電源エラー信号23aまたは電源エラー信号33aが異常を示している側の0系処理装置20または1系処理装置30を、情報処理システム10から切り離す処理を行い、他方の1系処理装置30または0系処理装置20を用いて情報処理を継続する。   That is, the redundant configuration control device 40 performs the parity check or ECC check of the input / output information 24 and the input / output information 34 in each of the 0-system processing device 20 and the 1-system processing device 30 and the internal error signal 26 (Error). Although there is no abnormality in the priority, the power supply monitoring device 23 and the power supply monitoring device are not used until a mismatch occurs between the input / output information 24 of the 0-system processing device 20 and the input / output information 34 of the 1-system processing device 30. The power supply error signal 23a and the power supply error signal 33a are referred to, and the 0-system processing device 20 or the 1-system processing device 30 on the side where the power supply error signal 23a or the power supply error signal 33a indicates an abnormality is referred to as the information processing system 10. The information is processed using the other 1-system processing device 30 or 0-system processing device 20. To continue.

従って、0系処理装置20の入出力情報24と、1系処理装置30の入出力情報34とが一致している場合は、電源エラー信号23aおよび電源エラー信号33aは無視される。   Therefore, when the input / output information 24 of the 0-system processing device 20 matches the input / output information 34 of the 1-system processing device 30, the power supply error signal 23a and the power supply error signal 33a are ignored.

上述の図2に例示される冗長構成制御装置40の論理回路の動作は、冗長構成制御装置40を制御する制御プログラム70等のソフトウェアによって実現することもできる。すなわち、この制御プログラム70は、中央処理装置21および中央処理装置31の各々の障害監視を行うチェック処理論理71、およびチェック処理論理72、0系処理装置20の入出力情報24と、1系処理装置30の入出力情報34とを比較する比較論理73、入出力情報24および入出力情報34のいずれを選択して入出力データ51として用いるかを選択する選択論理74、を含む。   The operation of the logic circuit of the redundant configuration control device 40 illustrated in FIG. 2 can also be realized by software such as a control program 70 that controls the redundant configuration control device 40. In other words, the control program 70 includes a check processing logic 71 for monitoring the failure of each of the central processing unit 21 and the central processing unit 31, a check processing logic 72, input / output information 24 of the 0-system processing device 20, and 1-system processing. It includes comparison logic 73 for comparing with the input / output information 34 of the device 30 and selection logic 74 for selecting which of the input / output information 24 and the input / output information 34 to use as the input / output data 51.

この場合の制御プログラム70の動作を、図5のフローチャートを参照して説明する。
まず、中央処理装置21および中央処理装置31の各々の内部エラー信号26および内部エラー信号36を参照して、双方が障害を示しているか否かを判定し(ステップ101)、両方とも障害無しの場合には、さらに、中央処理装置21および中央処理装置31の双方の入出力情報24および入出力情報34のECC/パリティチェック結果を判別する(ステップ102)。
The operation of the control program 70 in this case will be described with reference to the flowchart of FIG.
First, referring to the internal error signal 26 and the internal error signal 36 of each of the central processing unit 21 and the central processing unit 31, it is determined whether or not both indicate a failure (step 101). In this case, the ECC / parity check results of the input / output information 24 and the input / output information 34 of both the central processing unit 21 and the central processing unit 31 are further discriminated (step 102).

そして、双方の系に異常がない場合には、0系処理装置20および1系処理装置30の入出力情報24および入出力情報34が一致するか否かを判別し(ステップ103)、両者が一致する場合は、異常なしなので、ステップ101に戻る(状況S1)。   If there is no abnormality in both systems, it is determined whether the input / output information 24 and the input / output information 34 of the 0-system processing device 20 and the 1-system processing device 30 match (step 103). If they match, there is no abnormality and the process returns to step 101 (situation S1).

一方、ステップ103で不一致(NO)の場合、すなわち、0系処理装置20および1系処理装置30の双方に全くエラーが検出されないにもかかわらず、両者の入出力情報24および入出力情報34が不一致となった場合(状況S2〜状況S5)、従来では、0系処理装置20および1系処理装置30のいずれを選択するかの根拠がないので、原因不明の障害として情報処理システム10を停止させる必要があり、可用性が低下していた。   On the other hand, in the case of a mismatch (NO) in step 103, that is, although no error is detected in both the 0-system processing device 20 and the 1-system processing device 30, the input / output information 24 and the input / output information 34 of both are If there is a discrepancy (situation S2 to S5), there is no basis for selecting either the 0-system processing device 20 or the 1-system processing device 30 in the past, so the information processing system 10 is stopped as a failure of unknown cause. Availability had to be reduced.

これに対して、本実施の形態の場合には、ステップ103で入出力情報24および入出力情報34が不一致と判定された場合には(状況S2〜状況S5)、電源エラー信号23aを参照して、一方の0系処理装置20側の電源電圧変動エラーを確認し(ステップ104)、エラー有りの場合には、さらに、他方の1系処理装置30の電源エラー信号33aを参照して、1系処理装置30側の電源電圧変動エラーを確認し(ステップ109)、エラー無しの場合には、当該1系処理装置30の側の入出力情報34を入出力データ51として選択して(すなわち、0系処理装置20を情報処理システム10から切り離して)、周辺システム60に接続する(ステップ110)(状況S4)。   On the other hand, in the case of the present embodiment, when it is determined in step 103 that the input / output information 24 and the input / output information 34 do not match (situation S2 to situation S5), the power error signal 23a is referred to. Then, a power supply voltage fluctuation error on one of the 0-system processing devices 20 side is confirmed (step 104). If there is an error, the power-supply error signal 33a of the other 1-system processing device 30 is further referred to and 1 The power supply voltage fluctuation error on the system processor 30 side is confirmed (step 109), and if there is no error, the input / output information 34 on the system processor 30 side is selected as the input / output data 51 (ie, The 0-system processing device 20 is disconnected from the information processing system 10 and connected to the peripheral system 60 (step 110) (situation S4).

一方、ステップ104で0系処理装置20の電源電圧変動エラーがないと判定された場合には、他方の1系処理装置30の電源エラー信号33aを参照して、1系処理装置30側の電源電圧変動エラーを確認し(ステップ105)、エラー有りの場合には、0系処理装置20の入出力情報24を選択して(すなわち、1系処理装置30の側を情報処理システム10から切り離して)稼働を継続する(ステップ111)(状況S3)。   On the other hand, if it is determined in step 104 that there is no power supply voltage fluctuation error of the 0-system processor 20, the power error signal 33a of the other 1-system processor 30 is referred to and the power supply on the 1-system processor 30 side is referred to. The voltage fluctuation error is confirmed (step 105), and if there is an error, the input / output information 24 of the 0-system processing device 20 is selected (ie, the 1-system processing device 30 side is disconnected from the information processing system 10). ) Continue operation (step 111) (situation S3).

また、ステップ105で1系処理装置30の電源電圧変動エラーが検出されない場合は、0系処理装置20および1系処理装置30の双方の電源電圧も正常であり、この場合は、原因不明として0系処理装置20および1系処理装置30の双方をエラーと判定する(ステップ106)(状況S2)。   Further, when the power supply voltage fluctuation error of the 1-system processing device 30 is not detected in Step 105, the power supply voltages of both the 0-system processing device 20 and the 1-system processing device 30 are normal. Both the system processor 20 and the first system processor 30 are determined to be errors (step 106) (situation S2).

同様に、ステップ109で1系処理装置30の電源電圧変動エラーが検出された場合は、0系処理装置20および1系処理装置30の双方で電源電圧変動エラーが検出されたことになり、この場合も、原因不明として0系処理装置20および1系処理装置30の双方をエラーと判定する(ステップ106)(状況S5)。   Similarly, if a power supply voltage fluctuation error of the 1-system processing device 30 is detected in step 109, it means that both the 0-system processing device 20 and the 1-system processing device 30 have detected a power supply voltage fluctuation error. In this case, both the 0-system processing device 20 and the 1-system processing device 30 are determined as errors because the cause is unknown (step 106) (situation S5).

また、上述のステップ101で、NOと判定された場合、すなわち、内部エラー信号26および内部エラー信号36の少なくとも一方が真の場合は、0系処理装置20および1系処理装置30の両方の二重障害か判定し(ステップ107)、双方とも障害の場合は、ステップ106に分岐する(状況S8)。   If NO is determined in step 101 described above, that is, if at least one of the internal error signal 26 and the internal error signal 36 is true, both of the 0-system processing device 20 and the 1-system processing device 30 are used. It is determined whether the fault is a serious fault (step 107). If both faults, the process branches to step 106 (situation S8).

また、ステップ107で、0系処理装置20および1系処理装置30の一方が障害と判定された場合は、他方の1系処理装置30または0系処理装置20を選択して処理を継続する(ステップ108)(状況S6、状況S7)。上述のステップ102でNOと判定された場合も同様である。   If it is determined in step 107 that one of the 0-system processing device 20 and the 1-system processing device 30 is faulty, the other 1-system processing device 30 or the 0-system processing device 20 is selected and the processing is continued ( Step 108) (Situation S6, Situation S7). The same applies when it is determined NO in step 102 described above.

以上説明したように、本実施の形態によれば、等価な動作を行う複数の0系処理装置20および1系処理装置30を備えた情報処理システム10において、0系処理装置20および1系処理装置30のいずれにおいてもエラーが検出されないにもかかわらず、両者の入出力情報24および入出力情報34が一致しない状況が発生した場合に、0系処理装置20および1系処理装置30の各々に設けられた電源22および電源32の電圧変動を監視する電源監視装置23および電源監視装置33からの電源エラー信号23aおよび電源エラー信号33aを参照して、電源電圧変動エラーが検出された側を障害と見なして情報処理システム10から切り離し、他方を用いて情報処理システム10の稼働を継続することが可能となる。従って、情報処理システム10の可用性が向上する。   As described above, according to the present embodiment, in the information processing system 10 including a plurality of 0-system processing devices 20 and 1-system processing devices 30 that perform equivalent operations, the 0-system processing device 20 and the 1-system processing are performed. If no error is detected in any of the devices 30 and a situation occurs in which the input / output information 24 and the input / output information 34 of the two devices do not match, each of the 0-system processing device 20 and the 1-system processing device 30 Referring to the power supply error signal 23a and the power supply error signal 33a from the power supply monitoring device 23 and the power supply monitoring device 33 that monitor voltage fluctuations of the provided power supply 22 and power supply 32, the side on which the power supply voltage fluctuation error is detected is failed. The information processing system 10 can be separated from the information processing system 10 and the information processing system 10 can be continuously operated using the other. Therefore, the availability of the information processing system 10 is improved.

なお、上述の説明では、電源22および電源32の電源電圧Vの変動を、電源監視装置23および電源監視装置33において、電圧変動検出閾値Vtを用いて判定する場合を例示したが、これに限定されない。   In the above description, the case where the fluctuation of the power supply voltage V of the power supply 22 and the power supply 32 is determined using the voltage fluctuation detection threshold Vt in the power supply monitoring apparatus 23 and the power supply monitoring apparatus 33 is exemplified. Not.

たとえば、定格電圧V0とCPU動作可能電圧Vaの範囲で、電源22と電源32の各々の電源電圧Vの変動量を比較し、変動量が相対的に小さい方を正常と判定し、大きい方をエラーと判定する方法も用いることができる。
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
For example, within the range of the rated voltage V0 and the CPU operable voltage Va, the fluctuation amounts of the power supply voltages V of the power supply 22 and the power supply 32 are compared. A method of determining an error can also be used.
Needless to say, the present invention is not limited to the configuration exemplified in the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

(付記1)
互いに等価な動作を行う複数の処理装置を含む情報処理システムの制御方法であって、
個々の前記処理装置ではエラーが検出されず、且つ複数の前記処理装置からの出力情報が一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置を前記情報処理システムから切り離すことを特徴とする情報処理システムの制御方法。
(付記2)
付記1記載の情報処理システムの制御方法において、
前記エラーは、前記処理装置の各々の内部エラーと、前記処理装置の各々に対する入出力データに関するECCチェックエラーまたはパリティチェックエラーを含むことを特徴とする情報処理システムの制御方法。
(付記3)
付記1記載の情報処理システムの制御方法において、
前記電源電圧の定格値と、前記処理装置が正常に動作可能な動作可能電圧との間に閾値を設定し、前記閾値を基準として前記電源電圧の変動量の大小を判定することを特徴とする情報処理システムの制御方法。
(付記4)
互いに等価な動作を行う複数の処理装置に電源電圧監視手段を設け、個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと見なすことを特徴とする情報処理システムの制御方法。
(付記5)
互いに等価な処理を行う複数の第1および第2処理装置を含む情報処理システムにおいて、前記第1および第2処理装置の各々の電源電圧の変動を閾値で検出し電圧監視信号として出力する電圧監視手段を設け、
前記第1および第2処理装置のいずれにおいても異常を検出していないにもかかわらず、前記第1および第2処理装置からの出力データが不一致の場合に、前記電圧監視手段からの前記第1および第2処理装置の各々の前記電圧監視信号を参照し、電源電圧が異常を示している前記第1または第2処理装置を切り離すことを特徴とする情報処理システムの制御方法。
(付記6)
複数の第1および第2処理装置に同じ情報処理を行わせ、動作状態が健全な第1または第2処理装置を使用する情報処理システムの制御方法であって、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を含むことを特徴とする情報処理システムの制御方法。
(付記7)
付記6記載の情報処理システムの制御方法において、
前記第1工程における前記エラーチェック項目は、前記第1および第2処理装置の各々の内部エラーと、前記第1および第2処理装置の各々に対する入出力データに関するECCチェックエラーまたはパリティチェックエラーを含むことを特徴とする情報処理システムの制御方法。
(付記8)
付記6記載の情報処理システムの制御方法において、
前記第3工程における前記電源電圧の変動量に基づくエラー判定では、
前記電源電圧の定格値と、前記第1および第2処理装置が正常に動作可能な動作可能電圧との間に設定された閾値よりも前記電源電圧が低下した場合に、前記電源電圧の異常と判定することを特徴とする情報処理システムの制御方法。
(付記9)
複数の第1および第2処理装置と、
前記第1および第2処理装置の各々の電源電圧の変動を監視する電圧監視手段と、
前記第1および第2処理装置のいずれを使用するかを切り替える選択手段とを含み、
前記選択手段は、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1判別手段と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2判別手段と、
前記第2判別手段にて前記出力が不一致と判定された場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を選択する第3判別手段と、
を含むことを特徴とする情報処理システム。
(付記10)
付記9記載の情報処理システムにおいて、
前記電圧監視手段は、前記電源電圧の定格値と、前記第1および第2処理装置が正常に動作可能な動作可能電圧との間に設定された閾値よりも前記電源電圧が低下した場合に、前記電源電圧の異常と判定することを特徴とする情報処理システム。
(付記11)
付記9記載の情報処理システムにおいて、
前記第1判定手段が行う前記エラーチェック項目は、前記第1および第2処理装置の各々の内部エラーと、前記第1および第2処理装置の各々に対する入出力データに関するECCチェックエラーまたはパリティチェックエラーを含むことを特徴とする情報処理システム。
(付記12)
複数の第1および第2処理装置と、前記第1および第2処理装置のいずれを使用するかを切り替える選択手段と、を含む情報処理システムの制御プログラムであって、
前記選択手段に、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を実行させることを特徴とする情報処理システムの制御プログラム。
(付記13)
付記12記載の情報処理システムの制御プログラムにおいて、
前記第1工程における前記エラーチェック項目は、前記第1および第2処理装置の各々の内部エラーと、前記第1および第2処理装置の各々に対する入出力データに関するECCチェックエラーまたはパリティチェックエラーを含むことを特徴とする情報処理システムの制御プログラム。
(付記14)
付記12記載の情報処理システムの制御プログラムにおいて、
前記第3工程における前記電源電圧の変動量に基づくエラー判定では、
前記電源電圧の定格値と、前記第1および第2処理装置が正常に動作可能な動作可能電圧との間に設定された閾値よりも前記電源電圧が低下した場合に、前記電源電圧の異常と判定することを特徴とする情報処理システムの制御プログラム。
(付記15)
情報処理システム内に冗長に設けられた複数の処理装置を監視し、障害の前記処理装置を前記情報処理システムから切り離す動作を行う冗長構成制御装置であって、
個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと判定する制御論理を備えたことを特徴とする冗長構成制御装置。
(Appendix 1)
A control method of an information processing system including a plurality of processing devices that perform equivalent operations,
When no error is detected in each of the processing devices and output information from the plurality of processing devices does not match, the processing device on the side where the fluctuation amount of the power supply voltage is relatively large is disconnected from the information processing system. A method for controlling an information processing system.
(Appendix 2)
In the control method of the information processing system according to attachment 1,
The information processing system control method, wherein the error includes an internal error of each of the processing devices and an ECC check error or a parity check error related to input / output data for each of the processing devices.
(Appendix 3)
In the control method of the information processing system according to attachment 1,
A threshold value is set between the rated value of the power supply voltage and an operable voltage at which the processing apparatus can operate normally, and the amount of fluctuation in the power supply voltage is determined based on the threshold value. Control method of information processing system.
(Appendix 4)
A plurality of processing devices performing operations equivalent to each other are provided with power supply voltage monitoring means, and no error is detected in each of the processing devices, but the amount of fluctuation in power supply voltage when the output data from each of the processing devices does not match A control method for an information processing system, wherein a failure has occurred in the processing apparatus on the relatively large side.
(Appendix 5)
In an information processing system including a plurality of first and second processing devices that perform processing equivalent to each other, voltage monitoring for detecting a fluctuation in power supply voltage of each of the first and second processing devices with a threshold value and outputting the detected voltage as a voltage monitoring signal Providing means,
In the case where the output data from the first and second processing devices does not match even though no abnormality is detected in any of the first and second processing devices, the first from the voltage monitoring means And a method of controlling the information processing system, wherein the first or second processing device having an abnormal power supply voltage is disconnected with reference to the voltage monitoring signal of each of the second processing devices.
(Appendix 6)
A control method of an information processing system that causes a plurality of first and second processing devices to perform the same information processing and uses the first or second processing device in which the operating state is sound,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A method for controlling an information processing system comprising:
(Appendix 7)
In the control method of the information processing system according to attachment 6,
The error check items in the first step include an internal error of each of the first and second processing devices and an ECC check error or a parity check error related to input / output data for each of the first and second processing devices. A method for controlling an information processing system.
(Appendix 8)
In the control method of the information processing system according to attachment 6,
In the error determination based on the fluctuation amount of the power supply voltage in the third step,
When the power supply voltage falls below a threshold value set between a rated value of the power supply voltage and an operable voltage at which the first and second processing apparatuses can operate normally, the abnormality of the power supply voltage A control method for an information processing system, characterized by determining.
(Appendix 9)
A plurality of first and second processing devices;
Voltage monitoring means for monitoring fluctuations in the power supply voltage of each of the first and second processing devices;
Selecting means for switching which one of the first and second processing devices to use,
The selection means includes
First determination means for determining whether or not an error check item other than a power supply voltage related to the first and second processing devices is normal;
Second determination means for determining whether or not outputs from each of the first and second processing devices match when the error check item is normal;
When the output is determined to be inconsistent by the second determining means, the first on the side that is determined to have no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices. Or a third discriminating means for selecting the second processing device;
An information processing system comprising:
(Appendix 10)
In the information processing system according to attachment 9,
The voltage monitoring means, when the power supply voltage is lower than a threshold value set between the rated value of the power supply voltage and the operable voltage at which the first and second processing devices can operate normally, An information processing system for determining that the power supply voltage is abnormal.
(Appendix 11)
In the information processing system according to attachment 9,
The error check items performed by the first determination means include an internal error of each of the first and second processing devices and an ECC check error or a parity check error related to input / output data for each of the first and second processing devices. An information processing system comprising:
(Appendix 12)
A control program for an information processing system, comprising: a plurality of first and second processing devices; and a selection means for switching which of the first and second processing devices to use.
In the selection means,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A control program for an information processing system, characterized in that
(Appendix 13)
In the control program for the information processing system according to attachment 12,
The error check items in the first step include an internal error of each of the first and second processing devices and an ECC check error or a parity check error related to input / output data for each of the first and second processing devices. A control program for an information processing system.
(Appendix 14)
In the control program for the information processing system according to attachment 12,
In the error determination based on the fluctuation amount of the power supply voltage in the third step,
When the power supply voltage falls below a threshold value set between a rated value of the power supply voltage and an operable voltage at which the first and second processing apparatuses can operate normally, the abnormality of the power supply voltage A control program for an information processing system characterized by determining.
(Appendix 15)
A redundant configuration control device that monitors a plurality of processing devices provided redundantly in an information processing system and performs an operation of disconnecting the processing device in a fault from the information processing system,
An error is not detected in each of the processing devices, but when the output data from each of the processing devices does not match, it is determined that a failure has occurred in the processing device on the side where the fluctuation amount of the power supply voltage is relatively large A redundant configuration control device comprising control logic.

本発明の一実施の形態である情報処理システムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the information processing system which is one embodiment of this invention. 本発明の一実施の形態である情報処理システムを構成する冗長構成制御回路の内部構成の一例を示すブロック図である。It is a block diagram which shows an example of an internal structure of the redundant structure control circuit which comprises the information processing system which is one embodiment of this invention. 本発明の一実施の形態である冗長構成制御回路における判定動作の一例を示す説明図である。It is explanatory drawing which shows an example of the determination operation | movement in the redundant structure control circuit which is one embodiment of this invention. 本発明の一実施の形態である冗長構成制御回路における電源電圧の判定動作の一例を示す線図である。It is a diagram which shows an example of the determination operation | movement of the power supply voltage in the redundant structure control circuit which is one embodiment of this invention. 本発明の一実施の形態である冗長構成制御回路における判定動作の一例を示すフローチャートである。It is a flowchart which shows an example of the determination operation | movement in the redundant structure control circuit which is one embodiment of this invention.

符号の説明Explanation of symbols

10 情報処理システム
20 0系処理装置
21 中央処理装置
22 電源
23 電源監視装置
23a 電源エラー信号
24 入出力情報
25 エラーチェックデータ
26 内部エラー信号
30 1系処理装置
31 中央処理装置
32 電源
33 電源監視装置
33a 電源エラー信号
34 入出力情報
35 エラーチェックデータ
36 内部エラー信号
40 冗長構成制御装置
41 エラー検出/訂正回路
41a 訂正不能エラー検出信号
42 エラー検出/訂正回路
42a 訂正不能エラー検出信号
43 データ比較器
43a データ不一致検出信号
44 論理積回路
44a 0系障害推定信号
45 論理積回路
45a 1系障害推定信号
46 論理積回路
46a 0系データ有効信号
47 論理積回路
47a 1系データ有効信号
48 論理積回路
49 論理積回路
49a データ選択制御信号
50 セレクタ
51 入出力データ
60 周辺システム
70 制御プログラム
71 チェック処理論理
72 チェック処理論理
73 比較論理
74 選択論理
V 電源電圧
V0 定格電圧
Va CPU動作可能電圧
Vt 電圧変動検出閾値
DESCRIPTION OF SYMBOLS 10 Information processing system 20 0 system processing device 21 Central processing device 22 Power supply 23 Power supply monitoring device 23a Power supply error signal 24 Input / output information 25 Error check data 26 Internal error signal 30 1 system processing device 31 Central processing device 32 Power supply 33 Power supply monitoring device 33a Power error signal 34 Input / output information 35 Error check data 36 Internal error signal 40 Redundant configuration controller 41 Error detection / correction circuit 41a Uncorrectable error detection signal 42 Error detection / correction circuit 42a Uncorrectable error detection signal 43 Data comparator 43a Data mismatch detection signal 44 AND circuit 44a 0 system failure estimation signal 45 AND circuit 45a 1 system failure estimation signal 46 AND circuit 46a 0 system data valid signal 47 AND circuit 47a 1 system data valid signal 48 AND circuit 49 logic Product circuit 49a Data selection Control signal 50 selector 51 output data 60 peripheral systems 70 control program 71 checks processing logic 72 check processing logic 73 compare logic 74 select logic V supply voltage V0 rated voltage Va CPU operable voltage Vt voltage fluctuation detection threshold

Claims (10)

互いに等価な動作を行う複数の処理装置を含む情報処理システムの制御方法であって、
個々の前記処理装置ではエラーが検出されず、且つ複数の前記処理装置からの出力情報が一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置を前記情報処理システムから切り離すことを特徴とする情報処理システムの制御方法。
A control method of an information processing system including a plurality of processing devices that perform equivalent operations,
When no error is detected in each of the processing devices and output information from the plurality of processing devices does not match, the processing device on the side where the fluctuation amount of the power supply voltage is relatively large is disconnected from the information processing system. A method for controlling an information processing system.
請求項1記載の情報処理システムの制御方法において、
前記エラーは、前記処理装置の各々の内部エラーと、前記処理装置の各々に対する入出力データに関するECCチェックエラーまたはパリティチェックエラーを含むことを特徴とする情報処理システムの制御方法。
In the control method of the information processing system according to claim 1,
The information processing system control method, wherein the error includes an internal error of each of the processing devices and an ECC check error or a parity check error related to input / output data for each of the processing devices.
請求項1記載の情報処理システムの制御方法において、
前記電源電圧の定格値と、前記処理装置が正常に動作可能な動作可能電圧との間に閾値を設定し、前記閾値を基準として前記電源電圧の変動量の大小を判定することを特徴とする情報処理システムの制御方法。
In the control method of the information processing system according to claim 1,
A threshold value is set between the rated value of the power supply voltage and an operable voltage at which the processing apparatus can operate normally, and the amount of fluctuation in the power supply voltage is determined based on the threshold value. Control method of information processing system.
互いに等価な動作を行う複数の処理装置に電源電圧監視手段を設け、個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと見なすことを特徴とする情報処理システムの制御方法。   A plurality of processing devices that perform operations equivalent to each other are provided with power supply voltage monitoring means, and no error is detected in each of the processing devices, but when the output data from the individual processing devices do not match, the amount of fluctuation in the power supply voltage A control method for an information processing system, wherein a failure has occurred in the processing apparatus on the relatively large side. 互いに等価な処理を行う複数の第1および第2処理装置を含む情報処理システムにおいて、前記第1および第2処理装置の各々の電源電圧の変動を閾値で検出し電圧監視信号として出力する電圧監視手段を設け、
前記第1および第2処理装置のいずれにおいても異常を検出していないにもかかわらず、前記第1および第2処理装置からの出力データが不一致の場合に、前記電圧監視手段からの前記第1および第2処理装置の各々の前記電圧監視信号を参照し、電源電圧が異常を示している前記第1または第2処理装置を切り離すことを特徴とする情報処理システムの制御方法。
In an information processing system including a plurality of first and second processing devices that perform processing equivalent to each other, voltage monitoring for detecting a fluctuation in power supply voltage of each of the first and second processing devices with a threshold value and outputting the detected voltage as a voltage monitoring signal Providing means,
In the case where the output data from the first and second processing devices does not match even though no abnormality is detected in any of the first and second processing devices, the first from the voltage monitoring means And a method of controlling the information processing system, wherein the first or second processing device having an abnormal power supply voltage is disconnected with reference to the voltage monitoring signal of each of the second processing devices.
複数の第1および第2処理装置に同じ情報処理を行わせ、動作状態が健全な第1または第2処理装置を使用する情報処理システムの制御方法であって、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を含むことを特徴とする情報処理システムの制御方法。
A control method of an information processing system that causes a plurality of first and second processing devices to perform the same information processing and uses the first or second processing device in which the operating state is sound,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A method for controlling an information processing system comprising:
請求項6記載の情報処理システムの制御方法において、
前記第3工程における前記電源電圧の変動量に基づくエラー判定では、
前記電源電圧の定格値と、前記第1および第2処理装置が正常に動作可能な動作可能電圧との間に設定された閾値よりも前記電源電圧が低下した場合に、前記電源電圧の異常と判定することを特徴とする情報処理システムの制御方法。
The control method of the information processing system according to claim 6,
In the error determination based on the fluctuation amount of the power supply voltage in the third step,
When the power supply voltage falls below a threshold value set between a rated value of the power supply voltage and an operable voltage at which the first and second processing apparatuses can operate normally, the abnormality of the power supply voltage A control method for an information processing system, characterized by determining.
複数の第1および第2処理装置と、
前記第1および第2処理装置の各々の電源電圧の変動を監視する電圧監視手段と、
前記第1および第2処理装置のいずれを使用するかを切り替える選択手段とを含み、
前記選択手段は、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1判別手段と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2判別手段と、
前記第2判別手段にて前記出力が不一致と判定された場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を選択する第3判別手段と、
を含むことを特徴とする情報処理システム。
A plurality of first and second processing devices;
Voltage monitoring means for monitoring fluctuations in the power supply voltage of each of the first and second processing devices;
Selecting means for switching which one of the first and second processing devices to use,
The selection means includes
First determination means for determining whether or not an error check item other than a power supply voltage related to the first and second processing devices is normal;
Second determination means for determining whether or not outputs from each of the first and second processing devices match when the error check item is normal;
When the output is determined to be inconsistent by the second determining means, the first on the side that is determined to have no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices. Or a third discriminating means for selecting the second processing device;
An information processing system comprising:
複数の第1および第2処理装置と、前記第1および第2処理装置のいずれを使用するかを切り替える選択手段と、を含む情報処理システムの制御プログラムであって、
前記選択手段に、
前記第1および第2処理装置に関する電源電圧以外のエラーチェック項目が正常か否かを判別する第1工程と、
前記エラーチェック項目が正常な場合に、前記第1および第2処理装置の各々からの出力が一致するか否かを判別する第2工程と、
前記第2工程にて前記出力が不一致の場合に、前記第1および第2処理装置の各々の電源電圧の変動量に基づくエラー判定にて異常無しと判定された側の第1または第2処理装置を使用する第3工程と、
を実行させることを特徴とする情報処理システムの制御プログラム。
A control program for an information processing system, comprising: a plurality of first and second processing devices; and a selection means for switching which of the first and second processing devices to use.
In the selection means,
A first step of determining whether or not an error check item other than the power supply voltage relating to the first and second processing devices is normal;
A second step of determining whether or not the outputs from each of the first and second processing devices match when the error check item is normal;
When the outputs do not match in the second step, the first or second process on the side determined as having no abnormality in the error determination based on the variation amount of the power supply voltage of each of the first and second processing devices A third step using the device;
A control program for an information processing system, characterized in that
情報処理システム内に冗長に設けられた複数の処理装置を監視し、障害の前記処理装置を前記情報処理システムから切り離す動作を行う冗長構成制御装置であって、
個々の前記処理装置ではエラーが検出されないが、個々の前記処理装置からの出力データが一致しない場合に、電源電圧の変動量が相対的に大きい側の前記処理装置に障害が発生したと判定する制御論理を備えたことを特徴とする冗長構成制御装置。
A redundant configuration control device that monitors a plurality of processing devices provided redundantly in an information processing system and performs an operation of disconnecting the processing device in a fault from the information processing system,
An error is not detected in each of the processing devices, but when the output data from each of the processing devices does not match, it is determined that a failure has occurred in the processing device on the side where the fluctuation amount of the power supply voltage is relatively large A redundant configuration control device comprising control logic.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4262726B2 (en) 2005-08-24 2009-05-13 任天堂株式会社 Game controller and game system
US7774558B2 (en) * 2005-08-29 2010-08-10 The Invention Science Fund I, Inc Multiprocessor resource optimization
US7725693B2 (en) 2005-08-29 2010-05-25 Searete, Llc Execution optimization using a processor resource management policy saved in an association with an instruction group
US8209524B2 (en) 2005-08-29 2012-06-26 The Invention Science Fund I, Llc Cross-architecture optimization
US7877584B2 (en) * 2005-08-29 2011-01-25 The Invention Science Fund I, Llc Predictive processor resource management
US8181004B2 (en) * 2005-08-29 2012-05-15 The Invention Science Fund I, Llc Selecting a resource management policy for a resource available to a processor
US8255745B2 (en) * 2005-08-29 2012-08-28 The Invention Science Fund I, Llc Hardware-error tolerant computing
US7627739B2 (en) * 2005-08-29 2009-12-01 Searete, Llc Optimization of a hardware resource shared by a multiprocessor
US7739524B2 (en) * 2005-08-29 2010-06-15 The Invention Science Fund I, Inc Power consumption management
US7653834B2 (en) * 2005-08-29 2010-01-26 Searete, Llc Power sparing synchronous apparatus
US8516300B2 (en) * 2005-08-29 2013-08-20 The Invention Science Fund I, Llc Multi-votage synchronous systems
US7647487B2 (en) 2005-08-29 2010-01-12 Searete, Llc Instruction-associated processor resource optimization
US7607042B2 (en) * 2005-08-29 2009-10-20 Searete, Llc Adjusting a processor operating parameter based on a performance criterion
US20070050606A1 (en) * 2005-08-29 2007-03-01 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Runtime-based optimization profile
US7779213B2 (en) * 2005-08-29 2010-08-17 The Invention Science Fund I, Inc Optimization of instruction group execution through hardware resource management policies
US8214191B2 (en) * 2005-08-29 2012-07-03 The Invention Science Fund I, Llc Cross-architecture execution optimization
JP4788597B2 (en) * 2006-12-26 2011-10-05 株式会社明電舎 Programmable controller redundant system
ATE537502T1 (en) * 2007-03-29 2011-12-15 Fujitsu Ltd INFORMATION PROCESSING APPARATUS AND ERROR PROCESSING METHOD
JP5605672B2 (en) * 2009-07-21 2014-10-15 日本電気株式会社 Voltage monitoring system and voltage monitoring method
JP5373659B2 (en) * 2010-02-18 2013-12-18 株式会社日立製作所 Electronics
US8935679B2 (en) 2012-10-10 2015-01-13 Freescale Semiconductor, Inc. Compiler optimized safety mechanism
JP5949576B2 (en) * 2013-01-22 2016-07-06 株式会社デンソー Load drive circuit
JP6017344B2 (en) * 2013-02-26 2016-10-26 株式会社日立製作所 Control device, control system, and data generation method
EP3022625A1 (en) * 2013-07-17 2016-05-25 Hewlett Packard Enterprise Development LP Determine malfunction state of power supply module
CN105278516B (en) * 2014-06-24 2017-12-12 南京理工大学 A kind of implementation method of the reliable fault-tolerant controller of dual redundant switching value PLC control system
GB2530025B (en) * 2014-09-05 2017-02-15 Ge Aviat Systems Ltd Methods of Integrity Checking Digitally Displayed Data And Display System
CN104731723A (en) * 2015-03-19 2015-06-24 青岛海信电器股份有限公司 Power-off protection method and device for storage device
WO2017090164A1 (en) * 2015-11-26 2017-06-01 三菱電機株式会社 Control device
CN109032852A (en) * 2018-07-24 2018-12-18 郑州云海信息技术有限公司 A kind of redundant circuit and its application method of IC chip

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57141731A (en) 1981-02-26 1982-09-02 Fujitsu Ltd Voltage failure processing system in data processing system
US4453215A (en) * 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
US4428020A (en) * 1981-10-14 1984-01-24 Scm Corporation Power supply sensing circuitry
US4766567A (en) * 1984-04-19 1988-08-23 Ltd. Nippondenso Co. One-chip data processing device including low voltage detector
DE3522418A1 (en) * 1985-06-22 1987-01-02 Standard Elektrik Lorenz Ag DEVICE FOR REPORTING THE OCCUPANCY CONDITION OF TRACK SECTIONS IN THE AREA OF AN ACTUATOR
US5036455A (en) * 1989-07-25 1991-07-30 Tandem Computers Incorporated Multiple power supply sensor for protecting shared processor buses
JP2505299B2 (en) 1990-03-16 1996-06-05 富士通株式会社 No-response judgment method for multiplexing system
JPH06242979A (en) * 1993-02-16 1994-09-02 Yokogawa Electric Corp Dual computer device
JPH07239795A (en) * 1994-02-28 1995-09-12 Sanyo Electric Co Ltd Runaway preventing circuit for microprocessor
US5664089A (en) * 1994-04-26 1997-09-02 Unisys Corporation Multiple power domain power loss detection and interface disable
JP3447404B2 (en) * 1994-12-08 2003-09-16 日本電気株式会社 Multiprocessor system
JPH08190494A (en) 1995-01-11 1996-07-23 Hitachi Ltd High-reliability computer with dual processors
GB2342479B (en) * 1995-07-13 2000-08-09 Fujitsu Ltd Information processing system
US6000040A (en) 1996-10-29 1999-12-07 Compaq Computer Corporation Method and apparatus for diagnosing fault states in a computer system
JP3266131B2 (en) 1999-02-17 2002-03-18 株式会社村田製作所 Dielectric filter, dielectric duplexer and communication device
US6981176B2 (en) * 1999-05-10 2005-12-27 Delphi Technologies, Inc. Secured microcontroller architecture
US6191499B1 (en) * 1999-10-13 2001-02-20 International Business Machines Corporation System and method for providing voltage regulation to a multiple processor
CN2447822Y (en) * 2000-10-09 2001-09-12 张雨儒 Central processor protector
US6971043B2 (en) * 2001-04-11 2005-11-29 Stratus Technologies Bermuda Ltd Apparatus and method for accessing a mass storage device in a fault-tolerant server
US7237148B2 (en) * 2002-09-05 2007-06-26 David Czajkowski Functional interrupt mitigation for fault tolerant computer
US7269764B2 (en) * 2004-06-18 2007-09-11 International Business Machines Corporation Monitoring VRM-induced memory errors

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