JP2006054482A - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP2006054482A
JP2006054482A JP2005278112A JP2005278112A JP2006054482A JP 2006054482 A JP2006054482 A JP 2006054482A JP 2005278112 A JP2005278112 A JP 2005278112A JP 2005278112 A JP2005278112 A JP 2005278112A JP 2006054482 A JP2006054482 A JP 2006054482A
Authority
JP
Japan
Prior art keywords
wiring
substrate
silicon
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005278112A
Other languages
English (en)
Inventor
Mamoru Ando
守 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2005278112A priority Critical patent/JP2006054482A/ja
Publication of JP2006054482A publication Critical patent/JP2006054482A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】実装基板上に半導体装置を実装した時の有効面積率を向上させる手段を提供する。
【解決手段】複数のシリコンチップ６２、６３、６４を配線６７が形成されたシリコンの配線基板６５に絶縁性接着剤７８を介して固着される。配線基板６５は熱膨張係数αがシリコンチップ６２、６３、６４と同一に成ることから、前記配線基板６５上の配線６７に接続された複数のシリコンチップ６２、６３、６４の熱歪により悪影響を抑制させることができる。
【選択図】図１

Description

本発明は半導体モジュールに関し、特に、プリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させたものである。
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図５に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
シリコン基板１１に形成されるトランジスタ素子は、図６に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
上記のように、トランジスタ素子が形成されたシリコン基板１は、図４に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤボンディングによってワイヤで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図８は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図７に示すように、０．４０ｍｍラ０．４０ｍｍが最小である。この半導体チップを金属リード端子とワイヤで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６ｍｍラ１．６ｍｍとなる。この半導体装置のチップ面積は０．１６ｍｍで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６ｍｍであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤ接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図９にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図１０参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１１参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。

本発明は、上記の課題を解決するために鑑みてなされ、
第１にシリコンから成る配線基板と、前記シリコン基板の表面に設けられた第１の絶縁層と、前記絶縁層に設けられた配線と、前記配線のコンタクト部が露出するように設けられた第２の絶縁層と、前記配線のコンタクト部を介して電気的に接続された拡散層を有する複数のシリコンチップとを有する半導体モジュールであり、
前記複数のシリコンチップの内、第１のシリコンチップは、該第１のシリコンチップの拡散層と前記配線の第１のコンタクト部を電気的に接続することにより、前記配線の一端と電気的に接続され、
前記複数のシリコンチップの内、第２のシリコンチップは、該第２のシリコンチップの拡散層と前記配線の第２のコンタクト部を電気的に接続することにより、前記配線の他端と電気的に接続されるように、
前記配線は、前記第１のシリコンチップから前記第２のシリコンチップまで延在されることを特徴とした半導体モジュールにより解決するものである。

第２に、前記配線基板と前記第１のシリコンチップとの間、前記配線基板と前記第２のシリコンチップとの間には、絶縁性接着剤が設けられることで解決するものである。
第３に、前記絶縁性接着剤は、前記配線を覆うように設けられることで解決するものである。

第４に、シリコンから成る配線基板と、前記シリコン基板の表面に設けられた第１の絶縁層と、前記絶縁層に設けられた配線と、前記配線のコンタクト部が露出するように設けられた第２の絶縁層と、前記配線のコンタクト部を介して電気的に接続された拡散層を有する複数のシリコンチップとを有する半導体モジュールであり、
前記複数のシリコンチップの内、第１のシリコンチップは、前記配線基板に対してフェイスダウンで実装され、該第１のシリコンチップの拡散層と前記配線の第１のコンタクト部を電気的に接続することにより、前記配線の一端と電気的に接続され、

前記複数のシリコンチップの内、第２のシリコンチップは、前記配線基板に対してフェイスダウンで実装され、該第２のシリコンチップの拡散層と前記配線の第２のコンタクト部を電気的に接続することにより、前記配線の他端と電気的に接続されるように、

前記配線は、前記第１のシリコンチップと前記配線基板の重畳部から前記第２のシリコンチップと前記配線基板の重畳部まで延在されることを特徴とした半導体モジュールにより解決するものである。

第５に、前記配線基板と前記第１のシリコンチップとの間、前記配線基板と前記第２のシリコンチップとの間には、絶縁性接着剤が設けられることで解決するものである。

第６に、前記絶縁性接着剤は、前記配線を覆うように設けられることで解決するものである。
配線基板をＳｉにすることで、熱膨張係数αが同一に成ることから、前記配線基板上に配線があり、その両端に接続された複数のシリコンチップが実装されても、熱歪により悪影響を抑制させることができる。
以下に、本発明の半導体装置の実施形態について説明する。この半導体装置は、半導体チップと配線基板とで構成されるため、半導体モジュールとも言える。ここでは、以下半導体装置で説明していく。
本発明の半導体装置は、図１に示すように、半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され基板６０の一部分を能動素子の他の電極の外部電極とする他の外部接続用電極６３、６４と、外部接続用電極６３、６４の電極領域６３Ａ，６４Ａに形成された高濃度拡散層８１と、能動素子の他の電極と他の外部接続用電極６３、６４とを接続する配線パターンが形成された配線基板６５とをから構成されている。
半導体基板６０は、Ｎ+型の単結晶シリコン基板が用いられ、その基板６０上にエピタキシャル成長技術によりN-型のエピタキシャル層６６が形成される。半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の能動素子が形成される能動素子形成領域６１と能動素子の電極接続され外部接続用電極６３、６４となる外部接続電極領域６３Ａ，６４Ａとが設けられている。
この能動素子形成領域６１に上記した能動素子が形成される。ここでは、N-型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタが形成される。能動素子形成領域６１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１が形成される。
ベース領域７１形成後、能動素子形成領域６１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２が形成される。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成しておく場合もある。さらに、Ｎ+型のエミッタ領域７２を形成する際、Ｎ+型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ上にも行われ、電極領域６３Ａ、６４Ａに高濃度拡散層８１が形成される。
半導体基板６０の表面には、ベース領域７１表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４が形成される。ガードリング用の拡散領域７３を形成した場合には、かかる、拡散領域７３表面を露出するガードリングコンタクト孔が形成される。この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ上にも形成され、電極領域６３Ａ，６４Ａの表面を露出する外部接続用コンタクト孔が形成されている。
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極７５、エミッタ電極７６、接続用電極７７が形成される。
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜を選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅等を選択的にメッキしてメッキ層７９を形成し各電極７５、７６、７７の腐食による不具合を防止する必要がある。
能動素子形成領域６１及び外部接続電極領域６３Ａ，６４Ａは、半導体基板６０の所定の任意の領域に形成することができ、この実施形態では、図２に示すように、基板６０の中央部分に能動素子形成領域６１が形成され、その領域６１の挟んでトライアングル形状に成るように外部接続用電極領域６３Ａ，６４Ａが形成される。
トランジスタが形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａとを有した半導体基板６０表面上にはシリコン系、エポキシ系或いはポリイミド系或いは光硬化性の絶縁接着樹脂層７８を介して配線基板６５が固着される。配線基板６５上にはアルミニウム、銅等の配線パターン６７が形成されており、この配線パターン６７によって、トランジスタのベース電極７５、エミッタ電極７６と外部接続電極領域６３Ａ，６４Ａとの電気的が接続がそれぞれ行われる。
配線基板６５としては、ガラスエポキシ基板、セラミックス基板、絶縁処理された金属基板、フェノール基板、シリコン基板等の基板を用いることができるが、本発明ではシリコン基板を用いることが好ましい。シリコン基板を配線基板６５として用いた場合、表面にＳｉＯ2或いはＳｉＮラ等の絶縁層を形成し、その絶縁層上にアルミニウム等の金属を選択的に蒸着し、所定形状の配線パターン６７が形成される。
配線基板６５にシリコン基板を用いる大きな理由は、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、基板６０と固着したときに両基板６０、６５が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板６０、６５の歪による悪影響を抑制することができる。第３に、シリコン基板は導電性を有するためである。
シリコン基板を用いた配線基板６５上には、上記したように、ＳｉＯ2或いはＳｉＮ×等の絶縁層８２を介して、トランジスタのベース電極７５、エミッタ電極７６と接続されるアルミニウム等の金属からなる所定形状の冗長用の配線パターン６７が形成されている。この配線パターン６７の一方は配線基板６５と電気的に導通されている。即ち、配線基板６５上に形成される絶縁層８２の所定位置にコンタクト孔が形成され、このコンタクト孔内にニッケル等のメッキ層８３が形成され、このメッキ層８３上に配線パターン６７の一部分を重畳形成することにより、配線パターン６７と配線基板６５とを電気的に導通することができる。
他の配線パターン６７は配線基板６５と絶縁状態を保持しておく。本実施形態では、エミッタ電極７６と接続される配線パターン６７のみがシリコン基板からなる配線基板６５とが電気的に接続されている。エミッタ電極７６と配線基板６５とを電気的に導通状態にすることにより、配線基板６５がシールド板となりシールド効果を得ることができノイズによる悪影響を抑制することができる。
配線基板６５上に形成される配線パターン６７は、ここでは、トランジスタのベース、エミッタ電極を冗長させるパターンのみが形成されるが、必要に応じて冗長パターン以外のパターン形成する場合もある。
配線パターン６７にアルミニウムを用いた場合には、上記したように、配線基板６５上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、配線パターン６７上のパッシベーション膜を選択的に除去し、バンプ電極６８が形成される配線パターン６７の表面を露出させる。さらに、露出された領域内にクロム、銅等を選択的にメッキしてメッキ層６９を形成し配線パターン６７の腐食による不具合を防止している。メッキ層６９上には、高さ約３μ〜２５μの金等の金属からなるバンプ電極６８が形成され、このバンプ電極６８により、外部接続電極領域６３Ａ，６４Ａに形成された接続電極７７との接触が行われ電気的導通が成される。
半導体基板６０と配線基板６５とを接着する樹脂層７８は、上記したように、種々の材料が存在するが、例えば、紫外線で硬化するアクリル樹脂等の光硬化性樹脂とエポキシ樹脂等の熱硬化性樹脂とを混合させたハイブリッドタイプの光熱硬化性樹脂を用いるものとする。光熱硬化性樹脂を基板６０上に塗布し、能動素子形成領域６１上に形成されたトランジスタのベース電極７５、エミッタ電極７６および外部接続電極領域６３Ａ、６４Ａ上に形成された接続電極７７と配線基板６５上に形成したバンプ電極６８とが一致するように両基板６０、６５との位置合わせを行い密着させる。
その後、約８０℃〜１００℃程度の加熱処理を行い樹脂層７８を熱硬化させ、両基板６０、６５を固着一体化する。この時、各電極７５、７６、７７とバンプ電極６８とは接触し電気的導通は行われているが、十分な導通状態ではない。その後、紫外線を照射することで樹脂層７８中の光硬化性樹脂の硬化が始まり、その光熱硬性樹脂の硬化時の収縮力で両基板６０、６５が互いに引き合わさられ、基板６０上の各電極７５、７６、７７とバンプ電極６８との接触が十分に保たれ電気的導通が確実に行われる。樹脂層７８は各電極７５、７６、７７とバンプ電極６８とを良好に導通させるとともに、両基板６０、６５の接着をも同時に行うものである。
ところで、配線パターン６７上に形成するバンプ電極６８の高さが低い場合には、基板６０上の形成した各電極上にもバンプ電極を形成することが好ましい。配線パターン６７上に形成したバンプ電極６８の高さが低すぎると両基板６０、６５の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が配線基板６５の表面まで達し配線パターン６７が断線する可能性があり、両基板６０、６５の離間距離を十分に考慮する必要がある。
同一基板６０上に形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａとは、基板６０の裏面側から形成されたスリット孔８０によって、それぞれ電気的に分離され、個々の領域６１、６３Ａ，６４Ａがトランジスタの外部接続用電極６２、６３、６４となる。
即ち、能動素子形成領域６１の基板６０はトランジスタのコレクタ電極用の外部接続用電極６２、一の外部接続電極領域６４Ａの基板６０はトランジスタのベース電極用の外部接続用電極６４、及び他の外部接続電極領域６３Ａの基板６０はトランジスタのエミッタ電極用の外部接続用電極６３となり、同一の半導体基板６０を用い、且つ、同一平面上にトランジスタの各電極の外部接続用電極６２、６３、６４が形成されることになる。
トランジスタのベース電極用の外部接続用電極６４、エミッタ電極用外部接続用電極６３となる電極領域６４Ａ，６３Ａには、上記したように、高濃度拡散層８１を形成していおり、ベース電極７５とベース電極用の外部接続用電極６４、及びエミッタ電極７６とエミッタ電極用の外部接続用電極６３間の配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａのエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成される。
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ内に高濃度拡散層８１を形成することができる。
各外部接続用電極６２、６３、６４を電気的に分離するスリット孔８０は、上記のように、半導体基板６０の裏面側から樹脂層７８まで達するように形成され、例えば、イオンビーム、レーザ等を照射する光学的方法、ドライエッチング、ウエットエッチングによる化学的方法、或いはダイシング装置によるダイシングブレードを用いた機械的方法等により形成される。上記のいずれの方法によってもスリット孔８０を形成することはできる。
ここで重要なことは、スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４が完全に電気的に分離するように、スリット孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ程度入るように形成される。スリット孔８０によって各外部接続用電極６２、６３、６４は完全に分離区画されるが、樹脂層７８によって同一平面に支持固定される。また、各外部接続用電極６２、６３、６４となる基板６０表面には、半田メッキ等のメッキ層が形成され、配線基板上に形成された導電パターンとの半田接続を良好にする。
半導体基板６０にスリット孔８０を設けて、トランジスタの各外部接続用電極６２、６３、６４を電気的に分離した半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば配線基板のパッド上に半導体装置を固着実装することができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
また、本発明の半導体装置を配線基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４を短絡させることはない。
ところで、図２に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５ｍｍラ０．５ｍｍサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３ｍｍラ０．２ｍｍサイズとし、スリット孔８０の幅を０．１ｍｍとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５ｍｍであり、実装面積となる半導体装置の面積が１．２８ｍｍとなることから、有効面積率は約１９．５３％となる。
従来例で説明した０．４０ｍｍラ０．４０ｍｍのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
本実施形態では、実装基板との接続容易性を考慮し、外部接続用電極６２、６３、６４がトライアングルとなるように配置したが、外部接続電極６２、６３、６４を直線上に配置すれば、半導体基板６０上の不使用領域を無くすことができ、有効面積率をさらに向上させることが可能である。
上述したように、本発明の半導体装置によれば、半導体基板上にベース領域、エミッタ領域に接続される配線パターンが形成された配線基板が固着配置され、半導体基板に形成された複数のスリット孔により素子領域及び外部接続電極領域とを分離し、それぞれコレクタ領域、ベース領域、及びエミッタ領域用の外部接続用極とし、エミッタ電極と接続される配線パターンが配線基板とが導通し、エミッタ電極と配線基板とが同電位にすることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができると共にシールド効果が向上し、対ノイズ特性の優れた半導体装置を提供することができる。
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
本実施形態では、能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスに本発明を応用することができることは説明するまでもない。
ところで、上記の実施形態では、樹脂層７８に光熱硬化性樹脂を用いて基板６０の各電極と配線基板６５の配線パターンとの電気的導通を行ったが、本発明では、この両者の電気的導通はいかなる手段にも応用することができ、例えば、図３に示す用に異方導電性樹脂を樹脂層７８として用いても基板６０の各電極と配線基板６５の配線パターンとの接続が容易に行うことができる。
異方導電性樹脂は、粒径の導電物８１を樹脂ペースト中に混入したものと、粒径の導電物を樹脂シート中に散布したものとがあり、どちらのタイプの樹脂を用いることも可能である。異方導電性樹脂は両基板６０、６５上に形成された配線パターン等が重畳する領域が粒径の導電物８１を介して電気的接続が行われるものである。異方導電性樹脂を用いる場合には、基板６０上の各電極７５、７６、７７及び配線基板６５上の配線パターン６７上のそれぞれにバンプ電極６８を形成することが好ましい。
例えば、異方導電性シートを基板６０上に配置し、基板６０上のバンプ電極６８と配線基板６５上のバンプ電極６８とが一致するように位置あわせを行い両基板６０、６５に所定の圧力を加えながら約１２０℃程度の加熱処理を行い導電性シートを溶かして樹脂層７８とし、粒径の導電物８１により各電極７５、７６、７７と配線パターン６７との導通が行われる。各電極７５、７６、７７、及び配線パターン６７上にバンプ電極６８を形成することで、配線パターン６７と重畳するガードリング用電極とは異方導電性樹脂の導電物が接触されないため導通せず、確実に各電極７５、７６、７７のバンプ電極６８と配線基板６５上のバンプ電極６８とが接触し電気的導通が行われる。
他の電気的導通の方法として、図４に示すように、両基板６０、６５上に形成したバンプ電極８３、８３を一致するように両基板６０、６５の位置合わせを行い、溶融しバンプ電極８３、８３の接続を行い、基板６０上の各電極７５、７６、７７と配線基板６５上の配線パターン６７との電気的導通が行われる。その後、両基板６０、６５に圧力を加えながら、両基板６０、６５のすき間に液状の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い樹脂層７８形成し、スリット孔８０が形成される。
本発明では、各電極７５、７６、７７と配線パターン６７とが接続されるものであれば、いかなる構造、いかなる材料を用いて行うことができる。
本発明の半導体装置を示す断面図。 本発明の半導体装置の裏面を示す図。 本発明の半導体装置を示す断面図。 本発明の半導体装置を示す断面図。 従来の半導体装置を示す断面図。 一般的なトランジスタの断面図。 従来の半導体装置を配線基板上に実装した断面図。 従来の半導体装置の平面図。 従来の半導体装置の平面図。 従来の半導体装置を示す図。 従来の半導体装置を示す図。

Claims (6)

  1. シリコンから成る配線基板と、前記シリコン基板の表面に設けられた第１の絶縁層と、前記絶縁層に設けられた配線と、前記配線のコンタクト部が露出するように設けられた第２の絶縁層と、前記配線のコンタクト部を介して電気的に接続された拡散層を有する複数のシリコンチップとを有する半導体モジュールであり、
    前記複数のシリコンチップの内、第１のシリコンチップは、該第１のシリコンチップの拡散層と前記配線の第１のコンタクト部を電気的に接続することにより、前記配線の一端と電気的に接続され、
    前記複数のシリコンチップの内、第２のシリコンチップは、該第２のシリコンチップの拡散層と前記配線の第２のコンタクト部を電気的に接続することにより、前記配線の他端と電気的に接続されるように、
    前記配線は、前記第１のシリコンチップから前記第２のシリコンチップまで延在されることを特徴とした半導体モジュール。
  2. 前記配線基板と前記第１のシリコンチップとの間、前記配線基板と前記第２のシリコンチップとの間には、絶縁性接着剤が設けられる請求項１に記載の半導体モジュール。
  3. 前記絶縁性接着剤は、前記配線を覆うように設けられる請求項１または請求項２に記載の半導体モジュール。
  4. シリコンから成る配線基板と、前記シリコン基板の表面に設けられた第１の絶縁層と、前記絶縁層に設けられた配線と、前記配線のコンタクト部が露出するように設けられた第２の絶縁層と、前記配線のコンタクト部を介して電気的に接続された拡散層を有する複数のシリコンチップとを有する半導体モジュールであり、
    前記複数のシリコンチップの内、第１のシリコンチップは、前記配線基板に対してフェイスダウンで実装され、該第１のシリコンチップの拡散層と前記配線の第１のコンタクト部を電気的に接続することにより、前記配線の一端と電気的に接続され、
    前記複数のシリコンチップの内、第２のシリコンチップは、前記配線基板に対してフェイスダウンで実装され、該第２のシリコンチップの拡散層と前記配線の第２のコンタクト部を電気的に接続することにより、前記配線の他端と電気的に接続されるように、
    前記配線は、前記第１のシリコンチップと前記配線基板の重畳部から前記第２のシリコンチップと前記配線基板の重畳部まで延在されることを特徴とした半導体モジュール。
  5. 前記配線基板と前記第１のシリコンチップとの間、前記配線基板と前記第２のシリコンチップとの間には、絶縁性接着剤が設けられる請求項４に記載の半導体モジュール。
  6. 前記絶縁性接着剤は、前記配線を覆うように設けられる請求項４または請求項５に記載の半導体モジュール。
JP2005278112A 2005-09-26 2005-09-26 半導体モジュール Pending JP2006054482A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005278112A JP2006054482A (ja) 2005-09-26 2005-09-26 半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005278112A JP2006054482A (ja) 2005-09-26 2005-09-26 半導体モジュール

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP17820796A Division JP3960641B2 (ja) 1996-07-08 1996-07-08 半導体装置

Publications (1)

Publication Number Publication Date
JP2006054482A true JP2006054482A (ja) 2006-02-23

Family

ID=36031697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005278112A Pending JP2006054482A (ja) 2005-09-26 2005-09-26 半導体モジュール

Country Status (1)

Country Link
JP (1) JP2006054482A (ja)

Similar Documents

Publication Publication Date Title
US6569764B1 (en) Method of manufacturing a semiconductor package by attaching a lead frame to a semiconductor chip via projecting electrodes and an insulating sheet of resin material
KR100272686B1 (ko) 반도체장치및그제조방법
JP4026882B2 (ja) 半導体装置
TW200541090A (en) Semiconductor relay apparatus and wiring board fabrication method
US6075279A (en) Semiconductor device
JP2009516369A (ja) チップアセンブリ及びそのチップアセンブリの製造方法
US9721900B2 (en) Semiconductor package and its manufacturing method
JP3500015B2 (ja) 半導体装置及びその製造方法
JP3819483B2 (ja) 半導体装置
JP3717597B2 (ja) 半導体装置
JP2007027654A (ja) 半導体装置
JPH1027767A (ja) 半導体装置の製造方法
JP4190518B2 (ja) 半導体装置
JP3609542B2 (ja) 半導体装置
JP3609540B2 (ja) 半導体装置
JP3960641B2 (ja) 半導体装置
JP3883612B2 (ja) 半導体装置
JPH1022336A (ja) 半導体装置の製造方法
JP4127872B2 (ja) 半導体装置
JP2006054482A (ja) 半導体モジュール
JP3663036B2 (ja) 半導体装置及びその製造方法
JP2006032985A (ja) 半導体装置および半導体モジュール
JP2004356643A (ja) 半導体装置
JP2004297091A (ja) 半導体装置
JP4318723B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080722

A521 Written amendment

Effective date: 20080919

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090630

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091110