JP2006048447A - キャッシュメモリ装置およびそれを用いる集積回路ならびにデータのキャッシュメモリ方法およびプログラム - Google Patents

Abstract

【課題】 システムの実行に関するコードや、応答性が要求される処理コードなど、キャッシュメモリに記憶させておきたい特定の種別のデータが消去されることを防ぎながらも、キャッシュメモリのロックを行うことなく、前記特定の種別以外のデータについてもキャッシュメモリに記憶されることを許可することで、システムの実行速度の向上を図る。
【解決手段】 主記憶部１３から読出したデータを記憶させるにあたって、１または複数のセットおよび複数のブロックから成るキャッシュメモリ１２において、前記各ブロックにはその優先度を判定するための優先度フラグを設定するようにし、特定領域判定部１５は、データの種別を判定し、その判定結果に応答して優先度フラグ操作部１６は、そのデータが記憶されたブロックの優先度フラグを操作する。したがって、記憶させるブロックを決定する際に、優先度の低い種別のデータから消去される。
【選択図】 図１

Description

本発明は、中央演算処理装置（ＣＰＵ）を備えたプロセッサシステムに係わるキャッシュメモリ装置およびそれを用いる集積回路ならびにデータのキャッシュメモリ方法およびプログラムに関し、特にシステムの実行速度の向上に関する。

従来、キャッシュメモリの有効利用に関しては、たとえば特許文献１に示されるように、システムの実行に関するコードや、応答性が要求される処理コードなど、キャッシュメモリに記憶させておきたいデータを特定のキャッシュメモリまたはその一部のブロックに記憶させ、その特定のキャッシュメモリまたはブロックをロックすることによって、キャッシュメモリに記憶させておきたいデータがキャッシュメモリから消去されることを防ぎ、システムの実行速度の向上を図るものがある。
特開２００２−３２２６４公報（第２−８頁、第１図）

しかしながら、ロックを行うと、ロックしたキャッシュメモリまたはロックしたブロックのデータを、ロックの解除無しには書換えることができず、前記システムの実行速度の向上が充分でないという問題がある。

本発明の目的は、キャッシュメモリのロックを行うことなく、キャッシュメモリに記憶させておきたいデータがキャッシュメモリから消去されることを防ぎ、キャッシュメモリに記憶させておきたいデータ以外のデータについてもキャッシュメモリに記憶されることを許可することで応答性を確保し、システムの実行速度の向上を図ることができるキャッシュメモリ装置およびそれを用いる集積回路ならびにデータのキャッシュメモリ方法およびプログラムを提供することである。

本発明のキャッシュメモリ装置は、ＣＰＵからのアクセス要求に応答して、対応するデータをＣＰＵへ出力するキャッシュメモリ装置において、１または複数のセットおよび複数のブロックから成り、前記各ブロックにはその優先度を判定するための優先度フラグが設定されるキャッシュメモリと、前記ＣＰＵがデータにアクセスした際に前記キャッシュメモリに該当するデータが無い場合において、該当データが記憶されるべき前記キャッシュメモリのセットに含まれる各ブロックの優先度フラグをチェックし、主記憶部から読出した前記該当データを記憶するブロックを決定する優先度フラグチェック部と、前記ＣＰＵがアクセスしたデータの種別を判定するデータ種別判定部と、前記データ種別判定部の判定結果に応答し、前記データが記憶されたブロックの優先度フラグを操作する優先度フラグ操作部とを含むことを特徴とする。

上記の構成によれば、主記憶部から読出したデータを記憶させるにあたって、１または複数のセットおよび複数のブロックから成るキャッシュメモリにおいて、前記各ブロックにはその優先度を判定するための優先度フラグを設定するようにし、データ種別判定部は、データの種別を判定し、その判定結果に応答して優先度フラグ操作部は、そのデータが記憶されたブロックの優先度フラグを操作する。

したがって、ＣＰＵがアクセスしたデータが、該当データが記憶されるべきキャッシュメモリのセットに含まれる何れのブロックにも記憶されておらず、主記憶部から読出して記憶させるにあたって、その記憶させるブロックを決定する際に、優先度の低い種別のデータから消去される。すなわち、データを記憶するキャッシュメモリのブロックを適切に選択する。

これによって、システムの実行に関するコードや、応答性が要求される処理コードなど、特定の種別のデータの優先度を高く設定しておくことで、キャッシュメモリに記憶させておきたい前記特定の種別のデータがキャッシュメモリから消去されることを防ぎつつ、前記特定の種別以外のデータについてもキャッシュメモリに記憶されることを許可することで応答性を確保することができる。こうして、キャッシュメモリのロックを行うことなく、システムの実行速度の向上を図ることができる。

また、本発明のキャッシュメモリ装置では、前記優先度フラグ操作部は、前記データ種別判定部の判定結果に応答し、前記ブロックの優先度フラグを、特定種別のデータである場合には「１」に設定し、前記特定種別のデータで無い場合には「０」に設定することを特徴とする。

さらにまた、本発明のキャッシュメモリ装置では、前記優先度フラグの情報は、各セット毎にテーブル化されており、前記優先度フラグチェック部は、該当テーブルを参照することで、前記ＣＰＵからのアクセス要求に対応したデータが記憶されるべき１つのブロックを決定することを特徴とする。

また、本発明のキャッシュメモリ装置は、前記キャッシュメモリのブロックが２つである２ウェイセットアソシエイティブキャッシュメモリである場合において、前記優先度フラグ操作部は、前記優先度フラグチェック部により選択されたブロックのフラグを「１」に設定するとともに、他方のブロックのフラグを「０」に設定することを特徴とする。

さらにまた、本発明の集積回路は、ＣＰＵに、前記のキャッシュメモリ装置を備えて成ることを特徴とする。

また、本発明のデータのキャッシュメモリ方法は、ＣＰＵがデータにアクセスした際にキャッシュメモリに該当するデータが無い場合に、主記憶部から読出した前記該当データを記憶するブロックを決定するデータのキャッシュメモリ方法において、前記データが記憶されるべき前記キャッシュメモリのセットに含まれるブロックの優先度フラグをチェックし、前記データを記憶するブロックを決定するステップと、前記ＣＰＵがアクセスしたデータの種別を判定するステップと、前記データの種別に対応して、前記データを記憶すると決定したブロックに記憶する際に、前記ブロックの優先度フラグを操作するステップとを含むことを特徴とする。

さらにまた、本発明のデータのキャッシュメモリプログラムは、ＣＰＵがデータにアクセスした際にキャッシュメモリに該当するデータが無い場合に、主記憶部から読出した前記該当データを記憶するブロックを決定するデータのキャッシュメモリプログラムにおいて、前記データが記憶されるべき前記キャッシュメモリのセットに含まれるブロックの優先度フラグをチェックし、前記データを記憶するブロックを決定するステップと、前記ＣＰＵがアクセスしたデータの種別を判定するステップと、前記データの種別に対応して、前記データを記憶すると決定したブロックに記憶する際に、前記ブロックの優先度フラグを操作するステップとを含むことを特徴とする。

以上のように、本発明によれば、ＣＰＵがアクセスしたデータが、該当データが記憶されるべきキャッシュメモリのセットに含まれる何れのブロックにも記憶されておらず、主記憶部から読出して記憶させるにあたって、その記憶させるブロックを決定する際に、優先度の低い種別のデータから消去するので、システムの実行に関するコードや、応答性が要求される処理コードなど、特定の種別のデータの優先度を高く設定しておくことで、キャッシュメモリに記憶させておきたい前記特定の種別のデータがキャッシュメモリから消去されることを防ぎつつ、前記特定の種別以外のデータについてもキャッシュメモリに記憶されることを許可することで応答性を確保することができる。こうして、キャッシュメモリのロックを行うことなく、システムの実行速度の向上を図ることができる。

図１は、本発明の実施の一形態に係るプロセッサシステムの電気的構成を示すブロック図である。このプロセッサシステムは、ＣＰＵ１１と、キャッシュメモリ１２と、主記憶部１３と、優先度フラグチェック部１４と、特定領域判定部１５と、優先度フラグ操作部１６とを備えて構成される。このプロセッサシステムは、集積回路化され、キャッシュメモリ１２と、主記憶部１３と、優先度フラグチェック部１４と、特定領域判定部１５と、優先度フラグ操作部１６とは、本発明に係るキャッシュメモリ装置を構成する。始めに各構成要素の本発明における役割を述べる。

ＣＰＵ１１は、データのアドレス情報を出力して、キャッシュメモリ１２にデータを要求する。

キャッシュメモリ１２は、後述するように、１または複数のセットおよび複数のブロックから成り、ＣＰＵ１１からのデータのアドレス情報を入力して、ＣＰＵ１１が要求するデータが何番セットに記憶されているかを判定し、該当するセットのブロックを検索する。ＣＰＵ１１が要求するデータが記憶されている場合には、キャッシュメモリ１２はそのデータをＣＰＵ１１に出力する。ＣＰＵ１１が要求するデータがキャッシュメモリ１２に記憶されていない場合には、キャッシュメモリ１２は該当するデータのアドレス情報を出力して、該当するデータを主記憶部１３から読込み、該当データが記憶されるべきセットのうちの１つのブロックにそのデータを記憶する。本発明では、各ブロックには、セット毎のブロックの優先度を判定するための後述の優先度フラグが設定される。

主記憶部１３は、ＣＰＵ１１が要求するデータを記憶している。

優先度フラグチェック部１４は、ＣＰＵ１１が要求したデータが記憶されるべきキャッシュメモリ１２のセットにおける前記１または複数のブロックの優先度フラグをチェックし、予め定める態様で、１つのブロックを選択する。前記ブロック選択の態様としては、優先度の高低を元に優先度の低いものから選択する。さらに、同じ優先度であれば、ランダムに選択する方法や、ブロックが最近に使用された時間情報を前記優先度フラグに持たせることで、ＬＲＵ（Ｌｅａｓｔ Ｒｅａｃｅｎｔｌｙ Ｕｓｅｄ）により選択する方法もある。なお、ブロック選択の態様は、ここに挙げた例にとどまらず、後述するように優先度の高いデータがキャッシュメモリ１２に残っているようにすればよい。本実施の形態では、優先度の低いものから選択することとして説明する。

特定領域判定部１５は、ＣＰＵ１１の要求したデータのアドレス情報から、予め定める種別である特定領域のデータであるかどうかを判定する。特定領域とは、システムの実行速度に影響の大きいデータや、応答性が求められるデータのことを言う。前記特定領域は、任意に設定可能であってもよく、その場合、アドレスによって該特定領域を設定し、ＣＰＵ１１が要求したデータのアドレス情報が該当アドレスに含まれるか否かから、該特定領域であることを判定する。

優先度フラグ操作部１６は、前記特定領域判定部１５の判定結果に応答し、キャッシュメモリ１２内のブロックの優先度フラグを操作する。たとえば、データを優先度フラグチェック部１４が決定したブロックに記憶する際に、前記決定されたブロックの優先度フラグを操作する。あるいは、データが特定領域判定部１５の判定により、特定領域と判定された場合はフラグを「１」に設定し、特定領域と判定されなかった場合はフラグを「０」に設定する。そして、前記優先度フラグチェック部１４は、１つのブロックを選択する際に、フラグが「０」のブロックから、ＬＲＵに従い１つのブロックを選択し、チェックするブロック全てのフラグが「１」の場合には、全ブロックから、ＬＲＵに従い１つのブロックを選択する。ここではＬＲＵを例に挙げたが、選択の態様はこれに限らない。

図２は、本発明の実施の一形態におけるキャッシュメモリ１２のセットと、ブロックと、タグと、データと、優先度フラグとの関係を表す図である。ＣＰＵ１１の要求するデータのアドレス情報から、該当データがキャッシュメモリ１２のどのセットにあるかが判定され、そのセット内のブロックのタグをチェックすることで該当データがあるかを判定する。該当データが無い場合には、ＣＰＵ１１が要求するデータを主記憶部１３から読出してきて記憶するにあたって、そのセット内のブロックの優先度フラグを優先度フラグチェック部１４がチェックし、記憶するブロックを決定する。前記優先度フラグは、テーブル化されている。

図３は、本発明の実施の一形態におけるキャッシュメモリ装置の動作を表すフローチャートである。ステップＳ１０１でＣＰＵ１１はキャッシュメモリ１２にデータを要求し、ステップＳ１０２において、該当データがキャッシュメモリ１２にあるかどうかを判定し、前記データがキャッシュメモリ１２にあると判断された場合には、ＣＰＵ１１はステップＳ１００でキャッシュメモリ１２からデータを取得する。

一方、ステップＳ１０２において、該当データがキャッシュメモリ１２にない場合にはステップＳ１０３に移り、優先度フラグチェック部１４は前記データが記憶されるべきセットの１または複数のブロックから、優先度フラグが「０」のブロックがあるかをチェックする。ステップＳ１０３において、優先度フラグが「０」のブロックがある場合はステップＳ１０４に移り、優先度フラグが「０」のブロックからブロックを１つ選択し、ステップＳ１０６に移る。ステップＳ１０６では、主記憶部１３から前記選択されたブロックにデータをコピーし、ステップＳ１０８に移る。ステップＳ１０８では、特定領域判定部１５はデータが特定領域のデータであるか否かを判定し、該当データが特定領域のデータである場合にはステップＳ１１０において、優先度フラグ操作部１６は前記ブロックの優先度フラグを「１」に設定し、ステップＳ１００でＣＰＵ１１はデータを取得する。前記ステップＳ１０８において、該当データが特定領域のデータでない場合は、優先度フラグ操作部１６は優先度フラグの操作は行わず、ステップＳ１００でＣＰＵ１１はデータを取得する。

これに対して、前記ステップＳ１０３において、優先度フラグが「０」のブロックがない場合はステップＳ１０５に移り、優先度フラグチェック部１４は前記データが記憶されるべきセットの１または複数のブロックからブロックを１つ選択し、ステップＳ１０７に移る。ステップＳ１０７では、主記憶装置１３から前記選択されたブロックにデータをコピーし、ステップＳ１０９に移る。ステップＳ１０９では、特定領域判定部１５は該当データが特定領域のデータであるか否かを判定し、該当データが特定領域のデータである場合は、優先度フラグ操作部１６は優先度フラグの操作は行わず、ステップＳ１００でＣＰＵ１１はデータを取得する。前記ステップＳ１０９において、該当データが特定領域のデータでない場合はステップＳ１１１に移り、優先度フラグ操作部１６は、ブロックの優先度フラグ１７を「０」に設定し、ステップＳ１００でＣＰＵ１１はデータを取得する。

図４は、データがブロックに記憶される動作の一態様を説明するための図である。この図４は、キャッシュメモリ１２のブロック数が２つである２ウェイセットアソシエイティブキャッシュメモリ１２の任意のセット（仮にセット番号ｋとする）に着目した例を示している。セット番号ｋに記憶されるデータのうち、特定領域のデータをＡ１、Ａ２とし、特定領域外のデータをａ１、ａ２とする。

状態４１は、キャッシュメモリ１２のセット番号ｋのブロック１およびブロック２共にデータがない状態である。ここでＣＰＵ１１がデータＡ１を要求すると、データＡ１はセット番号ｋのブロック１に記憶され、データＡ１は特定領域のデータであるので、優先度フラグは優先度フラグ操作部１６により「１」に設定され、状態４２のようになる。次に、ＣＰＵ１１がデータＡ２を要求すると、データＡ２はセット番号ｋのブロック２に記憶され、データＡ２は特定領域のデータなので、優先度フラグは優先度フラグ操作部１６により「１」に設定され、状態４３のようになる。

ここで、ＣＰＵ１１がデータａ１を要求すると、状態４３ではブロック１およびブロック２共に優先度フラグが「１」のデータが記憶されているので、優先度フラグチェック部１４は、ブロック１およびブロック２のうち、一番近い過去にアクセスがあったブロック２とは別のブロック１を選択し、該ブロック１にデータａ１が記憶される。前記データａ１は特定領域外のデータなので、優先度フラグは優先度フラグ操作部１６により「０」に設定され、状態４４のようになる。次に、ＣＰＵ１１がデータＡ１を要求すると、状態４４ではブロック１の優先度フラグが「０」、ブロック２の優先度フラグが「１」なので、優先度フラグチェック部１４は優先度フラグが「０」であるブロック１を選択し、ブロック１にデータＡ１が記憶される。前述のようにデータＡ１は特定領域のデータであるので、優先度フラグは優先度フラグ操作部１６により「１」に設定され、状態４５のようになる。

さらに、ＣＰＵ１１がデータａ２を要求すると、状態４５ではブロック１およびブロック２共に優先度フラグが「１」のデータが記憶されているので、優先度フラグチェック部１４はブロック１およびブロック２のうち、一番近い過去にアクセスがあったブロック１とは別のブロック２を選択する。そしてブロック２にデータａ２が記憶され、データａ２は特定領域外のデータなので、優先度フラグは優先度フラグ操作部１６により「０」に設定され、状態４６のようになる。

一方、総てのブロックに優先度フラグが「１」のデータが記憶されている状態で新たなデータが要求された場合、上述のように一番近い過去にアクセスがあったブロックとは別のブロックを選択するのではなく、ランダムにブロックを選択する場合、たとえば以下のようになる。前記状態４３の次に、ＣＰＵ１１がデータａ１を要求し、優先度フラグチェック部１４がブロック１を選択すると前記状態４４となり、ブロック２を選択すると、状態４７のようになる。

図５は、データがブロックに記憶される動作の他の態様を説明するための図である。この図５の説明でも、前述の図４の説明と同様に、キャッシュメモリ１２のブロック数が２つである２ウェイセットアソシエイティブキャッシュメモリ１２のセット番号ｋのセットに着目しており、そのセット番号ｋに記憶されるデータのうち、特定領域のデータをＡ１、Ａ２とし、特定領域外のデータをａ１、ａ２としている。

状態５１は、キャッシュメモリ１２のセット番号ｋのブロック１およびブロック２共にデータがない状態である。ここでＣＰＵ１１がデータＡ１を要求すると、データＡ１はセット番号ｋのブロック１に記憶され、データＡ１は特定領域のデータであるので、優先度フラグは優先度フラグ操作部１６により「１」に設定され、状態５２のようになる。次に、ＣＰＵ１１がデータＡ２を要求すると、データＡ２はセット番号ｋのブロック２に記憶される。以上の動作は図４と同様である。ここで、本動作態様では、フラグ操作部１６により、データＡ２は特定領域のデータなので優先度フラグは「１」に設定される一方、同時にそのブロック２とは別のブロックであるブロック１の優先度フラグは「０」に設定され、状態５３のようになる。

次に、ＣＰＵ１１がデータａ１を要求すると、優先度フラグチェック部１４はブロック１とブロック２との優先度フラグをチェックし、優先度フラグが「０」であるブロック１を選択し、データａ１はブロック１に記憶され、状態５４のようになる。ここでデータａ１は特定領域外のデータであるため、ブロック１の優先度フラグは「０」のままである。

ここで再びＣＰＵ１１がデータＡ１を要求すると、優先度フラグチェック部１４はブロック１とブロック２との優先度フラグをチェックし、優先度フラグが「０」であるブロック１を選択し、データＡ１はブロック１に記憶され、優先度フラグ操作部１６により、データＡ１は特定領域のデータなのでブロック１の優先度フラグは「１」に設定され、同時に優先度フラグが「１」に設定されたブロック１とは別のブロックであるブロック２の優先度フラグは「０」に設定され、状態５５のようになる。

さらに、ＣＰＵ１１がデータａ２を要求すると、優先度フラグチェック部１４はブロック１とブロック２との優先度フラグをチェックし、優先度フラグが「０」であるブロック２を選択し、データａ２はブロック２に記憶され、状態５６のようになる。ここでデータａ２は特定領域外のデータであるためブロック２の優先度フラグ１７は「０」のままである。

以上のように、本発明のキャッシュメモリ装置では、主記憶部１３から読出したデータをキャッシュメモリ１２に記憶させるにあたって、１または複数のセットおよび複数のブロックから成るキャッシュメモリ１２において、前記各ブロックにはその優先度を判定するための優先度フラグを設定するようにし、特定領域判定部１５は、データが特定領域のデータであるか否かを判定し、その判定結果に応答して優先度フラグ操作部１６がそのデータの記憶されたブロックの優先度フラグを操作するので、次に記憶させるブロックを決定する際に、優先度の低いデータから消去されることになる。これによって、システムの実行に関するコードや、応答性が要求される処理コードなど、特定領域のデータの優先度を高く設定しておくことで、キャッシュメモリ１２に記憶させておきたい前記特定領域のデータがキャッシュメモリ１２から消去されることを防ぎつつ、前記特定領域以外のデータについてもキャッシュメモリ１２に記憶されることを許可することで応答性を確保することができる。こうして、キャッシュメモリ１２のロックを行うことなく、システムの実行速度の向上を図ることができる。

本発明にかかるキャッシュメモリ装置は、システムの実行速度や応答性を向上させる効果を有し、限られたスペックにおけるキャッシュメモリ使用時や、リアルタイム性能を要求するシステム等として有用である。また組み込み機器等の用途にも使用できる。

本発明の実施の一形態に係るプロセッサシステムの電気的構成を示すブロック図である。 本発明の実施の一形態に係るキャッシュメモリがｎウェイセットアソシエイティブキャッシュメモリである場合の、セットとブロックとタグとデータと優先度フラグとの関係を示す図である。 本発明の実施の一形態に係るキャッシュメモリ装置の動作を示すフローチャートである。 本発明の実施の一形態に係るデータがブロックに記憶される一態様を説明するための図である。 本発明の実施の一形態に係るデータがブロックに記憶される他の態様を説明するための図である。

符号の説明

１１ ＣＰＵ
１２ キャッシュメモリ
１３ 主記憶部
１４ 優先度フラグチェック部
１５ 特定領域判定部（データ種別判定部）
１６ 優先度フラグ操作部

Claims (7)

1. ＣＰＵからのアクセス要求に応答して、対応するデータをＣＰＵへ出力するキャッシュメモリ装置において、
   １または複数のセットおよび複数のブロックから成り、前記各ブロックにはその優先度を判定するための優先度フラグが設定されるキャッシュメモリと、
   前記ＣＰＵがデータにアクセスした際に前記キャッシュメモリに該当するデータが無い場合において、該当データが記憶されるべき前記キャッシュメモリのセットに含まれる各ブロックの優先度フラグをチェックし、主記憶部から読出した前記該当データを記憶するブロックを決定する優先度フラグチェック部と、
   前記ＣＰＵがアクセスしたデータの種別を判定するデータ種別判定部と、
   前記データ種別判定部の判定結果に応答し、前記データが記憶されたブロックの優先度フラグを操作する優先度フラグ操作部とを含むことを特徴とするキャッシュメモリ装置。
2. 前記優先度フラグ操作部は、前記データ種別判定部の判定結果に応答し、前記ブロックの優先度フラグを、特定種別のデータである場合には「１」に設定し、前記特定種別のデータで無い場合には「０」に設定することを特徴とする請求項１記載のキャッシュメモリ装置。
3. 前記優先度フラグの情報は、各セット毎にテーブル化されており、前記優先度フラグチェック部は、該当テーブルを参照することで、前記ＣＰＵからのアクセス要求に対応したデータが記憶されるべき１つのブロックを決定することを特徴とする請求項１または２記載のキャッシュメモリ装置。
4. 前記キャッシュメモリのブロックが２つである２ウェイセットアソシエイティブキャッシュメモリである場合において、
   前記優先度フラグ操作部は、前記優先度フラグチェック部により選択されたブロックのフラグを「１」に設定するとともに、他方のブロックのフラグを「０」に設定することを特徴とする請求項２記載のキャッシュメモリ装置。
5. ＣＰＵに、前記請求項１〜４の何れか１項に記載のキャッシュメモリ装置を備えて成ることを特徴とする集積回路。
6. ＣＰＵがデータにアクセスした際にキャッシュメモリに該当するデータが無い場合に、主記憶部から読出した前記該当データを記憶するブロックを決定するデータのキャッシュメモリ方法において、
   前記データが記憶されるべき前記キャッシュメモリのセットに含まれるブロックの優先度フラグをチェックし、前記データを記憶するブロックを決定するステップと、
   前記ＣＰＵがアクセスしたデータの種別を判定するステップと、
   前記データの種別に対応して、前記データを記憶すると決定したブロックに記憶する際に、前記ブロックの優先度フラグを操作するステップとを含むことを特徴とするデータのキャッシュメモリ方法。
7. ＣＰＵがデータにアクセスした際にキャッシュメモリに該当するデータが無い場合に、主記憶部から読出した前記該当データを記憶するブロックを決定するデータのキャッシュメモリプログラムにおいて、
   前記データが記憶されるべき前記キャッシュメモリのセットに含まれるブロックの優先度フラグをチェックし、前記データを記憶するブロックを決定するステップと、
   前記ＣＰＵがアクセスしたデータの種別を判定するステップと、
   前記データの種別に対応して、前記データを記憶すると決定したブロックに記憶する際に、前記ブロックの優先度フラグを操作するステップとを含むことを特徴とするデータのキャッシュメモリプログラム。

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