JP2006041232A - High frequency circuit - Google Patents
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Abstract
Description
本発明は、高周波回路に関し、特に半導体素子を基板に形成した後に、その整合調整を可能にする高周波回路に関する。 The present invention relates to a high-frequency circuit, and more particularly to a high-frequency circuit that enables matching adjustment after a semiconductor element is formed on a substrate.
図6は、移動体通信装置や無線LANの用途に使用される従来の高周波回路(高周波増幅器)の回路構成を示した図である。 FIG. 6 is a diagram showing a circuit configuration of a conventional high-frequency circuit (high-frequency amplifier) used for mobile communication devices and wireless LAN applications.
従来の高周波回路30は、図6に示すように、ソース端子Sおよびドレイン端子D並びにゲート端子Gを含む電界効果トランジスタ1を有して、ゲート端子Gに高周波信号Vinを入力することによりドレイン端子Dから増幅した出力信号Voutを得るように構成された回路である。そして、入力信号Vinのインピーダンス整合をとる入力整合回路2と、出力信号Voutのインピーダンス整合をとる出力整合回路3と、線形性を改善するための整合回路4とが、各々ゲート端子G、ドレイン端子Dおよびソース端子Sに接続されている。また、サージ対策のためのサージ用バイアス回路5が、電源電圧Vddの端子とドレイン端子Dとの間に配置されている。
As shown in FIG. 6, the conventional high-
各整合回路2、3、4およびサージ用バイアス回路5は、インダクタ素子および抵抗素子並びにキャパシタ素子並びにダイオード素子における適宜の組み合わせ回路である。
Each of the
より詳しくは、入力整合回路2の一例は、入力信号Vinの端子と接地部とに接続するインダクタ素子と、ゲート端子Gと接地部とに接続する抵抗素子と、インダクタ素子の入力信号Vinの端子に接続された端と抵抗素子のゲート端子Gと接続された端とに接続されたキャパシタ素子と、によって構成されている。
More specifically, an example of the
また、出力整合回路3の一例は、ドレイン端子Dと出力信号Voutの端子の間に配置したキャパシタ素子と、このキャパシタ素子の一端(Voutの端子と反対側の一端)と電源電圧Vddの端子との間に配置したインダクタ素子と、によって構成されている。 An example of the output matching circuit 3 is a capacitor element disposed between the drain terminal D and the terminal of the output signal Vout, one end of the capacitor element (one end opposite to the terminal of Vout), and a terminal of the power supply voltage Vdd. And an inductor element disposed between the two.
また、線形性を改善するための整合回路4の一例は、ソース端子Sに互いに並列に接続された抵抗素子およびキャパシタ素子と、この抵抗素子およびキャパシタ素子と接地部とに接続されたインダクタ素子と、によって構成されている。 An example of the matching circuit 4 for improving linearity includes a resistance element and a capacitor element connected in parallel to the source terminal S, and an inductor element connected to the resistance element, the capacitor element, and the ground portion. , Is composed of.
また、サージ用バイアス回路5の一例は、出力整合回路3を構成するインタスタンス素子の一端(ドレイン端子Dと反対側の一端であり、電源電圧Vddの端子とも接続されている。)と接地部との間に配置したキャパシタ素子と、このキャパシタ素子と並列に配置された抵抗素子およびダイオード素子と、によって構成され、抵抗素子を電源電圧Vddの端子側に接続しかつダイオード素子を接地部の側に接続するようにこれらの素子が直列に繋がれている。
An example of the
ここで、こうした電界効果トランジスタ1および各整合回路2、3、4並びにサージ用バイアス回路5を1チップに内蔵するマイクロ波モノリシック集積回路(MMIC)構成を採用する場合には、これらの回路が同一半導体基板に適宜の半導体プロセスにより形成される。
Here, when such a microwave monolithic integrated circuit (MMIC) configuration in which the
一方、これらの回路を別個にモジュールに構成すれば、能動回路や受動回路の各々はチップ部品であって、これらのチップ部品が、プリント基板に半田付け実装される。 On the other hand, if these circuits are separately formed into modules, each of the active circuit and the passive circuit is a chip component, and these chip components are soldered and mounted on a printed circuit board.
こうした回路を1チップに集積する範囲は、各々の回路の特性ばらつき度合いや歩留の良否に依存する。例えば、出力整合回路3のみを電界効果トランジスタ1と共に1チップに内蔵して集積し、これ以外の回路を外付けチップ部品とするモジュール構成によって歩留を改善する対応が実行されている。
The range in which such circuits are integrated on one chip depends on the degree of variation in the characteristics of each circuit and the yield. For example, only the output matching circuit 3 is built in and integrated with the
なお、こうした高周波回路の開発例として、サージ静電破壊を防止する保護回路のインピーダンスがバイアス電圧により変化せずに、これにより高周波回路の動作時にインピーダンス整合のずれ発生を抑制する回路が提案されている(特許文献1参照)。
しかし、図6に記載の高周波回路30を構成する半導体素子を基板に形成する際に、そのインピーダンス整合を調整するため、整合回路2、3、4のコンデンサ素子(チップ部品)、インダクタ素子(チップ部品)および抵抗素子(チップ部品)を実装しつつこれらの最適な組合せを探る必要があるにもかかわらず、こうした素子の組合せ数は無数にある。このため、整合回路2、3、4のインピーダンス整合の調整作業は、製造コストにおいて多大の負担となっている。
However, when the semiconductor elements constituting the high-
また近年、このようなモジュール構成よりも寧ろMMIC構成を採用することにより、上記調整作業を止めて高周波回路のコスト削減を図ることも検討されているが、整合回路2、3、4毎のインピーダンス整合特性のばらつきが大きく、安定的に高歩留を維持したMMIC構成の高周波回路は得られていない。 In recent years, it has been studied to reduce the cost of the high-frequency circuit by stopping the adjustment work by adopting the MMIC configuration rather than the module configuration. A high-frequency circuit having an MMIC configuration with a large variation in matching characteristics and stably maintaining a high yield has not been obtained.
本発明は、上記の事情に鑑みてなされたものであり、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路を提供することを目的とする。 The present invention has been made in view of the above circumstances, and is a high-frequency circuit composed of various semiconductor elements formed on a substrate. After these semiconductor elements are formed on a substrate, impedance matching is simplified. An object of the present invention is to provide a high-frequency circuit that can be appropriately adjusted.
上記課題を解決するため、本発明に係る高周波回路は、チャネル領域を含む半導体基板と、前記チャネル領域を挟んで互いに離間して前記半導体基板の表面に形成されるソース領域およびドレイン領域と、前記チャネル領域の直下における前記半導体基板により構成されたボディ領域と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ボディ領域に接続されたボディ電極と、前記チャネル領域の上に配置されたゲート電極と、を有する電界効果トランジスタと、前記ソース電極、前記ドレイン電極および前記ゲート電極の各々に接続された整合回路と、を備え前記ボディ電極にインピーダンス整合するためのバイアス電圧を印加するものである。なおここで、この高周波回路は、前記バイアス電圧を発生する電圧発生回路を備えるものであっても良い。 In order to solve the above problems, a high-frequency circuit according to the present invention includes a semiconductor substrate including a channel region, a source region and a drain region formed on the surface of the semiconductor substrate spaced apart from each other with the channel region interposed therebetween, A body region formed by the semiconductor substrate immediately below the channel region, a source electrode connected to the source region, a drain electrode connected to the drain region, a body electrode connected to the body region, and A field effect transistor having a gate electrode disposed on the channel region; and a matching circuit connected to each of the source electrode, the drain electrode, and the gate electrode, for impedance matching to the body electrode This bias voltage is applied. Here, the high frequency circuit may include a voltage generation circuit for generating the bias voltage.
これにより、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、ボディ電極に対するインピーダンス整合用のバイアス電圧印加によって、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路が得られる。 This is a high-frequency circuit composed of various semiconductor elements formed on the substrate. After these semiconductor elements are formed on the substrate, the impedance matching can be easily and easily performed by applying a bias voltage for impedance matching to the body electrode. A high-frequency circuit that can be appropriately adjusted is obtained.
前記電圧発生回路の一例は、抵抗分割により電圧を発生する回路である。これにより、簡易にバイアス電圧を発生させ得る。 An example of the voltage generation circuit is a circuit that generates a voltage by resistance division. Thereby, a bias voltage can be easily generated.
前記電圧発生回路の一例は、レギュレータにより電圧を発生する回路である。これにより、バイアス電圧が任意に可変できる。 An example of the voltage generation circuit is a circuit that generates a voltage using a regulator. Thereby, the bias voltage can be arbitrarily changed.
また、前記電界効果トランジスタは、ショットキー接合型電界効果トランジスタであっても良い。そして、前記半導体基板がGaAs基板であり、前記ボディ電極が前記GaAsの裏面に配置されるものであっても良い。 The field effect transistor may be a Schottky junction field effect transistor. The semiconductor substrate may be a GaAs substrate, and the body electrode may be disposed on the back surface of the GaAs.
こうした構成では、前記半導体基板の厚みが、5μm以上、100μm以下にすることにより、チャネル領域直下のボディ領域に有効なバイアス電圧が印加され得る。 In such a configuration, when the thickness of the semiconductor substrate is 5 μm or more and 100 μm or less, an effective bias voltage can be applied to the body region immediately below the channel region.
なお、前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが各々別個の基板に実装されても良く、前記電界効果トランジスタと少なくとも一つの整合回路とが、同一の基板に実装された集積回路であり、前記集積回路と前記電圧発生回路とが各々別個の基板に実装されても良く、前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが、同一の基板に実装される集積回路であっても良い。 The field effect transistor, the matching circuit, and the voltage generation circuit may be mounted on separate substrates, and the field effect transistor and at least one matching circuit are mounted on the same substrate. The integrated circuit and the voltage generating circuit may be mounted on separate substrates, and the field effect transistor, the matching circuit, and the voltage generating circuit are integrated circuits mounted on the same substrate. There may be.
本発明によれば、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路が得られる。 According to the present invention, there is provided a high frequency circuit composed of various semiconductor elements formed on a substrate, wherein the impedance matching can be easily and appropriately adjusted after these semiconductor elements are formed on the substrate. can get.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本発明の実施の形態に係る高周波回路の回路図である。 FIG. 1 is a circuit diagram of a high-frequency circuit according to an embodiment of the present invention.
図1(実施の形態)と図6(従来例)との対比から理解されるとおり、図1に示した高周波回路40は、図6に示した高周波回路30に対し、電界効果トランジスタ6のボディ電極(後ほど説明)に接続してボディ領域(後ほど説明)に所定のバイアス電圧を印加するボディ端子Bと共に、ここに接続してインピーダンス整合用のバイアス電圧を印加する電圧発生回路7を付加して配置されるものである。
As understood from the comparison between FIG. 1 (embodiment) and FIG. 6 (conventional example), the high-
即ち、図1に示す高周波増幅器40は、ソース端子Sおよびドレイン端子D並びにゲート端子G並びにボディ端子Bを含む電界効果トランジスタ1を有して、ゲート端子Gに高周波信号Vinを入力することによりドレイン端子Dから増幅した出力信号Voutを得るように構成された回路である。そして、入力信号Vinのインピーダンス整合をとる入力整合回路2と、出力信号Voutのインピーダンス整合をとる出力整合回路3と、線形性を改善するための整合回路4と、電圧発生回路7とが、各々ゲート端子G、ドレイン端子D、ソース端子Sおよびボディ端子Bに接続されている。
That is, the
また、サージ対策のためのサージ用バイアス回路5が、電源電圧Vddの端子とドレイン端子Dとの間に配置されている。
Further, a
勿論、高周波回路40の構成例として、高周波回路40にボディ端子Bのみが具備され、ボディ端子40にバイアス電圧を印加する電圧発生回路が別途に設けられるものであっても良い。
Of course, as a configuration example of the
なお、図1に示した各整合回路2、3、4およびサージ用バイアス回路5の内部構成は、図6に示したそれと同じであるため、ここではその説明は省略する。
The internal configuration of each of the
電圧発生回路7は、抵抗分割により電圧を発生する簡易な回路により構成され、詳しくは、電源電圧Vddの端子と接地部との間で直列に配置された電圧分割用の2つの抵抗素子7Rによって構成され、両抵抗素子7Rの間を繋ぐ部分がボディ端子Bに接続されている。そして、抵抗素子7Rの抵抗比率を変えることにより電源電圧Vddが抵抗素子7Rにより適宜の割合で分割され、これによりボディ端子B(より具体的には図2又は図3に示すボディ電極16)にインピーダンス整合用のバイアス電圧が印加される。
The
電界効果トランジスタ6の例としては、MOS型電界効果トランジスタやショットキー接合型電界効果トランジスタがあり、以下、図面を参照してこれらの構成を説明する。
Examples of the
まず、MOS型電界効果トランジスタの構成例を説明する。 First, a configuration example of a MOS field effect transistor will be described.
図2は、本実施の形態におけるMOS型トランジスタの構造を模式的に示す断面図である。 FIG. 2 is a cross-sectional view schematically showing the structure of the MOS transistor in the present embodiment.
図2に示した電界効果トランジスタ6は、チャネル領域18を含むシリコン基板8(半導体基板)と、このチャネル領域18を挟んで互いに離間してシリコン基板8の表面に形成されたソース領域10およびドレイン領域11と、チャネル領域18およびソース領域10並びにドレイン領域11を包むようにシリコン基板8に形成され、ソース領域10およびドレイン領域11と異なった導電型を有するボディ領域9と、チャネル領域18およびソース領域10の一部並びにドレイン領域11の一部を覆ってシリコン基板8の表面に形成されたゲート酸化膜12と、ソース領域10の電圧を制御するためにソース領域10に接続してシリコン基板8の表面に配置されたソース電極14と、ドレイン領域11の電圧を制御するためにドレイン領域11に接続してシリコン基板8の表面に配置されたドレイン電極15と、ボディ領域9の電圧を制御するためにボディ領域9に接続してシリコン基板8の表面に配置されたボディ電極16と、チャネル領域18の電圧を制御するためにチャネル領域18に対向してゲート酸化膜12の上に配置されたゲート電極13と、を有している。
The
なお、ゲート電極13、ソース電極14、ドレイン電極15およびボディ電極16は各々、図1に示すゲート端子G、ソース端子S、ドレイン端子D、ボディ端子Bに接続されており、ここではこれらの端子G、S、D、Bの図示は省略している。
Note that the
ここで、ボディ領域9における不純物キャリアの濃度は、1017cm-3〜1018cm-3程度であり、これにより、ボディ電極16に印加した電圧によりチャネル領域18の直下におけるボディ領域9(シリコン基板8の表層部分)にインピーダンス整合を取るための有効な電界を発生することが可能になる。
Here, the concentration of impurity carriers in the
次に、ショットキー接合型電界効果トランジスタの構成例を説明する。 Next, a configuration example of a Schottky junction field effect transistor will be described.
図3は、本実施の形態におけるショットキー接合型電界効果トランジスタの構造を模式的に示す断面図である。 FIG. 3 is a cross-sectional view schematically showing the structure of the Schottky junction field effect transistor in the present embodiment.
図3に示した電界効果トランジスタ6は、チャネル領域18を含むGaAs(ガリウムヒ素)基板17(半導体基板)と、このチャネル領域18を挟んで互いに離間してGaAs基板17の表面に形成されたソース領域10およびドレイン領域11と、GaAs基板17の、ソース領域10およびドレイン領域11並びにチャネル領域18の以外の部分により構成されたボディ領域9と、ソース領域10の電圧を制御するためにソース領域10に接続してGaAs基板17の表面に配置されたソース電極14と、ドレイン領域11の電圧を制御するためにドレイン領域11に接続してGaAs基板17の表面に配置されたドレイン電極15と、ボディ領域9の電圧を制御するためにボディ領域9に接続してGaAs基板17の裏面に配置されたボディ電極16と、チャネル領域18の電圧を制御するためにチャネル領域18に対向してGaAs基板17の表面に配置されたゲート電極13と、を有している。
The
なお、ゲート電極13、ソース電極14、ドレイン電極15およびボディ電極16は各々、図1に示すゲート端子G、ソース端子S、ドレイン端子D、ボディ端子Bに接続されており、ここではこれらの端子G、S、D、Bの図示は省略している。
Note that the
また、ボディ電極16は、GaAs基板17を流れる電流容量に応じて発生する熱を放熱するための放熱板(金属板)としての役割も兼ね備えている。
The
また、GaAs基板17は半絶縁基板であり、GaAs基板17が全体としてボディ領域9に相当する。このため、GaAs基板17の裏面に配置したボディ電極16に印加した電圧によってチャネル領域18の直下のボディ領域9(GaAs基板17)に対してインピーダンス整合を取るための有効な電界を印加するには、GaAs基板17の厚みを薄くする必要がある。そして、GaAs基板17の厚みを約80μmにまで薄く研磨すると、有効な電界が得られることが確認された。この結果からGaAs基板17の厚みを、少なくとも100μm以下、望ましくは80μm以下、更に望ましくは50μm以下になるように薄く研磨する必要があると言える。もっとも、5μm未満の厚みにGaAs基板17を製造することは困難であるため、GaAs基板17の厚みの範囲は、100μm以下、5μm以上、望ましくは80μm以下、5μm以上、更に望ましくは50μm以下、5μm以上である。
The
こうした高周波回路40のボディ電極16に対してバイアス電圧を印加すると、以下に説明するように高周波回路40のインピーダンス整合を取ることが可能になる。
When a bias voltage is applied to the
図4は、ボディ電極に対する電圧印加により高周波回路のインピーダンス整合を取り得ることを説明するスミスチャートであり、図3に示したショットキー接合型電界効果トランジスタを使用してそのインピーダンスを測定したものである。 FIG. 4 is a Smith chart for explaining that impedance matching of a high-frequency circuit can be achieved by applying a voltage to the body electrode. The impedance is measured using the Schottky junction field effect transistor shown in FIG. is there.
図4に示したVdはボディ電極16に印加する電圧であり、図4にはVd=0VおよびVd=−1V(GaAs基板の裏面に負バイアス印加)におけるインピーダンス特性が比較して示されている。また、S22は、Sパラメータにおける入力側を整合した場合の出力側から見た電力反射係数であり、S21は、その電力透過係数であり電力増幅率(利得)に相当するものである。
Vd shown in FIG. 4 is a voltage applied to the
図4から理解されるとおり、電界効果トランジスタ6のボディ電極16(図3に示すGaAs基板17の側)にバイアスを印加すると、電界効果トランジスタ6のインピーダンスを可変させ得ることが見出された。
As understood from FIG. 4, it has been found that the impedance of the
より詳しくは、ボディ電極16に負バイアス(Vd=−1V)を印加すれば、S22は、特性インピーダンス(50オーム)を示す点Pから外れて、バイアスゼロ(Vd=0V)に比べて外側に動き、正バイアスを印加すれば、それが点Pに近づき、バイアスゼロ(Vd=0V)に比べて内側に動く(図示せず)。こうして、ボディ電極16に適宜のバイアスを印加することによって、出力側のS22を制御でき、ひいては電界効果トランジスタ6のインピーダンスを制御することが可能になる。
More specifically, if a negative bias (Vd = −1V) is applied to the
よって、整合回路2、3、4における各種素子の最適化という従来の煩雑なインピーダンス整合の調整作業を止めて、ボディ電極16の電圧調整のみによりインピーダンス整合の調整でき、インピーダンス整合の調整作業が簡素化され得る。また、製造の済みのMMICまたは単体トランジスタであっても、インピーダンス整合に調整が可能である。
Therefore, the conventional complicated impedance matching adjustment work of optimization of various elements in the
なお、図4によれば、ボディ電極16に負バイアス(Vd=−1V)を印加することによって、利得S21が増加することが分かる。このことは、GaAs基板17の厚みを薄くして負バイアスを印加することにより、GaAs基板17の側に流れるAC電流が増大してドレインコンダクタンスが小さくなって、ゲート容量が小さくなることによるものである。
According to FIG. 4, it can be seen that the gain S21 is increased by applying a negative bias (Vd = −1V) to the
また、以上に説明した電界効果トランジスタ6および各整合回路2、3、4並びにサージ用バイアス回路5並びに電圧発生回路7をいずれも、1チップに内蔵して、同一基板に集積した集積回路として構成しても良く、これらを各々、別個の基板に実装してそれらを集積回路として構成しても良い。もしくは、電界効果トランジスタ6と少なくとも一つの整合回路とが1チップ内に内蔵され、同一基板に集積した集積回路として構成し、この集積回路と電圧発生回路7とが各々別個の基板に実装されるように構成しても良い。
Further, the
〔変形例〕
ここまで、高周波回路におけるボディ端子Bへの印加電圧発生用の電圧発生回路として、簡易な抵抗分割により電圧を発生する回路を例示したが、この変形例として、図5に示すように、電圧発生回路7が、レギュレータ20により電圧を発生する回路であっても良い。即ち、ボディバイアスコントロール端子BCに対する入力信号に応じて、電源電圧Vddの端子に接続するレギュレータ20が適宜のバイアス電圧を生成して、これにより、ボディ端子Bにインピーダンス整合用のバイアス電圧を任意に可変しつつ印加され得る。
[Modification]
Up to this point, as a voltage generation circuit for generating a voltage to be applied to the body terminal B in the high-frequency circuit, a circuit that generates a voltage by simple resistance division has been exemplified. As a modification of this, as shown in FIG. The
なお、図5に示した高周波回路50の構成は、この電圧発生回路7を除き図1に示した高周波回路40と同じため、その説明は省略する。
The configuration of the high-
本発明に係る高周波回路によれば、高周波電界効果トランジスタのボディ領域にバイアス電圧を印加することにより、電界効果トランジスタのインピーダンス整合の調整が可能になり、例えば、移動体通信装置や無線LAN等の高周波増幅器やミキサー等の高周波回路の用途に適用できる。 According to the high-frequency circuit of the present invention, it is possible to adjust the impedance matching of the field-effect transistor by applying a bias voltage to the body region of the high-frequency field-effect transistor, such as a mobile communication device or a wireless LAN. Applicable to high frequency circuits such as high frequency amplifiers and mixers.
1、6 電界効果トランジスタ
2 入力整合回路
3 出力整合回路
4 整合回路
5 サージ用バイアス回路
7 電圧発生回路
8 シリコン基板
9 ボディ領域
10 ソース領域
11 ドレイン領域
12 ゲート酸化膜
13 ゲート電極
14 ソース電極
15 ドレイン電極
16 ボディ電極
17 GaAs基板
18 チャネル領域
20 レギュレータ
30、40、50 高周波回路
DESCRIPTION OF
Claims (10)
前記ソース電極、前記ドレイン電極および前記ゲート電極の各々に接続された整合回路と、を備え
前記ボディ電極にインピーダンス整合するためのバイアス電圧が印加される高周波回路。 A semiconductor substrate including a channel region; a source region and a drain region formed on a surface of the semiconductor substrate spaced apart from each other across the channel region; and a body region formed by the semiconductor substrate immediately below the channel region; An electric field having a source electrode connected to the source region, a drain electrode connected to the drain region, a body electrode connected to the body region, and a gate electrode disposed on the channel region An effect transistor;
And a matching circuit connected to each of the source electrode, the drain electrode, and the gate electrode, and a high-frequency circuit to which a bias voltage for impedance matching is applied to the body electrode.
3. The high frequency circuit according to claim 2, wherein the field effect transistor, the matching circuit, and the voltage generation circuit are integrated circuits mounted on the same substrate.
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