JP2006040293A

JP2006040293A - 直列ａｔａインターフェースのデータ伝送速度の設定装置、及びその方法

Info

Publication number: JP2006040293A
Application number: JP2005219530A
Authority: JP
Inventors: Si-Hoon Hong; 始勳洪; Sang-Kyoo Jeong; 相圭鄭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-07-29
Filing date: 2005-07-28
Publication date: 2006-02-09
Also published as: KR100606577B1; TW200604825A; US20060026315A1; KR20060011129A

Abstract

【課題】直列ＡＴＡインターフェースに連結されたホスト及びデバイスとの間の伝送速度の設定のための装置及びその方法を提供する。
【解決手段】データ伝送速度の設定方法は、ホストとデバイスとの間の第１データ伝送速度を初期化する段階、データ伝送速度の変更命令を伝送する段階と、及び前記変更命令に応答して前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階を含む。また、データ伝送速度の設定装置は、ホスト及びデバイスが支援するデータ伝送速度に応答して対応するクロック信号を発生するクロック発生部、前記クロック信号に応答してデータを伝送する送信部、受信部、及び複数のデータ伝送速度のうち、一つを設定して前記クロック発生部を制御し、データ伝送速度の変更命令に応答して前記クロック発生部を制御して前記ホストとデバイスとの間のデータ伝送速度を設定するインターフェース制御部を含む。
【選択図】図６

Description

本発明は、直列ＡＴＡ（ＳｅｒａｌＡＴＡ；以下、ＳＡＴＡと称する）インターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定装置、及びその方法に係わり、より詳細には、電力消耗の減少及びデバイスとホストとの間のデータ伝送をテストするために、任意にデータ伝送速度を設定することができるＳＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定装置及びその方法に関する。

ＡＴＡ（ＡｄｖａｎｓｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）は、記憶装置とＣＰＵとの間の電力及びデータ信号インターフェース通信を詳細に記述する大衆的な産業標準である。このような産業標準は、この標準を順守するホストシステム製品と記憶装置製品が互いに異なる製造業者によって生産される場合にも相互互換が許容される。

ＳＡＴＡは、一般的に用いられるＰＡＴＡ（ＰａｒａｌｌｅｌＡＴＡ）とは違って、データ伝送のためのケーブルが直列に連結され、一度に一つのビットずつを伝送する規約を意味する。前記ＳＡＴＡは、ＰＡＴＡに比べ、機器内部の配線が簡潔になることによって通風効果が良くなり、信号の種類が減少して電力消耗が減少する長所がある。また、ＰＡＴＡ規約と下位互換が可能であるため、ＯＳ（ｏｐｅｒａｔｉｎｇｓｙｓｔｅｍ）次元で新しいドライバーを作成する必要がない。

前記ＳＡＴＡは発展形態によって、１．５Ｇｂｐｓ、３Ｇｂｐｓ、６Ｇｂｐｓの三つの速度を支援する。したがって、上位速度を有するシステムは従来技術での下位速度を有するシステムと互換性を有するために下位速度を支援することができる仕様が必要とされる。

携帯可能な電池を用いるモバイル製品の場合には、消耗電力を減少させることが重要な問題になっている。また、データ伝送速度の向上もシステム機能の向上という側面から重要な問題になりつつある。しかし、不必要に速いデータ伝送速度、即ち、システム仕様又は使用機能に不適合に速いデータ伝送速度は、かえて電力特性に悪影響を及ぼすので、データ伝送速度の向上と電力消耗を減少させることができるシステムの出現を要求している。

図１は、従来技術によるＳＡＴＡインターフェースのデータ伝送速度を決定する方法を示した流れ図である。
前記ＳＡＴＡインターフェースのデータ伝送速度を決定する方法は、２００１年に改正されたＳＰＥＣ．１．０に提示された方法である。

図１を参照すると、従来技術によるＳＡＴＡインターフェースのデータ伝送速度を決定する方法は、システム電源を印加する段階（Ｓ１１０）、１．５２^ｎ−１Ｇｂｐｓ（ｎは自然数）のうち、最大データ伝送速度を選択する段階（Ｓ１２０）、選択されたデータ伝送速度でデータ伝送の可能可否をテストする段階（Ｓ１３０）、選択されたデータ伝送速度でデータ伝送が可能であるかその可否を判断する段階と（Ｓ１４０）、選択されたデータ伝送速度でデータ伝送が不可能な場合、下位のデータ伝送速度を選択する段階（Ｓ１５０）、及び選択されたデータ伝送速度でデータ伝送が可能な場合、選択されたデータ伝送速度を維持する段階（Ｓ１６０）を含む。

Ｓ１１０段階は、デバイスとホストに電源を同時に印加することで、相互データ伝送が可能であるようにする。
Ｓ１２０段階は、ＳＡＴＡは世代によって１．５Ｇｂｐｓ、３Ｇｂｐｓ、６Ｇｂｐｓなどのインターフェース速度を支援するので、このうち、ホストが支援可能な最大インターフェースのデータ伝送速度である６（ｎ＝３）Ｇｂｐｓを選択した後、下記のＳ１３０段階を行う。
Ｓ１３０段階は、Ｓ１２０段階にて選択された６Ｇｂｐｓでデータ伝送が可能であるかその可否をテストして結果を印出する。Ｓ１３０段階は、図２、図３、図４、図５を参照して詳細に説明する。

Ｓ１４０段階は、Ｓ１３０段階にてテストの結果、デバイスが選択された伝送速度でのデータ伝送の可能可否を判断する。判断結果、選択されたデータ伝送速度でデータ伝送が可能な場合にはＳ１６０段階に移動して、選択データ伝送速度を維持する。判断結果、選択されたデータ伝送速度でデータ伝送が不可能な場合にはＳ１５０段階に移動して下位のデータ伝送速度を有するデータ伝送速度モードのうち、最大のデータ伝送速度モードに対してＳ１２０乃至Ｓ１４０段階を反復的に行う。一例として、６Ｇｂｐｓをデータ伝送速度に選択してテストした結果、データ伝送が行われない場合には、下位データ伝送速度のうち、最大伝送速度である３Ｇｂｐｓを選択してテストする。

即ち、一つのシステムにおいて、デバイスとホストとの間のインターフェースのデータ伝送速度は、ホストにて支援可能なインターフェースのデータ伝送速度のうち、最大データ伝送速度から最小データ伝送速度に所定信号が順次印加される。前記所定信号によってデバイスの応答信号が発生して検出される最初のデータ伝送速度によってインターフェースのデータ伝送速度が決定される。

図２は、図１に示したデータ伝送の可能可否テスト段階がホストによって行われるテスト段階を説明するための流れ図であり、図３は、図１に示したデータ伝送の可能可否テスト段階がデバイスによって行われるテスト段階を説明するための流れ図である。

図４は、ＳＡＴＡインターフェースのデータ伝送のための信号のプロトコルを示した図であって、ホストの制御によってインターフェースが行われることを示した図であり、図５は、ＳＡＴＡインターフェースのデータ伝送のための信号のプロトコルを示した図面であって、デバイスの制御によってインターフェースが行われることを示した図である。

図２と図４、及び図３と図５を参照して従来技術によるデータ伝送速度を決定する方法を説明すると下記のようである。
図２と図４を参照すると、デバイスとホストとの間のデータ伝送及びデータ伝送速度を設定する過程がホストによって制御される場合にはＣＯＭＲＥＳＥＴ信号を発生／伝送する段階（Ｓ１３１）、ＣＯＭＩＮＩＴ信号を受信する段階（Ｓ１３２）、ＣＯＭＷＡＫＥ信号を発生／伝送する段階（Ｓ１３３）、選択されたデータ伝送速度でアライン(ＡＬＩＧＮ)信号を伝送する段階（Ｓ１３４）を含む。図２は、ホストを基準とした信号の流れを示した図である。

Ｓ１３１段階では、ホストとデバイスがオン状態で、ホストにて第１マッチング信号であるＣＯＭＲＥＳＥＴ信号を発生させ、デバイスに伝送する。
Ｓ１３２段階では、デバイスがホストから伝送されたＣＯＭＲＥＳＥＴ信号を検出する場合、ＣＯＭＲＥＳＥＴ信号に応答して第２マッチング信号であるＣＯＭＩＮＩＴ信号を発生させる。前記ＣＯＭＲＥＳＥＴ信号とＣＯＭＩＮＩＴ信号は、同一の周期に形成される信号であり、所定のパターンでプロトコル上に予め定義されており、互換性を図っている。

Ｓ１３３段階では、ＣＯＭＩＮＩＴ信号に応答してホストにて第３マッチング信号であるＣＯＭＷＡＫＥ信号を発生させ、デバイスに伝送し、ホストにて発生されたＣＯＭＷＡＫＥ信号に応答してデバイスでも第４マッチング信号であるＣＯＭＷＡＫＥ信号を発生してホストに伝送する。ホストとデバイスそれぞれにて形成されるＣＯＭＷＡＫＥ信号は同一の周期に形成される信号であり、所定パターンとしてプロトコル上に予め定義されており、互換性を図っている。第１乃至第４マッチング信号は、プロトコル上にＯＯＢ（ＯｕｔＯｆＢａｎｄ）信号として定義され、第１乃至第４マッチング信号の形態及び応答方法も所定のパターンとして定義されている。

Ｓ１３４段階では、選択されたＳＡＴＡインターフェースのデータ伝送速度で２０４８ダブルワードのＡＬＩＧＮバースト信号をデバイスとホストにてそれぞれ発生させ、一側から他側に選択されたデータ伝送速度で伝送する。ＡＬＩＧＮバースト信号は、実際データと類似な信号で構成することによって、データがＳ１２０段階で選択された最大速度によってインターフェースが可能であるかその可否を判断することができる。

図３と図５を参照すると、デバイスとホストとの間のデータ伝送及びデータ伝送速度を設定する過程がデバイスによって制御される場合にはデバイスにてＣＯＭＩＮＩＴ信号を発生／伝送する段階（Ｓ１３５）、ＣＯＭＷＡＫＥ信号を発生／伝送する段階（Ｓ１３６）、選択された伝送速度でＡＬＩＧＮ信号を伝送／受信する段階（Ｓ１３７）を含む。図３は、デバイスを基準とした信号の流れを示した図である。また、ここで、用いられた第ｎマッチング信号の用語はプロトコル上に既に定義された信号の順序を意味し、特定の信号を意味することはない。

Ｓ１３５段階では、ホストとデバイスとがオン状態で、デバイスにて第１マッチング信号であるＣＯＭＩＮＩＴ信号を発生させ、ホストに伝送する。
Ｓ１３６段階では、ホストがデバイスから伝送されたＣＯＭＩＮＩＴ信号を検出した場合、ＣＯＭＩＮＩＴ信号に応答して第２マッチング信号であるＣＯＭＷＡＫＥ信号を発生させ、デバイスに伝送する。また、デバイスは、ホストから伝送されたＣＯＭＷＡＫＥ信号に応答してデバイスでも第３マッチング信号であるＣＯＭＷＡＫＥ信号を発生してホストに伝送する。ホストとデバイスそれぞれにて形成されるＣＯＭＷＡＫＥ信号は同一のパターンで形成される信号であり、所定パターンとしてプロトコル上に予め定義され、互換性を図っている。

Ｓ１３７段階では、選択されたＳＡＴＡインターフェースのデータ伝送速度で第４マッチング信号である２０４８ダブルワードのＡＬＩＧＮバースト信号をデバイスにて発生してホストに伝送し、ホストは第４マッチング信号に応答して同一のパターンの第５マッチング信号を発生させ、再びデバイスに伝送する。第４及び第５マッチング信号であるＡＬＩＧＮバースト信号は、実際データと類似な信号で構成することで、データがＳ１２０段階で選択された最大速度によってインターフェースが可能であるかその可否をテストすることができる。

前記従来技術では、一例として、６Ｇｂｐｓを支援するデバイスをホストに連結すると、ホストにて最大データ伝送速度に応答してデバイスが応答信号を出力するので、６Ｇｂｐｓでのみインターフェースのデータ伝送速度が決定される。したがって、テストを目的としたり、電力消耗を減少させるためにデータ伝送速度を自由に設定することができない問題点がある。

本発明の第１目的は、電力消耗を減少することができるＳＡＴＡデータインターフェースに連結されたホスト及びデバイスのデータ伝送速度を設定する方法を提供することにある。
本発明の第２目的は、電力消耗を減少することができるＳＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定装置を提供することにある。

前記目的を達成するための本発明は、ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、データ伝送速度の変更命令を伝送する段階と、前記データ伝送速度の変更命令に応答して前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、を具備することを特徴とする。

また、前記目的を達成するための本発明は、ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、データ伝送速度の変更命令を伝送する段階と、前記データ伝送速度の変更命令に応答して、前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階と、前記第２データ伝送速度でデータ伝送が可能な場合、前記第２データ伝送速度を維持する段階と、を具備することを特徴とする。

また、本発明は、ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、データ伝送速度の変更命令を伝送する段階と、前記データ伝送速度の変更命令に応答して前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階と、前記第２データ伝送速度でデータ伝送が不可能な場合、誤謬結果を出力する段階と、前記第２データ伝送速度と異なるデータ伝送速度でデータ伝送の可能可否を判断する第２判断段階と、を具備することを特徴とする。

また、本発明は、ホスト及びデバイスが支援するデータ伝送速度に応答して対応するクロック信号を発生するクロック発生部と、前記クロック信号に応答してデータを伝送する送信部と、前記クロック信号に応答してデータを受信する受信部と、複数のデータ伝送速度のうち、一つを設定して前記クロック発生部を制御し、データ伝送速度の変更命令に応答して前記クロック発生部を制御して、前記ホストとデバイスとの間のデータ伝送速度を設定するインターフェース制御部と、を具備することを特徴とする。

以下、本発明による望ましい実施例を添付した図面を参照して詳細に説明する。
図６は、本発明の一実施例によるＳＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度を設定する方法を示した流れ図である。

図６を参照すると、システムに電源を印加する段階（Ｓ４１０）、システムに既に設定された第１データ伝送速度でホストとデバイスとの間のデータ伝送を行う段階（Ｓ４２０）、アイドルモード段階（Ｓ４３０）、第２データ伝送速度を選択する段階（Ｓ４４０）、選択された第２データ伝送速度でデータ伝送が可能であるかテストする段階（Ｓ４５０）、テスト結果、第２データ伝送速度でデータ伝送が可能であるかその可否を判断する第１判断段階（Ｓ４６０）、選択されたデータ伝送速度を維持する段階（Ｓ４７０）、誤謬結果を出力する段階（Ｓ４８０）、及び第２データ伝送速度を再選択する段階（Ｓ４９０）を含む。

Ｓ４１０段階とＳ４２０段階は、Ｓ４１０段階でシステムに電源を以下すると同時にシステムに予め設定された第１データ伝送速度でシステムを初期化する。したがって、システムに電源を印加すると、自動的に初期にはデフォルト値によってデータ伝送速度が決定される。前記第１データ伝送速度は一実施例として、スイッチなどを用いたハードウエアを用いて決定することができる。

Ｓ４３０段階は、Ｓ４２０段階で既に設定された第１データ伝送速度を維持した状態でシステムが駆動され、ホストとデバイスとの間にデータ伝送が行われる。
Ｓ４４０段階は、消耗電力を減少させるための目的又はテストを目的として使用者が任意で第２データ伝送速度を設定する。前記したように、システム仕様又は使用機能に不適合に速いデータ伝送速度は、かえって電力特性に悪影響を及ぼすので、データ伝送速度を適切に設定するための目的として行われる。第２データ伝送速度の設定は、使用者によって任意でデータ伝送命令の入力を受けて設定される。

Ｓ４５０段階では、Ｓ４４０段階で選択された第２データ伝送速度でデータの伝送が可能であるかその可否をテストする。
Ｓ４６０段階は、Ｓ４５０段階で選択された第２データ伝送速度でテストを行った結果で、インターフェースが可能であるかその可否を判断する。判断結果、Ｓ４４０段階で選択された第２データ伝送速度でデータ伝送が可能な場合には、Ｓ４７０段階を行って選択された第２データ伝送速度でホストとデバイスとの間のデータ伝送が行われる。判断結果、Ｓ４４０段階で選択されたデータ伝送速度でデータ伝送が不可能な場合にはＳ４８０以下の段階を行う。

Ｓ４８０段階は、Ｓ４６０段階での判断結果、選択されたデータ伝送速度でデータ伝送が不可能な場合、誤謬結果を出力する。
Ｓ４９０段階は、使用可能な複数のデータ伝送速度のうち、Ｓ４４０段階で選択されたデータ伝送速度を除いた残りのデータ伝送速度を第２伝送速度に再選択するかその可否を判断する。

図７は、図６に示したデータ伝送速度を設定する方法に付加（Ａ）されるデータ伝送速度の再選択過程を説明するための流れ図である。

図７を参照すると、本発明によるＳＡＴＡデータ伝送速度の設定方法は、１．５×^２ｎ−１Ｇｂｐｓ（ｎは自然数）のうち、使用可能な最大データ伝送速度を選択する段階（Ｓ５１０）、選択されたデータ伝送速度でデータ伝送の可能可否をテストする段階（Ｓ５２０）、データ伝送の可能可否を判断する段階（Ｓ５３０）、選択されたデータ伝送速度以下のデータ伝送速度を選択する段階（Ｓ５４０、Ｓ５５０）、及び誤謬結果の報告段階（Ｓ５６０）を具備する。

Ｓ５１０段階は、ＳＡＴＡが世代によって支援するデータ伝送速度のうち、システムが支援可能な最大データ伝送速度を選択する。一実施例として、ＳＡＴＡは１．５Ｇｂｐｓ、３Ｇｂｐｓ、６Ｇｂｐｓのデータ伝送速度を支援すると、最大データ伝送速度である６（ｎ＝３）Ｇｂｐｓを選択する。

Ｓ５２０段階は、Ｓ５１０段階で選択された最大データ伝送速度でデータ伝送が可能であるかその可否をテストする。
Ｓ５３０段階では、Ｓ５２０段階でテストした結果、最大データ伝送速度でデバイスとホストとの間のデータ伝送が可能であるかその可否を判断し、判断結果、最大データ伝送速度でデータ伝送が可能な場合、最大データ伝送速度を維持するために図６に示したＳ４７０段階を行う。

Ｓ５４０段階は、Ｓ５３０段階での判断結果、デバイスが最大データ伝送速度で動作しない場合には、使用可能な複数のデータ伝送速度のうち、既に用いられたデータ伝送速度を除いた最大データ伝送速度を選択する。一例として、Ｓ５２０段階で、６Ｇｂｐｓでテストが行われた場合、下位データ伝送速度のうち、最大伝送速度である３Ｇｂｐｓが選択される。

Ｓ５５０段階は、Ｓ５４０段階で選択された伝送速度が最小データ伝送速度であるかその可否を判断する。判断結果、最小データ伝送速度でない場合にはＳ５１０段階を行い、判断結果、最小データ伝送速度である場合にはＳ５６０段階に移動してデータ伝送速度の決定に誤謬が発生したことを使用者に報告する信号を出力する。

図８は、図６に示したデータ伝送の可能可否テスト段階がデバイスによって行われるテスト段階を説明するための流れ図である。
図８を参照してデータ伝送の可能可否テスト段階（Ｓ４５０）の動作を説明すると、下記のようである。

Ｓ４５０段階は、ＣＯＭＩＮＩＴ信号を発生／伝送する段階（Ｓ４５１）、ＣＯＭＷＡＫＥ信号を発生／伝送する段階（Ｓ４５２）、及び選択されたデータ伝送速度でＡＬＩＧＮバースト信号を伝送／受信する段階（Ｓ４５３）を含む。ここで用いる第ｎマッチング信号の用語はデバイスとホストとの間でインターフェースのために相互交換される信号に対して、プロトコル上に既に定義された順序を意味し、特定信号を意味することはない。

Ｓ４５１段階は、まず、デバイスで第１マッチング信号であるＣＯＭＩＮＩＴ信号を発生させ、ホストに伝送する。

Ｓ４５２段階は、Ｓ４５１段階から伝送されたＣＯＭＩＮＩＴ信号に応答してホストにて第２マッチング信号であるＣＯＭＷＡＫＥ信号を発生させ、デバイスに伝送する。デバイスに伝送されたＣＯＭＷＡＫＥ信号に応答してデバイスにて第３マッチング信号であるＣＯＭＷＡＫＥ信号を発生してホストに伝送する。また、デバイスにて第４マッチング信号であるＡＬＩＧＮバースト信号が発生され、ホストに伝送される。ＡＬＩＧＮバースト信号は、実際伝送されるデータのパターンと類似なパターンとして形成される。また、実際データが伝送される速度と同一の第２データ伝送速度で伝送することで、選択された第２データ伝送速度で相互間のインターフェースが可能であるかその可否を判断することができる。

Ｓ４５３段階は、Ｓ４５２段階から伝送された第３マッチング信号であるＣＯＭＷＡＫＥ信号に応答して、ホストにて第５マッチング信号であるＡＬＩＧＮバースト信号が発生され、ホストのＡＬＩＧＮバースト信号は、デバイスに伝送され、デバイスのデータを出力させる。デバイスのデータの出力に応答してホストのデータがデバイスに出力される。

これは、デバイスの最大可用インターフェース速度によってホストとデバイスとの間のインターフェース速度が一律に決定されることでなく、デバイスが支援可能なそれぞれのデータ伝送速度のうち、使用者によって入力されるデータ伝送速度の変更命令によって任意に決定することができるということを意味する。

また、前記では、デバイスによってデータ伝送速度が決定されることを説明したものの、ホストによってデータ伝送速度が決定される過程も同一の原理として適用することができる。
また、従来技術によるホストとデバイスとの間のインターフェースのデータ伝送速度を決定する従来のプロトコルを用いることで、従来技術に用いた装置との相互互換が可能である。

図９は、本発明によるＳＡＴＡインターフェースのデータ伝送速度を設定する装置のブロック図を示した図である。
図９を参照すると、本発明によるＳＡＴＡインターフェースのデータ伝送速度を設定する装置は、デバイス装置とホスト装置のそれぞれにクロック発生部（７１０，７５０）、送信部（７２０，７６０）、受信部（７３０，７７０）、及びインターフェース制御部（７４０，７８０）を具備する。

クロック発生部（７１０，７５０）は、使用可能な複数のデータ伝送速度に応答して対応するクロック信号を発生する。
送信部（７２０，７６０）は、それぞれのクロック発生部（７１０，７５０）で発生するクロック信号に応答してデータを送信ラインを通じて伝送する。
受信部（７３０，７７０）は、それぞれのクロック発生部（７１０，７５０）で発生するクロック信号に応答してデータを受信ラインを通じて受信する。

インターフェース制御部（７４０，７８０）は、所定パターンとして形成され、データ伝送速度を設定するために用いられるそれぞれのマッチング信号を発生する。また、それぞれの受信部（７３０，７７０）を通じて入力されるそれぞれのマッチング信号（ＣＯＭＲＥＳＥＴ，ＣＯＭＩＮＩＴ，ＣＯＭＷＡＫＥ）の入力を受け、入力されたマッチング信号とプロトコル上に定義された、対応されるマッチング信号を発生して送信部（７２０，７６０）を通じて出力する。

また、インターフェース制御部（７４０，７８０）それぞれには、複数のデータ伝送速度モードを設定するためのモードレジスタを含む構造で形成することも可能である。一実施例として、００、０１、１０、１１の２進ビット組み合わせのそれぞれに１．５Ｇｂｐｓ、３Ｇｂｐｓ、６Ｇｂｐｓ、ｕｎｄｅｆｉｎｅのデータ伝送速度モードを予め定義する。モードレジスタにシステム使用者が任意に前記データ伝送速度モードの２進ビット組み合わせを保存された状態でデータ伝送速度の変更命令が受信されると、受信された変更命令に応答して前記モードレジスタに保存されたデータを読み出す。したがって、複数の使用可能なデータ伝送速度のうち、システム使用者が希望する任意のデータ伝送速度でホストとデバイスとの間のデータ伝送速度を設定することができる。

また、本発明による他の実施例として、データ伝送速度を選択する方法は、外部から直接制御信号を印加することによって行うことができる。即ち、ホストとデバイスそれぞれに複数のデータ伝送速度を選択するための制御信号入力ピンを含む構造でホストとデバイスを形成することが可能である。したがって、システム使用者が前記入力ピンに制御信号を印加する方法を用いて複数の使用可能なデータ伝送速度のうち、希望するどおり、任意に選択することが可能である。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

前記のような本発明によると、テストなどの特定の使用目的によってインターフェースの速度を設定することによって、電力消耗を減少させることができるように、インターフェースの速度を設定することが可能である。
また、ホスト装置のみならず、デバイス装置によってインターフェースの速度を設定することも可能である。
また、電源を印加すると同時に最初のインターフェース速度が決定されるので、不必要なインターフェースの速度決定過程を減少させることができる。

従来技術によるＳＡＴＡインターフェースのデータ伝送速度を決定する方法を示した流れ図である。図１に示したデータ伝送の可能可否テスト段階がホストによって行われるテスト段階を説明するための流れ図である。図１に示したデータ伝送の可能可否テスト段階がデバイスによって行われるテスト段階を説明するための流れ図である。ＳＡＴＡインターフェースのデータ伝送のための信号のプロトコルを示した図であって、ホストの制御によってインターフェースが行われることを示した図である。ＳＡＴＡインターフェースのデータ伝送のための信号のプロトコルを示した図であって、デバイスの制御によってインターフェースが行われることを示した図である。本発明の一実施例によるＳＡＴＡインターフェースのデータ伝送速度を設定する方法を示す流れ図である。図６に示したデータ伝送速度を設定する方法に付加（Ａ）されるデータ伝送速度の再選択過程を説明するための流れ図である。図６に示したデータ伝送の可能可否テスト段階がデバイスによって行われるテスト段階を説明するための流れ図である。本発明によるＳＡＴＡインターフェースのデータ伝送速度を設定する装置のブロック図を示した図である。

符号の説明

７１０，７５０クロック発生部
７２０，７６０送信部
７３０，７７０受信部
７４０，７８０インターフェース制御部

Claims

ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、
データ伝送速度の変更命令を伝送する段階と、
前記データ伝送速度の変更命令に応答して前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、を含むことを特徴とする直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記データ伝送速度の変更命令は、
前記デバイスの外部から提供されることを特徴とする請求項１記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記データ伝送速度の変更命令は、
制御信号入力ピンを通じて入力から印加される制御信号であることを特徴とする請求項２記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記データ伝送速度の変更命令は、
外部から提供される速度モード変更データの入力を受けて保存するレジスタから提供を受けることを特徴とする請求項２記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度を初期化する段階は、
前記デバイスにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記ホストにて、前記第１マッチング信号に応答信号である第２マッチング信号を発生して前記デバイスに伝送する段階と、
前記デバイスにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記ホストに伝送する段階と、
前記デバイスにて第４マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、
前記ホストにて前記第３マッチング信号に応答して第５マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、を含むことを特徴とする請求項１記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度を初期化する段階は、
前記ホストにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記デバイスにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記ホストに伝送する段階と、
前記ホストにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記デバイスに伝送する段階と、
前記ホストにて第４マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、
前記デバイスにて前記第３マッチング信号に応答して第５マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、を含むことを特徴とする請求項１記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、
データ伝送速度の変更命令を伝送する段階と、
前記データ伝送速度の変更命令に応答して、前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階と、
前記第２データ伝送速度でデータ伝送が可能な場合、前記第２データ伝送速度を維持する段階と、を含むことを特徴とする直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階は、
前記デバイスにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記ホストにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記デバイスに伝送する段階と、
前記デバイスにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記ホストに伝送する段階と、
前記デバイスにて第４マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、
前記ホストにて、前記第３マッチング信号に応答して第５マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、を含むことを特徴とする請求項７記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階は、
前記ホストにて所定パターンの第１マッチング信号を生成してデバイスに伝送する段階と、
前記デバイスにて前記第１マッチング信号に応答信号である第２マッチング信号を発生して前記ホストに伝送する段階と、
前記ホストにて前記第２マッチング信号に応答して同じパターンの第３マッチング信号を発生して前記デバイスに伝送する段階と、
前記ホストにて第４マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、
前記デバイスにて前記第３マッチング信号に応答して第５マッチング信号を発生して、前記第２データ伝送速度で前記ホストに伝送する段階と、を含むことを特徴とする請求項７記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
ホストとデバイスとの間の第１データ伝送速度を初期化する段階と、
データ伝送速度の変更命令を伝送する段階と、
前記データ伝送速度の変更命令に応答して前記第１データ伝送速度と異なる第２データ伝送速度を初期化する段階と、
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階と、
前記第２データ伝送速度でデータ伝送が不可能な場合、誤謬結果を出力する段階と、
前記第２データ伝送速度と異なるデータ伝送速度でデータ伝送の可能可否を判断する第２判断段階と、を含むことを特徴とする直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階と、
前記デバイスにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記ホストにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して、前記デバイスに伝送する段階と、
前記デバイスにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記ホストに伝送する段階と、
前記デバイスにて第４マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、
前記ホストにて前記第３マッチング信号に応答して第５マッチング信号を発生し、前記第２データ伝送速度で前記デバイスに伝送する段階と、を含むことを特徴とする請求項１０記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２データ伝送速度でデータ伝送の可能可否を判断する第１判断段階は、
前記ホストにて所定パターンの第１マッチング信号を生成してデバイスに伝送する段階と、
前記デバイスにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記ホストに伝送する段階と、
前記ホストにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記デバイスに伝送する段階と、
前記ホストにて第４マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、
前記ホスト及び前記デバイスの両側で、第５マッチング信号を発生して互いに交換する段階と、を含むことを特徴とする請求項１０記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記第２判断段階は、
新しいデータ伝送速度を選択する段階と、
前記新しいデータ伝送速度でデータ伝送の可能可否を判断する段階と、を含むことを特徴とする請求項１０記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記新しいデータ伝送速度でデータ伝送の可能可否を判断する段階は、
前記デバイスにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記ホストにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記デバイスに伝送する段階と、
前記デバイスにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記ホストに伝送する段階と、
前記デバイスにて第４マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、
前記ホスト及び前記デバイスの両側で第５マッチング信号を発生して互いに交換する段階と、を含むことを特徴とする請求項１３記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記新しいデータ伝送速度でデータ伝送の可能可否を判断する段階は、
前記ホストにて所定パターンの第１マッチング信号を生成してデバイスに伝送する段階と、
前記デバイスにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記ホストに伝送する段階と、
前記ホストにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記デバイスに伝送する段階と、
前記ホストにて第４マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、
前記ホスト及び前記デバイスの両側で、第５マッチング信号を発生して互いに交換する段階と、を含むことを特徴とする請求項１３記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記新しいデータ伝送速度は、式(1)を用いて選択されることを特徴とする請求項１３記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記新しいデータ伝送速度でデータ伝送が不可能な場合には、次の有効なデータ伝送速度を選択して前記次の有効なデータ伝送速度でデータ伝送が可能であるかその可否を判断し、前記次の有効なデータ伝送速度で伝送が可能な場合には、前記次の有効なデータ伝送速度を維持することを特徴とする請求項１３記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記次の有効なデータ伝送速度でデータ伝送が可能であるかその可否を判断する段階は、
前記デバイスにて所定パターンの第１マッチング信号を生成してホストに伝送する段階と、
前記ホストにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記デバイスに伝送する段階と、
前記デバイスにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記ホストに伝送する段階と、
前記デバイスにて第４マッチング信号を発生して前記第２データ伝送速度で前記ホストに伝送する段階と、
前記ホストにて前記第３マッチング信号に応答して第５マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、を含むことを特徴とする請求項１７記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記次の有効なデータ伝送速度でデータ伝送が可能であるかその可否を判断する段階は、
前記ホストにて所定パターンの第１マッチング信号を生成してデバイスに伝送する段階と、
前記デバイスにて前記第１マッチング信号の応答信号である第２マッチング信号を発生して前記ホストに伝送する段階と、
前記ホストにて前記第２マッチング信号に応答して同一のパターンの第３マッチング信号を発生して前記デバイスに伝送する段階と、
前記ホストにて第４マッチング信号を発生して前記第２データ伝送速度で前記デバイスに伝送する段階と、
前記ホスト及び前記デバイスの両側にて第５マッチング信号を発生して互いに交換する段階と、を含むことを特徴とする請求項１７記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
前記新しいデータ伝送速度でデータ伝送が不可能な場合には、前記新しいデータ伝送速度が最も遅い速度であるか判断し、前記新しいデータ伝送速度が最も遅い場合には、エラー結果を報告することを特徴とする請求項１７記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送速度の設定方法。
ホスト及びデバイスが支援するデータ伝送速度に応答して対応するクロック信号を発生するクロック発生部と、
前記クロック信号に応答してデータを伝送する送信部と、
前記クロック信号に応答してデータを受信する受信部と、
複数のデータ伝送速度のうち、一つを設定して前記クロック発生部を制御し、データ伝送速度の変更命令に応答して前記クロック発生部を制御して、前記ホストとデバイスとの間のデータ伝送速度を設定するインターフェース制御部と、を具備することを特徴とする直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送装置。
前記直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送装置は、
外部から前記伝送速度の変更命令が印加される入力ピンを更に含む構造で形成されることを特徴とする請求項２１記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送装置。
前記直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送装置は、
前記伝送速度の変更命令が使用可能なデータ伝送速度モードを保存するレジスタを更に含む構造で形成されることを特徴とする請求項２１記載の直列ＡＴＡインターフェースに連結されたホスト及びデバイスのデータ伝送装置。