JP2006025039A - Operational amplifier circuit and headphone amplifier - Google Patents

Operational amplifier circuit and headphone amplifier Download PDF

Info

Publication number
JP2006025039A
JP2006025039A JP2004199604A JP2004199604A JP2006025039A JP 2006025039 A JP2006025039 A JP 2006025039A JP 2004199604 A JP2004199604 A JP 2004199604A JP 2004199604 A JP2004199604 A JP 2004199604A JP 2006025039 A JP2006025039 A JP 2006025039A
Authority
JP
Japan
Prior art keywords
type mos
mos transistor
operational amplifier
circuit
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004199604A
Other languages
Japanese (ja)
Inventor
Hiroshi Tachimori
央 日月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2004199604A priority Critical patent/JP2006025039A/en
Publication of JP2006025039A publication Critical patent/JP2006025039A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To minimize the occurrence of sound cracking or sound missing. <P>SOLUTION: The operational amplifier circuit including folded cascode differential amplifier stages is provided with: load circuits comprising second P-type MOS transistors 51P, 52P connected in parallel with load circuits comprising first P-type MOS transistors 35P, 36P located between a power line 34 and drains of differential input N-type MOS transistors 31N, 32N; and load circuits comprising second N-type MOS transistors 51N, 52N connected in parallel with load circuits comprising first N-type MOS transistors 35N, 36N located between a ground line and drains of differential input P-type MOS transistors 31P, 32P. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は例えば携帯電話機に使用して好適な演算増幅回路及びヘッドホンアンプに関する。   The present invention relates to an operational amplifier circuit and a headphone amplifier suitable for use in, for example, a mobile phone.

近年、携帯電話機の多機能化が進み、携帯電話機でゲームを行ったり、テレビジョン放送を受信したり、音楽を聞いたりすることが行われている。この場合、利用者はヘッドホンを装着して音声を聴くことになる。   In recent years, mobile phones have become more multifunctional, and games are played on mobile phones, television broadcasts are received, and music is listened to. In this case, the user wears headphones and listens to the sound.

通常状態では、このヘッドホンで音声信号のみが出力されるが、着信時には、音声信号と割り込み音を重ね合わせた信号が出力されて、利用者に着信があったことが知らされる。   In the normal state, only the audio signal is output from the headphones, but when the incoming call is received, a signal obtained by superimposing the audio signal and the interrupt sound is output to notify the user that the incoming call has been received.

従来、携帯電話機に使用されるヘッドホンアンプの例として図３に示す如きものが提案されている。図３において、１は音楽等の音声信号が供給される音声信号入力端子を示し、この音声信号入力端子１に供給される音声信号を接続スイッチ２及び抵抗器３の直列回路を介して、入力バッファを構成する演算増幅回路４の反転入力端子−に供給する。   Conventionally, an example of a headphone amplifier used in a mobile phone has been proposed as shown in FIG. In FIG. 3, reference numeral 1 denotes an audio signal input terminal to which an audio signal such as music is supplied, and the audio signal supplied to the audio signal input terminal 1 is input via a series circuit of a connection switch 2 and a resistor 3. This is supplied to the inverting input terminal − of the operational amplifier circuit 4 constituting the buffer.

この演算増幅回路４の出力端子とこの反転入力端子−との間に抵抗器５を接続し、また、基準電圧Ｖｒｅｆが供給される基準電圧入力端子６をこの演算増幅回路４の非反転入力端子＋に接続する。また、この演算増幅回路４に電源端子７より電源を供給する。この抵抗器３と抵抗器５と演算増幅回路４は反転増幅回路を構成する。   A resistor 5 is connected between the output terminal of the operational amplifier circuit 4 and the inverting input terminal −, and the reference voltage input terminal 6 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal of the operational amplifier circuit 4. Connect to +. Further, power is supplied to the operational amplifier circuit 4 from the power supply terminal 7. The resistor 3, the resistor 5, and the operational amplifier circuit 4 constitute an inverting amplifier circuit.

また、８は電話の着信信号が供給される着信信号入力端子を示し、この着信信号入力端子８を着信があったときにオンとなる接続スイッチ９及び抵抗器１０の直列回路を介して、入力バッファを構成する演算増幅回路１１の反転入力端子−に接続する。   Reference numeral 8 denotes an incoming signal input terminal to which an incoming call signal is supplied. This incoming signal input terminal 8 is input via a series circuit of a connection switch 9 and a resistor 10 that are turned on when an incoming call is received. It is connected to the inverting input terminal − of the operational amplifier circuit 11 constituting the buffer.

この演算増幅回路１１の出力端子とこの反転入力端子−との間に抵抗器１２を接続し、また基準電圧Ｖｒｅｆが供給される基準電圧入力端子１３をこの演算増幅回路１１の非反転入力端子＋に接続する。またこの演算増幅回路１１に電源端子７より電源を供給する。この抵抗器１０と抵抗器１２と演算増幅回路１１は反転増幅回路を構成する。   The resistor 12 is connected between the output terminal of the operational amplifier circuit 11 and the inverting input terminal −, and the reference voltage input terminal 13 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal + of the operational amplifier circuit 11. Connect to. Further, power is supplied to the operational amplifier circuit 11 from the power supply terminal 7. The resistor 10, the resistor 12, and the operational amplifier circuit 11 constitute an inverting amplifier circuit.

演算増幅回路４の出力信号（音声信号）を抵抗器１４を介して出力バッファを構成する演算増幅回路１５の反転入力端子−に供給すると共に演算増幅回路１１の出力信号（着信信号）を、抵抗器１６を介して出力バッファを構成する演算増幅回路１５の反転入力端子−に供給する。   The output signal (audio signal) of the operational amplifier circuit 4 is supplied to the inverting input terminal − of the operational amplifier circuit 15 constituting the output buffer via the resistor 14 and the output signal (incoming signal) of the operational amplifier circuit 11 is connected to the resistor. The voltage is supplied to the inverting input terminal − of the operational amplifier circuit 15 constituting the output buffer via the device 16.

この演算増幅回路１５の出力端子１５ａとこの反転入力端子−との間に抵抗器１７を接続し、また基準電圧Ｖｒｅｆが供給される基準電圧入力端子１８をこの演算増幅回路１５の非反転入力端子＋に接続する。また、この演算増幅回路１５に電源端子１９より電源を供給する。この抵抗器１４と抵抗器１６と抵抗器１７と演算増幅回路１５は２入力の反転増幅回路を構成する。   The resistor 17 is connected between the output terminal 15a of the operational amplifier circuit 15 and the inverting input terminal −, and the reference voltage input terminal 18 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal of the operational amplifier circuit 15. Connect to +. Further, power is supplied to the operational amplifier circuit 15 from a power supply terminal 19. The resistor 14, the resistor 16, the resistor 17, and the operational amplifier circuit 15 constitute a two-input inverting amplifier circuit.

この出力バッファを構成する演算増幅回路１５の出力端子１５ａを直流阻止用のコンデンサ２０及び例えば１６Ω又は３２Ωのヘッドホン２１の直列回路を介して接地する。   The output terminal 15a of the operational amplifier circuit 15 constituting this output buffer is grounded via a DC blocking capacitor 20 and a series circuit of, for example, 16Ω or 32Ω headphones 21.

斯る図３に示す如きヘッドホンアンプにおいては、例えば音声信号入力端子１に音楽等の音声信号が入力されており、接続スイッチ２がオンで、着信がなく接続スイッチ９はオフであるときは、演算増幅回路１１の出力は基準信号Ｖｒｅｆで、このときは演算増幅回路１５の出力信号は音楽等の音声信号で、これがヘッドホン２１に供給される。   In such a headphone amplifier as shown in FIG. 3, for example, when an audio signal such as music is input to the audio signal input terminal 1, the connection switch 2 is on, there is no incoming call, and the connection switch 9 is off, The output of the operational amplifier circuit 11 is a reference signal Vref. At this time, the output signal of the operational amplifier circuit 15 is an audio signal such as music, which is supplied to the headphones 21.

また、着信があった場合には、接続スイッチ９がオンとなり、音声信号入力端子１よりの音声信号に着信信号入力端子８よりの着信信号の割り込み音を重ね合わせた信号が演算増幅回路１５の出力信号となり利用者に着信があったことが知らされる。   When there is an incoming call, the connection switch 9 is turned on, and a signal obtained by superimposing the interrupt sound of the incoming signal from the incoming signal input terminal 8 on the audio signal from the audio signal input terminal 1 is output from the operational amplifier circuit 15. It becomes an output signal and informs the user that there was an incoming call.

ところで、従来携帯電話機のヘッドホンアンプのこの出力バッファを構成する演算増幅回路として、図４に示す如き、電源電圧としてバッテリー１個分の低い電圧例えば２．５Ｖで動作するフォールデッド（折り返し）カスコード型の差動増幅段を有する演算増幅回路が使用されている（特許文献１参照）。   By the way, as an operational amplifier circuit constituting this output buffer of a headphone amplifier of a conventional mobile phone, as shown in FIG. 4, a folded (folded) cascode type operating at a low voltage for one battery, for example, 2.5 V as a power supply voltage. An operational amplifier circuit having a differential amplification stage is used (see Patent Document 1).

この図４につき説明するに、図４において、３０ａは反転入力端子−を示し、この反転入力端子３０ａをＮチャンネル側の差動入力回路を構成するＮ形ＭＯＳトランジスタ３１Ｎのゲートに接続すると共にこの反転入力端子３０ａをＰチャンネル側の差動入力回路を構成するＰ形ＭＯＳトランジスタ３１Ｐのゲートに接続する。   Referring to FIG. 4, in FIG. 4, reference numeral 30a denotes an inverting input terminal −, and this inverting input terminal 30a is connected to the gate of an N-type MOS transistor 31N constituting a differential input circuit on the N channel side. The inverting input terminal 30a is connected to the gate of the P-type MOS transistor 31P constituting the differential input circuit on the P channel side.

また、図４において、３０ｂは非反転入力端子＋を示し、この非反転入力端子３０ｂをＮチャンネル側の差動入力回路を構成するＮ形ＭＯＳトランジスタ３２Ｎのゲートに接続すると共にこの非反転入力端子３０ｂをＰチャンネル側の差動入力回路を構成するＰ形ＭＯＳトランジスタ３２Ｐのゲートに接続する。   In FIG. 4, reference numeral 30b denotes a non-inverting input terminal +. The non-inverting input terminal 30b is connected to the gate of an N-type MOS transistor 32N constituting a differential input circuit on the N channel side, and the non-inverting input terminal. 30b is connected to the gate of the P-type MOS transistor 32P constituting the differential input circuit on the P channel side.

このＮ形ＭＯＳトランジスタ３１Ｎ及び３２Ｎの夫々のソースを接続し、このソースの接続点を定電流源３３Ｎを介して接地すると共にＰ形ＭＯＳトランジスタ３１Ｐ及び３２Ｐの夫々のソースを接続し、このソースの接続点を定電流源３３Ｐを介して例えば２．５Ｖの直流電圧が供給される電源端子３４に接続する。   The sources of the N-type MOS transistors 31N and 32N are connected, the connection point of the sources is grounded via the constant current source 33N, and the sources of the P-type MOS transistors 31P and 32P are connected. The connection point is connected to a power supply terminal 34 to which, for example, a DC voltage of 2.5 V is supplied via a constant current source 33P.

Ｎ形ＭＯＳトランジスタ３１Ｎのドレインは、負荷回路を構成するＰ形ＭＯＳトランジスタ３５Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ３５Ｐのソースを電源端子３４に接続する。またＮ形ＭＯＳトランジスタ３２Ｎのドレインは、負荷回路を構成するＰ形ＭＯＳトランジスタ３６Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ３６Ｐのソースを電源端子３４に接続する。   The drain of the N-type MOS transistor 31N is connected to the drain of the P-type MOS transistor 35P constituting the load circuit, and the source of the P-type MOS transistor 35P is connected to the power supply terminal 34. The drain of the N-type MOS transistor 32N is connected to the drain of the P-type MOS transistor 36P constituting the load circuit, and the source of the P-type MOS transistor 36P is connected to the power supply terminal 34.

またＰ形トランジスタ３１Ｐのドレインは、負荷回路を構成するＮ形ＭＯＳトランジスタ３５Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ３５Ｎのソースを接地する。またＰ形トランジスタ３２Ｐのドレインは、負荷回路を構成するＮ形ＭＯＳトランジスタ３６Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ３６Ｎのソースを接地する。   The drain of the P-type transistor 31P is connected to the drain of the N-type MOS transistor 35N constituting the load circuit, and the source of the N-type MOS transistor 35N is grounded. The drain of the P-type transistor 32P is connected to the drain of the N-type MOS transistor 36N constituting the load circuit, and the source of the N-type MOS transistor 36N is grounded.

Ｐ形ＭＯＳトランジスタ３５ＰのドレインをＰチャンネルのカスコード回路を構成するＰ形ＭＯＳトランジスタ３７Ｐのソースに接続し、またＰ形ＭＯＳトランジスタ３６ＰのドレインをＰチャンネルのカスコード回路を構成するＰ形ＭＯＳトランジスタ３８Ｐのソースに接続する。   The drain of the P-type MOS transistor 35P is connected to the source of the P-type MOS transistor 37P constituting the P-channel cascode circuit, and the drain of the P-type MOS transistor 36P is connected to the P-type MOS transistor 38P constituting the P-channel cascode circuit. Connect to the source.

このＰ形ＭＯＳトランジスタ３７Ｐ及び３８Ｐの夫々のゲートを接続し、このゲートの接続点を所定のバイアス電圧が供給されるバイアス入力端子３９Ｐに接続し、このカスコード回路の一方の出力端子ＣＡＳＰであるＰ形ＭＯＳトランジスタ３７ＰのドレインをＰ形ＭＯＳトランジスタ３５Ｐ及び３６Ｐの夫々のゲートに接続する。   The gates of the P-type MOS transistors 37P and 38P are connected, the connection point of the gates is connected to a bias input terminal 39P to which a predetermined bias voltage is supplied, and P which is one output terminal CASP of the cascode circuit. The drain of the P-type MOS transistor 37P is connected to the gates of the P-type MOS transistors 35P and 36P.

また、Ｎ形ＭＯＳトランジスタ３５ＮのドレインをＮチャンネルのカスコード回路を構成するＮ形ＭＯＳトランジスタ３７Ｎのソースに接続し、Ｎ形ＭＯＳトランジスタ３６ＮのドレインをＮチャンネルのカスコード回路を構成するＮ形ＭＯＳトランジスタ３８Ｎのソースに接続する。   The drain of the N-type MOS transistor 35N is connected to the source of the N-type MOS transistor 37N constituting the N-channel cascode circuit, and the drain of the N-type MOS transistor 36N is connected to the N-type MOS transistor 38N constituting the N-channel cascode circuit. Connect to the source.

このＮ形ＭＯＳトランジスタ３７Ｎ及び３８Ｎの夫々のゲートを接続し、このゲートの接続点を所定のバイアス電圧が供給されるバイアス入力端子３９Ｎに接続し、このカスコード回路の一方の出力端子ＣＡＳＮであるＮ形ＭＯＳトランジスタ３７ＮのドレインをＮ形ＭＯＳトランジスタ３５Ｎ及び３６Ｎの夫々のゲートに接続する。   The gates of the N-type MOS transistors 37N and 38N are connected, the connection point of the gates is connected to a bias input terminal 39N to which a predetermined bias voltage is supplied, and one output terminal CASN of this cascode circuit is N The drain of the MOS transistor 37N is connected to the gates of the N-type MOS transistors 35N and 36N.

Ｐ形ＭＯＳトランジスタ３７Ｐのドレインは、抵抗素子を構成するＰ形ＭＯＳトランジスタ４０Ｐのソース及びＮ形ＭＯＳトランジスタ４０Ｎのドレインに接続し、Ｐ形ＭＯＳトランジスタ３８Ｐのドレインは、抵抗素子を構成するＰ形ＭＯＳトランジスタ４１Ｐのソース及びＮ形ＭＯＳトランジスタ４１Ｎのドレインに接続する。   The drain of the P-type MOS transistor 37P is connected to the source of the P-type MOS transistor 40P constituting the resistance element and the drain of the N-type MOS transistor 40N, and the drain of the P-type MOS transistor 38P is the P-type MOS constituting the resistance element. The source of the transistor 41P and the drain of the N-type MOS transistor 41N are connected.

またＮ形ＭＯＳトランジスタ３７Ｎのドレインをこの抵抗素子を構成するＰ形ＭＯＳトランジスタ４０Ｐのドレイン及びＮ形ＭＯＳトランジスタ４０Ｎのソースに接続し、Ｎ形ＭＯＳトランジスタ３８Ｎのドレインは、この抵抗素子を構成するＰ形ＭＯＳトランジスタ４１Ｐのドレイン及びＮ形ＭＯＳトランジスタ４１Ｎのソースに接続する。   The drain of the N-type MOS transistor 37N is connected to the drain of the P-type MOS transistor 40P constituting the resistance element and the source of the N-type MOS transistor 40N, and the drain of the N-type MOS transistor 38N is connected to the P-type constituting the resistance element. The drain of the MOS transistor 41P and the source of the N-type MOS transistor 41N are connected.

また、所定のバイアス電圧が供給されるバイアス入力端子４２Ｐを、このＰ形ＭＯＳトランジスタ４０Ｐ及び４１Ｐの夫々のゲートに接続し、所定のバイアス電圧が供給されるバイアス入力端子４２ＮをこのＮ形ＭＯＳトランジスタ４０Ｎ及び４１Ｎの夫々のゲートに接続する。   The bias input terminal 42P to which a predetermined bias voltage is supplied is connected to the gates of the P-type MOS transistors 40P and 41P, and the bias input terminal 42N to which a predetermined bias voltage is supplied is connected to the N-type MOS transistor. Connect to the gates of 40N and 41N.

Ｐチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰであるＰ形ＭＯＳトランジスタ３８Ｐのドレインは、出力段を構成するＰ形ＭＯＳトランジスタ４３Ｐのゲートに接続し、このＰ形ＭＯＳトランジスタ４３Ｐのソースを電源端子３４に接続し、このＰ形ＭＯＳトランジスタ４３Ｐのゲートは、位相補償用のコンデンサ４４Ｐを介して、このＰ形ＭＯＳトランジスタ４３Ｐのドレインに接続すると共にこのＰ形ＭＯＳトランジスタ４３Ｐのドレインを出力端子１５ａに接続する。   The drain of the P-type MOS transistor 38P which is the other output terminal XCASP of the P-channel cascode circuit is connected to the gate of the P-type MOS transistor 43P constituting the output stage, and the source of the P-type MOS transistor 43P is connected to the power supply terminal 34. The gate of the P-type MOS transistor 43P is connected to the drain of the P-type MOS transistor 43P via the phase compensation capacitor 44P and the drain of the P-type MOS transistor 43P is connected to the output terminal 15a. To do.

Ｎチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＮであるＮ形ＭＯＳトランジスタ３８Ｎのドレインは、出力段を構成するＮ形ＭＯＳトランジスタ４３Ｎのゲートに接続し、このＮ形ＭＯＳトランジスタ４３Ｎのソースを接地し、このＮ形ＭＯＳトランジスタ４３Ｎのゲートは、位相補償用のコンデンサ４４Ｎを介して、このＮ形ＭＯＳトランジスタ４３Ｎのドレインに接続すると共にこのＮ形ＭＯＳトランジスタ４３Ｎのドレインを出力端子１５ａに接続する。   The drain of the N-type MOS transistor 38N which is the other output terminal XCASN of the N-channel cascode circuit is connected to the gate of the N-type MOS transistor 43N constituting the output stage, and the source of the N-type MOS transistor 43N is grounded. The gate of the N-type MOS transistor 43N is connected to the drain of the N-type MOS transistor 43N via the phase compensation capacitor 44N and the drain of the N-type MOS transistor 43N is connected to the output terminal 15a.

この図３に示す如きヘッドホンアンプの演算増幅回路１５として図４に示す演算増幅回路を用いたときの接続スイッチ２及び９をオンとし、音声信号に着信信号が加算されているときのシミュレーション結果を図５及び図６の曲線ａとして示す。この曲線ａは電源電圧ＶＤを２．２Ｖ、接地電圧０Ｖとしたとき高出力信号の出力時の出力電圧Ｖｏｕｔ、約２．０Ｖ、低出力信号の出力時の出力電圧Ｖｏｕｔ約０．２Ｖ付近でクリップされている。   The simulation results when the connection switches 2 and 9 when the operational amplifier circuit shown in FIG. 4 is used as the operational amplifier circuit 15 of the headphone amplifier as shown in FIG. 3 and the incoming signal is added to the voice signal are shown. This is shown as curve a in FIGS. This curve a is around the output voltage Vout when the high output signal is output when the power supply voltage VD is 2.2 V and the ground voltage 0 V, about 2.0 V, and the output voltage Vout when the low output signal is output is about 0.2 V. Clipped.

このクリップにつき説明するに、電源電圧をＶＤ、出力信号をＶｏｕｔとし、ヘッドホン２１の抵抗値をＲとし、Ｖ０＝Ｖｏｕｔ−（ＶＤ／２）とするとヘッドホンに流れる電流ＩｒはＩｒ＝Ｖ０／Ｒであり、この電流Ｉｒは演算増幅回路１５の出力段を構成するＰ形ＭＯＳトランジスタ４３Ｐ及びＮ形ＭＯＳトランジスタ４３Ｎによって供給される。   To explain this clip, if the power supply voltage is VD, the output signal is Vout, the resistance value of the headphones 21 is R, and V0 = Vout− (VD / 2), the current Ir flowing through the headphones is Ir = V0 / R. The current Ir is supplied by the P-type MOS transistor 43P and the N-type MOS transistor 43N constituting the output stage of the operational amplifier circuit 15.

ここで、Ｐ形ＭＯＳトランジスタ４３Ｐに流れる電流をＩｄｓｐ、ドレイン−ソース間電圧をＶｄｓｐ、ゲート−ソース間電圧をＶｇｓｐ、電流増幅率をβｐ、ゲート幅をＷｐ、ゲート長をＬｐ、スレシュホールド電圧Ｖｔｈｐとし、Ｎ形ＭＯＳトランジスタ４３Ｎに流れる電流をＩｄｓｎ、ドレイン−ソース間電圧をＶｄｓｎ、ゲート−ソース間電圧をＶｇｓｎ、電流増幅率をβｎ、ゲート幅をＷｎ、ゲート長をＬｎスレシュホールド電圧Ｖｔｈｎとする。   Here, the current flowing through the P-type MOS transistor 43P is Idsp, the drain-source voltage is Vdsp, the gate-source voltage is Vgsp, the current amplification factor is βp, the gate width is Wp, the gate length is Lp, and the threshold voltage Vthp. The current flowing through the N-type MOS transistor 43N is Idsn, the drain-source voltage is Vdsn, the gate-source voltage is Vgsn, the current amplification factor is βn, the gate width is Wn, and the gate length is Ln threshold voltage Vthn. .

高出力信号の出力時には、
Ｉｄｓｐ＝βｐ（Ｗｐ／Ｌｐ）Ｖｄｓｐ｛（Ｖｇｓｐ−Ｖｔｈｐ）−１／２Ｖｄｓｐ｝≒βｐ（Ｗｐ／Ｌｐ）Ｖｄｓｐ（Ｖｇｓｐ−Ｖｔｈｐ）
一方、
Ｉｄｓｎ＝０
ただし、
｜Ｖｄｓｐ｜＝ＶＤ／２−Ｖ０
従って、
βｐ（Ｗｐ／Ｌｐ）Ｖｄｓｐ（Ｖｇｓｐ−Ｖｔｈｐ）≒Ｖ０／Ｒ‥‥（１）
である。 When outputting high output signals,
Idsp = βp (Wp / Lp) Vdsp {(Vgsp−Vthp) −1 / 2Vdsp} ≈βp (Wp / Lp) Vdsp (Vgsp−Vthp)
on the other hand,
Idsn = 0
However,
| Vdsp | = VD / 2−V0
Therefore,
βp (Wp / Lp) Vdsp (Vgsp−Vthp) ≈V0 / R (1)
It is.

低出力信号の出力時には、
Ｉｄｓｎ＝βｎ（Ｗｎ／Ｌｎ）Ｖｄｓｎ｛（Ｖｇｓｎ−Ｖｔｈｎ）−１／２Ｖｄｓｎ｝≒βｎ（Ｗｎ／Ｌｎ）Ｖｄｓｎ（Ｖｇｓｎ−Ｖｔｈｎ）
一方、
Ｉｄｓｐ＝０
ただし、
Ｖｄｓｎ＝ＶＤ／２−｜Ｖ０｜
従って、
βｎ（Ｗｎ／Ｌｎ）Ｖｄｓｎ（Ｖｇｓｎ−Ｖｔｈｎ）≒｜Ｖ０｜／Ｒ‥‥（２）
である。 When outputting a low output signal,
Idsn = βn (Wn / Ln) Vdsn {(Vgsn−Vthn) −1 / 2Vdsn} ≈βn (Wn / Ln) Vdsn (Vgsn−Vthn)
on the other hand,
Idsp = 0
However,
Vdsn = VD / 2− | V0 |
Therefore,
βn (Wn / Ln) Vdsn (Vgsn−Vthn) ≈ | V0 | / R (2)
It is.

さてＶ０＝Ｖｏｕｔ−ＶＤ／２の値が次第に大きくなった場合、式（１）、式（２）が成り立つためには｜Ｖｄｓｐ｜＞０あるいはＶｄｓｎ＞０でなければならないので、Ｖ０の値はある値でクリップすることになる。   Now, when the value of V0 = Vout−VD / 2 is gradually increased, in order for Equation (1) and Equation (2) to hold, | Vdsp |> 0 or Vdsn> 0 must be satisfied. Clip at a certain value.

ここで式（１）、式（２）を見直すと、Ｖ０の値が大きくなって、式（１）、式（２）の右辺の値が大きくなった場合、｜Ｖｄｓｐ｜＝ＶＤ／２−Ｖ０、Ｖｄｓｎ＝ＶＤ／２−｜Ｖ０｜の関係があるので、式（１）、式（２）の左辺においてはＶ０の値に従って｜Ｖｄｓｐ｜あるいはＶｄｓｎの値は小さくなり、結局、自由度の残された｜Ｖｇｓｐ｜やＶｇｓｎの値が大きくなって両辺が釣り合うことになる。   Here, when the expressions (1) and (2) are reconsidered, when the value of V0 increases and the value on the right side of the expressions (1) and (2) increases, | Vdsp | = VD / 2− Since there is a relationship of V0, Vdsn = VD / 2− | V0 |, the values of | Vdsp | or Vdsn become smaller according to the value of V0 on the left side of the equations (1) and (2), and eventually the degree of freedom The remaining values of | Vgsp | and Vgsn are increased, and both sides are balanced.

しかしながら高出力信号の出力でクリップする場合にはＰチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰの電圧は、グランド（接地）電圧近辺で張り付いて｜Ｖｇｓｐ｜の値はＶＤ以上大きくならない。   However, when clipping with the output of a high output signal, the voltage of the other output terminal XCASP of the P-channel cascode circuit sticks around the ground (ground) voltage, and the value of | Vgsp | does not increase more than VD.

また、低出力信号の出力でクリップする場合には、Ｎチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＮの電圧は電源電圧ＶＤ付近で張りついてＶｇｓｎの値はＶＤ以上大きくならない。   When clipping with the output of a low output signal, the voltage of the other output terminal XCASN of the N-channel cascode circuit sticks around the power supply voltage VD, and the value of Vgsn does not increase more than VD.

従って｜Ｖｄｓｐ｜、Ｖｄｓｎの値は式（３）、式（４）で示した値よりも小さくならないためクリップすることとなる。
｜Ｖｄｓｐ｜＞≒ＶＤ／｛２・Ｒ・｜βｐ｜（Ｗｐ／Ｌｐ）（ＶＤ−Ｖｔｈｐ）‥‥（３）
Ｖｄｓｎ＞≒ＶＤ／｛２・Ｒ・βｎ（Ｗｎ／Ｌｎ）（ＶＤ−Ｖｔｈｎ）‥‥（４） Therefore, the values of | Vdsp | and Vdsn are clipped because they are not smaller than the values shown in the equations (3) and (4).
| Vdsp |> ≈VD / {2.R. | βp | (Wp / Lp) (VD−Vthp) (3)
Vdsn> ≈VD / {2.R.beta.n (Wn / Ln) (VD-Vthn) (4)

更に述べるに図６に示す如く、曲線ａは、２．０３Ｖ付近で急激にクリップされている。ヘッドホン２１には
Ｉｒ＝Ｖ０／Ｒ
の電流が流れて、コイルＬに流れた電流の微分値
−Ｌ（ｄｉ／ｄｔ）∝ｄＶ０／ｄｔ
によりヘッドホンのコーンが変位して音が発生するので、このクリップする瞬間には（ｄＶ０／ｄｔ）の値が不連続に変化するため激しい音割れが生じ、またクリップしているときは周波数成分の一部がカットされてしまうため音の一部が消失する不都合がある。 Further, as shown in FIG. 6, the curve a is abruptly clipped around 2.03V. Headphone 21 has Ir = V0 / R
The differential value of the current flowing in the coil L −L (di / dt) ∝dV0 / dt
Because the headphone cone is displaced by this, sound is generated, and at the moment of clipping, the value of (dV0 / dt) changes discontinuously, causing severe sound cracking, and when clipping, the frequency component Since part of the sound is cut, there is an inconvenience that part of the sound disappears.

そこで、従来ヘッドホンアンプとして、図２に示す如く改善したものが提案されている。この図２につき説明するに図３に対応する部分には同一符号を付し、その詳細説明は省略する。   Therefore, an improved conventional headphone amplifier as shown in FIG. 2 has been proposed. 2 corresponding to those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.

この図２例のヘッドホンアンプは図３に示す如きヘッドホンアンプにおいて、出力バッファを構成する演算増幅回路１５の出力端子１５ａと反転入力端子−との間に抵抗器１７及び２２の直列回路を接続すると共にこの抵抗器１７及び２２の接続点を抵抗器２３を介してダイオード２４のアノード及びダイオード２５のカソードの接続点に接続し、このダイオード２４のカソード及びダイオード２５のアノードの接続点をこの演算増幅回路１５の出力端子１５ａに接続する。この場合抵抗器２３、ダイオード２４及び２５はリミッタ回路２６を構成する。その他は図３と同様に構成する。   2 is a headphone amplifier as shown in FIG. 3, in which a series circuit of resistors 17 and 22 is connected between the output terminal 15a of the operational amplifier circuit 15 constituting the output buffer and the inverting input terminal −. At the same time, the connection point between the resistors 17 and 22 is connected to the connection point between the anode of the diode 24 and the cathode of the diode 25 via the resistor 23, and the connection point between the cathode of the diode 24 and the anode of the diode 25 is amplified. Connected to the output terminal 15 a of the circuit 15. In this case, the resistor 23 and the diodes 24 and 25 constitute a limiter circuit 26. The rest of the configuration is the same as in FIG.

この図２のヘッドホンアンプはリミッタ回路２６を設けたので、ある値以上の出力電圧に対しては出力バッファを構成する演算増幅回路１５のゲインが小さくなるので、出力波形が急激にクリップされる現象が改善される。
特開２００１−２５１１４６号公報 Since the headphone amplifier of FIG. 2 is provided with the limiter circuit 26, the gain of the operational amplifier circuit 15 constituting the output buffer becomes small for an output voltage exceeding a certain value, so that the output waveform is abruptly clipped. Is improved.
JP 2001-251146 A

然しながら、この図２に示す如きヘッドホンアンプの出力バッファを構成する演算増幅回路１５として、図４に示すフォールデッドカスコード型の差動増幅段を有する演算増幅回路を用いたときの接続スイッチ２及び９をオンとし、音声信号に着信信号が加算されているときのシミュレーション結果は図５及び図６の曲線ｂに示す如くで、曲線ａよりは改善されているが、例えば２．０３Ｖ付近でクリップする瞬間にはｄＶ０／ｄｔの値が不連続に変化している。   However, the connection switches 2 and 9 when the operational amplifier circuit having the folded cascode differential amplifier stage shown in FIG. 4 is used as the operational amplifier circuit 15 constituting the output buffer of the headphone amplifier as shown in FIG. The simulation result when the incoming signal is added to the voice signal is as shown by the curve b in FIG. 5 and FIG. 6 and is improved from the curve a. At the moment, the value of dV0 / dt changes discontinuously.

これは、図４に示す如き、従来の演算増幅回路１５の外部にリミッタ回路を設けただけでは、やはり音割れと音の消失が生ずる不都合がある。   As shown in FIG. 4, if a limiter circuit is simply provided outside the conventional operational amplifier circuit 15, there is a disadvantage that sound cracks and sound disappear.

本発明は、斯る点に鑑み、音割れや音の消失が生ずるのをより小さくするようにすることを目的とする。   In view of such a point, the present invention has an object to reduce the occurrence of sound cracking and sound loss.

本発明演算増幅回路はフォールデッドカスコード型の差動増幅段を有する演算増幅回路において、Ｎ形ＭＯＳトランジスタの差動入力トランジスタのドレインと電源ラインとの間に設けられた第１のＰ形ＭＯＳトランジスタの負荷回路に並列に第２のＰ形ＭＯＳトランジスタの負荷回路を設けると共にＰ形ＭＯＳトランジスタの差動入力トランジスタのドレインと接地ラインとの間に設けられた第１のＮ形ＭＯＳトランジスタの負荷回路に並列に第２のＮ形ＭＯＳトランジスタの負荷回路を設けたものである。   The operational amplifier circuit according to the present invention is a first P-type MOS transistor provided between a drain of a differential input transistor of an N-type MOS transistor and a power supply line in an operational amplifier circuit having a folded cascode type differential amplification stage. The load circuit of the second P-type MOS transistor is provided in parallel with the load circuit of the first N-type MOS transistor provided between the drain of the differential input transistor of the P-type MOS transistor and the ground line Is provided with a load circuit of a second N-type MOS transistor in parallel.

また本発明ヘッドホンアンプは第１の入力端子が接続され入力バッファを構成する第１の演算増幅回路と第２の入力端子が接続され入力バッファを構成する第２の演算増幅回路と、この第１及び第２の演算増幅回路よりの出力信号が供給され、コンデンサを介して出力信号をヘッドホンに供給する出力バッファを構成する第３の演算増幅回路と、この第３の演算増幅回路にリミッタ回路を設けたヘッドホンアンプにおいて、この第３の演算増幅回路はフォールデッドカスコード型の差動増幅段を有し、Ｎ形ＭＯＳトランジスタの差動入力トランジスタのドレインと電源ラインとの間に設けられた第１のＰ形ＭＯＳトランジスタの負荷回路に並列に第２のＰ形ＭＯＳトランジスタの負荷回路を設けると共にＰ形ＭＯＳトランジスタの差動入力トランジスタのドレインと接地ラインとの間に設けられた第１のＮ形ＭＯＳトランジスタの負荷回路に並列に第２のＮ形ＭＯＳトランジスタの負荷回路を設けたものである。   The headphone amplifier according to the present invention includes a first operational amplifier circuit connected to the first input terminal to form an input buffer, a second operational amplifier circuit connected to the second input terminal to form an input buffer, and the first operational amplifier circuit. And an output signal from the second operational amplifier circuit, and a third operational amplifier circuit constituting an output buffer for supplying the output signal to the headphones via a capacitor, and a limiter circuit for the third operational amplifier circuit. In the provided headphone amplifier, the third operational amplifier circuit has a folded cascode differential amplifier stage, and is provided between the drain of the differential input transistor of the N-type MOS transistor and the power supply line. A load circuit of the second P-type MOS transistor is provided in parallel with the load circuit of the P-type MOS transistor, and the differential input transistor of the P-type MOS transistor is provided. In parallel with the load circuit of the first N-type MOS transistor provided between the drain of Njisuta and the ground line is provided with a load circuit of the second N-type MOS transistor.

本発明によれば、電源電圧ＶＤ付近の電圧を出力する状態では負荷回路を構成する第２のＰ形ＭＯＳトランジスタの電流が負荷回路を構成する第１のＮ形ＭＯＳトランジスタの電流を妨げるように増大し、グランド（接地）電圧付近の電圧を出力する状態では、負荷回路を構成する第２のＮ形ＭＯＳトランジスタの電流が負荷回路を構成する第１のＰ形ＭＯＳトランジスタの電流を妨げるように増大するので、大電流出力時にも出力波形が滑らかな曲線になる。   According to the present invention, in a state where a voltage near the power supply voltage VD is output, the current of the second P-type MOS transistor constituting the load circuit is prevented from interfering with the current of the first N-type MOS transistor constituting the load circuit. In a state where the voltage increases and a voltage near the ground (ground) voltage is output, the current of the second N-type MOS transistor constituting the load circuit is prevented from interfering with the current of the first P-type MOS transistor constituting the load circuit. Since it increases, the output waveform becomes a smooth curve even when a large current is output.

従って、本発明ヘッドホンアンプによれば、ボリュームを大きくしすぎたときに発生する音割れや音の消失を小さくすることができる。   Therefore, according to the headphone amplifier of the present invention, it is possible to reduce sound cracking and sound loss that occur when the volume is increased too much.

以下、図１、図２を参照して本発明演算増幅回路及びヘッドホンアンプを実施するための最良の形態の例につき説明する。この図１において図４に対応する部分には同一符号を付して示す。   Hereinafter, an example of the best mode for carrying out the operational amplifier circuit and the headphone amplifier of the present invention will be described with reference to FIGS. In FIG. 1, parts corresponding to those in FIG.

本例によるヘッドホンアンプは、図２に示す如きヘッドホンアンプの出力バッファを構成する演算増幅回路１５として後述する本例による図１に示す演算増幅回路を用いたものである。先ず図２のヘッドホンアンプにつき説明するに、図２において、１は音楽等の音声信号が供給される音声信号入力端子を示し、この音声信号入力端子１に供給される音声信号を接続スイッチ２及び抵抗器３の直列回路を介して、入力バッファを構成する演算増幅回路４の反転入力端子−に供給する。   The headphone amplifier according to this example uses the operational amplifier circuit shown in FIG. 1 according to this example, which will be described later, as the operational amplifier circuit 15 constituting the output buffer of the headphone amplifier as shown in FIG. First, the headphone amplifier of FIG. 2 will be described. In FIG. 2, reference numeral 1 denotes an audio signal input terminal to which an audio signal such as music is supplied, and the audio signal supplied to the audio signal input terminal 1 is connected to the connection switch 2 and The voltage is supplied to the inverting input terminal − of the operational amplifier circuit 4 constituting the input buffer through the series circuit of the resistor 3.

この演算増幅回路４の出力端子とこの反転入力端子−との間に抵抗器５を接続し、また、基準電圧Ｖｒｅｆが供給される基準電圧入力端子６をこの演算増幅回路４の非反転入力端子＋に接続する。また、この演算増幅回路４に電源端子７より電源を供給する。この抵抗器３と抵抗器５と演算増幅回路５は反転増幅回路を構成する。   A resistor 5 is connected between the output terminal of the operational amplifier circuit 4 and the inverting input terminal −, and the reference voltage input terminal 6 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal of the operational amplifier circuit 4. Connect to +. Further, power is supplied to the operational amplifier circuit 4 from the power supply terminal 7. The resistor 3, the resistor 5, and the operational amplifier circuit 5 constitute an inverting amplifier circuit.

また、８は電話の着信信号が供給される着信信号入力端子を示し、この着信信号入力端子８を着信があったときにオンとなる接続スイッチ９及び抵抗器１０の直列回路を介して、入力バッファを構成する演算増幅回路１１の反転入力端子−に接続する。   Reference numeral 8 denotes an incoming signal input terminal to which an incoming call signal is supplied. This incoming signal input terminal 8 is input via a series circuit of a connection switch 9 and a resistor 10 that are turned on when an incoming call is received. It is connected to the inverting input terminal − of the operational amplifier circuit 11 constituting the buffer.

この演算増幅回路１１の出力端子とこの反転入力端子−との間に抵抗器１２を接続し、また基準電圧Ｖｒｅｆが供給される基準電圧入力端子１３をこの演算増幅回路１１の非反転入力端子＋に接続する。またこの演算増幅回路１１に電源端子７より電源を供給する。この抵抗器１０と抵抗器１２と演算増幅回路１１は反転増幅回路を構成する。   The resistor 12 is connected between the output terminal of the operational amplifier circuit 11 and the inverting input terminal −, and the reference voltage input terminal 13 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal + of the operational amplifier circuit 11. Connect to. Further, power is supplied to the operational amplifier circuit 11 from the power supply terminal 7. The resistor 10, the resistor 12, and the operational amplifier circuit 11 constitute an inverting amplifier circuit.

演算増幅回路４の出力信号（音声信号）を抵抗器１４を介して出力バッファを構成する演算増幅回路１５の反転入力端子−に供給すると共に演算増幅回路１１の出力信号（着信信号）を、抵抗器１６を介して出力バッファを構成する演算増幅回路１５の反転入力端子−に供給する。   The output signal (audio signal) of the operational amplifier circuit 4 is supplied to the inverting input terminal − of the operational amplifier circuit 15 constituting the output buffer via the resistor 14 and the output signal (incoming signal) of the operational amplifier circuit 11 is connected to the resistor. The voltage is supplied to the inverting input terminal − of the operational amplifier circuit 15 constituting the output buffer via the device 16.

この演算増幅回路１５の出力端子１５ａとこの反転入力端子−との間に抵抗器１７及び２２の直列回路を接続すると共にこの抵抗器１７及び２２の接続点を抵抗器２３を介してダイオード２４のアノード及びダイオード２５のカソードの接続点に接続し、このダイオード２４のカソード及びダイオード２５のアノードの接続点をこの演算増幅回路１５の出力端子１５ａに接続する。この場合、抵抗器２３、ダイオード２４及び２５はリミッタ回路２６を構成する。   A series circuit of resistors 17 and 22 is connected between the output terminal 15 a of the operational amplifier circuit 15 and the inverting input terminal −, and the connection point of the resistors 17 and 22 is connected to the diode 24 via the resistor 23. The connection point between the anode and the cathode of the diode 25 is connected, and the connection point between the cathode of the diode 24 and the anode of the diode 25 is connected to the output terminal 15 a of the operational amplifier circuit 15. In this case, the resistor 23 and the diodes 24 and 25 constitute a limiter circuit 26.

また基準電圧Ｖｒｅｆが供給される基準電圧入力端子１８をこの演算増幅回路１５の非反転入力端子＋に接続する。また、この演算増幅回路１５に電源端子１９より電源を供給する。この抵抗器１４と抵抗器１６と抵抗器１７と抵抗器２２と演算増幅回路１５とリミッタ回路２６は２入力の反転増幅回路を構成する。   The reference voltage input terminal 18 to which the reference voltage Vref is supplied is connected to the non-inverting input terminal + of the operational amplifier circuit 15. Further, power is supplied to the operational amplifier circuit 15 from a power supply terminal 19. The resistor 14, the resistor 16, the resistor 17, the resistor 22, the operational amplifier circuit 15 and the limiter circuit 26 constitute a two-input inverting amplifier circuit.

この出力バッファを構成する演算増幅回路１５の出力端子１５ａを直流阻止用のコンデンサ２０及び例えば１６Ω又は３２Ωのヘッドホン２１の直列回路を介して接地する。   The output terminal 15a of the operational amplifier circuit 15 constituting this output buffer is grounded via a DC blocking capacitor 20 and a series circuit of, for example, 16Ω or 32Ω headphones 21.

斯る図２に示す如きヘッドホンアンプにおいては、例えば音声信号入力端子１に音楽等の音声信号が入力されており、接続スイッチ２がオンで、着信がなく接続スイッチ９はオフであるときは、演算増幅回路１１の出力は基準信号Ｖｒｅｆで、このときは演算増幅回路１５の出力信号は音楽等の音声信号で、これがヘッドホン２１に供給される。   In such a headphone amplifier as shown in FIG. 2, for example, when an audio signal such as music is input to the audio signal input terminal 1, the connection switch 2 is on, there is no incoming call, and the connection switch 9 is off, The output of the operational amplifier circuit 11 is a reference signal Vref. At this time, the output signal of the operational amplifier circuit 15 is an audio signal such as music, which is supplied to the headphones 21.

また、着信があった場合には、接続スイッチ９がオンとなり、音声信号入力端子１よりの音声信号に着信信号入力端子８よりの着信信号の割り込み音を重ね合わせた信号が演算増幅回路１５の出力信号となり利用者に着信があったことが知らされる。   When there is an incoming call, the connection switch 9 is turned on, and a signal obtained by superimposing the interrupt sound of the incoming signal from the incoming signal input terminal 8 on the audio signal from the audio signal input terminal 1 is output from the operational amplifier circuit 15. It becomes an output signal and informs the user that there was an incoming call.

本例においては、この図２に示す携帯電話機のヘッドホンアンプの出力バッファを構成する演算増幅回路１５として、図１例に示す如き、電源電圧がバッテリー１個分の低い電圧例えば２．５Ｖで動作するフォールデッド（折り返し）カスコード型の差動増幅段を有する演算増幅回路を使用する。   In this example, the operational amplifier circuit 15 constituting the output buffer of the headphone amplifier of the cellular phone shown in FIG. 2 operates at a power supply voltage as low as one battery, for example 2.5 V, as shown in FIG. An operational amplifier circuit having a folded cascode differential amplifier stage is used.

この図１例につき説明するに、図１において、３０ａは反転入力端子−を示し、この反転入力端子３０ａをＮチャンネル側の差動入力回路を構成するＮ形ＭＯＳトランジスタ３１Ｎのゲートに接続すると共にこの反転入力端子３０ａをＰチャンネル側の差動入力回路を構成するＰ形ＭＯＳトランジスタ３１Ｐのゲートに接続する。   Referring to FIG. 1, in FIG. 1, reference numeral 30a denotes an inverting input terminal −, and the inverting input terminal 30a is connected to the gate of an N-type MOS transistor 31N constituting a differential input circuit on the N channel side. This inverting input terminal 30a is connected to the gate of a P-type MOS transistor 31P constituting a differential input circuit on the P channel side.

また、図１において、３０ｂは非反転入力端子＋を示し、この非反転入力端子３０ｂをＮチャンネル側の差動入力回路を構成するＮ形ＭＯＳトランジスタ３２Ｎのゲートに接続すると共にこの非反転入力端子３０ｂをＰチャンネル側の差動入力回路を構成するＰ形ＭＯＳトランジスタ３２Ｐのゲートに接続する。   In FIG. 1, reference numeral 30b denotes a non-inverting input terminal +. The non-inverting input terminal 30b is connected to the gate of an N-type MOS transistor 32N constituting a differential input circuit on the N channel side, and the non-inverting input terminal. 30b is connected to the gate of the P-type MOS transistor 32P constituting the differential input circuit on the P channel side.

このＮ形ＭＯＳトランジスタ３１Ｎ及び３２Ｎの夫々のソースを接続し、このソースの接続点を定電流源３３Ｎを介して接地すると共にＰ形ＭＯＳトランジスタ３１Ｐ及び３２Ｐの夫々のソースを接続し、このソースの接続点は、定電流源３３Ｐを介して例えば２．５Ｖの直流電圧が供給される電源端子３４に接続する。   The sources of the N-type MOS transistors 31N and 32N are connected, the connection point of the sources is grounded via the constant current source 33N, and the sources of the P-type MOS transistors 31P and 32P are connected. The connection point is connected to a power supply terminal 34 to which, for example, a DC voltage of 2.5 V is supplied via a constant current source 33P.

Ｎ形ＭＯＳトランジスタ３１Ｎのドレインは、負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３５Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ３５Ｐのソースを電源端子３４に接続する。またＮ形ＭＯＳトランジスタ３２Ｎのドレインは、負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３６Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ３６Ｐのソースを電源端子３４に接続する。   The drain of the N-type MOS transistor 31N is connected to the drain of the first P-type MOS transistor 35P constituting the load circuit, and the source of the P-type MOS transistor 35P is connected to the power supply terminal 34. The drain of the N-type MOS transistor 32N is connected to the drain of the first P-type MOS transistor 36P constituting the load circuit, and the source of the P-type MOS transistor 36P is connected to the power supply terminal 34.

またＰ形トランジスタ３１Ｐのドレインは、負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３５Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ３５Ｎのソースを接地する。またＰ形トランジスタ３２Ｐのドレインは、負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３６Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ３６Ｎのソースを接地する。   The drain of the P-type transistor 31P is connected to the drain of the first N-type MOS transistor 35N constituting the load circuit, and the source of the N-type MOS transistor 35N is grounded. The drain of the P-type transistor 32P is connected to the drain of the first N-type MOS transistor 36N constituting the load circuit, and the source of the N-type MOS transistor 36N is grounded.

Ｐ形ＭＯＳトランジスタ３５ＰのドレインをＰチャンネルのカスコード回路を構成するＰ形ＭＯＳトランジスタ３７Ｐのソースに接続し、またＰ形ＭＯＳトランジスタ３６ＰのドレインをＰチャンネルのカスコード回路を構成するＰ形ＭＯＳトランジスタ３８Ｐのソースに接続する。   The drain of the P-type MOS transistor 35P is connected to the source of the P-type MOS transistor 37P constituting the P-channel cascode circuit, and the drain of the P-type MOS transistor 36P is connected to the P-type MOS transistor 38P constituting the P-channel cascode circuit. Connect to the source.

このＰ形ＭＯＳトランジスタ３７Ｐ及び３８Ｐの夫々のゲートを接続し、このゲートの接続点を所定のバイアス電圧が供給されるバイアス入力端子３９Ｐに接続し、このカスコード回路の一方の出力端子ＣＡＳＰであるＰ形ＭＯＳトランジスタ３７ＰのドレインをＰ形ＭＯＳトランジスタ３５Ｐ及び３６Ｐの夫々のゲートに接続する。   The gates of the P-type MOS transistors 37P and 38P are connected, the connection point of the gates is connected to a bias input terminal 39P to which a predetermined bias voltage is supplied, and P which is one output terminal CASP of the cascode circuit. The drain of the P-type MOS transistor 37P is connected to the gates of the P-type MOS transistors 35P and 36P.

また、Ｎ形ＭＯＳトランジスタ３５ＮのドレインをＮチャンネルのカスコード回路を構成するＮ形ＭＯＳトランジスタ３７Ｎのソースに接続し、Ｎ形ＭＯＳトランジスタ３６ＮのドレインをＮチャンネルのカスコード回路を構成するＮ形ＭＯＳトランジスタ３８Ｎのソースに接続する。   The drain of the N-type MOS transistor 35N is connected to the source of the N-type MOS transistor 37N constituting the N-channel cascode circuit, and the drain of the N-type MOS transistor 36N is connected to the N-type MOS transistor 38N constituting the N-channel cascode circuit. Connect to the source.

このＮ形ＭＯＳトランジスタ３７Ｎ及び３８Ｎの夫々のゲートを接続し、このゲートの接続点を所定のバイアス電圧が供給されるバイアス入力端子３９Ｎに接続し、このカスコード回路の一方の出力端子ＣＡＳＮであるＮ形ＭＯＳトランジスタ３７ＮのドレインをＮ形ＭＯＳトランジスタ３５Ｎ及び３６Ｎの夫々のゲートに接続する。   The gates of the N-type MOS transistors 37N and 38N are connected, the connection point of the gates is connected to a bias input terminal 39N to which a predetermined bias voltage is supplied, and one output terminal CASN of this cascode circuit is N The drain of the MOS transistor 37N is connected to the gates of the N-type MOS transistors 35N and 36N.

Ｐ形ＭＯＳトランジスタ３７Ｐのドレインは、抵抗素子を構成するＰ形ＭＯＳトランジスタ４０Ｐのソース及びＮ形ＭＯＳトランジスタ４０Ｎのドレインに接続し、Ｐ形ＭＯＳトランジスタ３８Ｐのドレインは、抵抗素子を構成するＰ形ＭＯＳトランジスタ４１Ｐのソース及びＮ形ＭＯＳトランジスタ４１Ｎのドレインに接続する。   The drain of the P-type MOS transistor 37P is connected to the source of the P-type MOS transistor 40P constituting the resistance element and the drain of the N-type MOS transistor 40N, and the drain of the P-type MOS transistor 38P is the P-type MOS constituting the resistance element. The source of the transistor 41P and the drain of the N-type MOS transistor 41N are connected.

またＮ形ＭＯＳトランジスタ３７Ｎのドレインをこの抵抗素子を構成するＰ形ＭＯＳトランジスタ４０Ｐのドレイン及びＮ形ＭＯＳトランジスタ４０Ｎのソースに接続し、Ｎ形ＭＯＳトランジスタ３８Ｎのドレインをこの抵抗素子を構成するＰ形ＭＯＳトランジスタ４１Ｐのドレイン及びＮ形ＭＯＳトランジスタ４１Ｎのソースに接続する。   The drain of the N-type MOS transistor 37N is connected to the drain of the P-type MOS transistor 40P constituting the resistance element and the source of the N-type MOS transistor 40N, and the drain of the N-type MOS transistor 38N is connected to the P-type constituting the resistance element. The drain of the MOS transistor 41P and the source of the N-type MOS transistor 41N are connected.

また、所定のバイアス電圧が供給されるバイアス入力端子４２Ｐを、このＰ形ＭＯＳトランジスタ４０Ｐ及び４１Ｐの夫々のゲートに接続し、所定のバイアス電圧が供給されるバイアス入力端子４２ＮをこのＮ形ＭＯＳトランジスタ４０Ｎ及び４１Ｎの夫々のゲートに接続する。   The bias input terminal 42P to which a predetermined bias voltage is supplied is connected to the gates of the P-type MOS transistors 40P and 41P, and the bias input terminal 42N to which a predetermined bias voltage is supplied is connected to the N-type MOS transistor. Connect to the gates of 40N and 41N.

Ｐチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰであるＰ形ＭＯＳトランジスタ３８Ｐのドレインを、出力段を構成するＰ形ＭＯＳトランジスタ４３Ｐのゲートに接続し、このＰ形ＭＯＳトランジスタ４３Ｐのソースを電源端子３４に接続し、このＰ形ＭＯＳトランジスタ４３Ｐのゲートを位相補償用のコンデンサ４４Ｐを介して、このＰ形ＭＯＳトランジスタ４３Ｐのドレインに接続すると共にこのＰ形ＭＯＳトランジスタ４３Ｐのドレインを出力端子１５ａに接続する。   The drain of the P-type MOS transistor 38P, which is the other output terminal XCASP of the P-channel cascode circuit, is connected to the gate of the P-type MOS transistor 43P constituting the output stage, and the source of the P-type MOS transistor 43P is connected to the power supply terminal 34. And the gate of the P-type MOS transistor 43P is connected to the drain of the P-type MOS transistor 43P via the phase compensation capacitor 44P and the drain of the P-type MOS transistor 43P is connected to the output terminal 15a. .

Ｎチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＮであるＮ形ＭＯＳトランジスタ３８Ｎのドレインを出力段を構成するＮ形ＭＯＳトランジスタ４３Ｎのゲートに接続し、このＮ形ＭＯＳトランジスタ４３Ｎのソースを接地し、このＮ形ＭＯＳトランジスタ４３Ｎのゲートを位相補償用のコンデンサ４４Ｎを介して、このＮ形ＭＯＳトランジスタ４３Ｎのドレインに接続すると共にこのＮ形ＭＯＳトランジスタ４３Ｎのドレインを出力端子１５ａに接続する。   The drain of the N-type MOS transistor 38N which is the other output terminal XCASN of the N-channel cascode circuit is connected to the gate of the N-type MOS transistor 43N constituting the output stage, and the source of the N-type MOS transistor 43N is grounded. The gate of the N-type MOS transistor 43N is connected to the drain of the N-type MOS transistor 43N via the phase compensation capacitor 44N, and the drain of the N-type MOS transistor 43N is connected to the output terminal 15a.

本例においては、Ｎ形ＭＯＳトランジスタ３１Ｎのドレインは、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ５１Ｐのソースを電源端子３４に接続し、Ｎ形ＭＯＳトランジスタ３２Ｎのドレインは、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５２Ｐのドレインに接続し、このＰ形ＭＯＳトランジスタ５２Ｐのソースを電源端子３４に接続する。   In this example, the drain of the N-type MOS transistor 31N is connected to the drain of the second P-type MOS transistor 51P constituting the load circuit, and the source of the P-type MOS transistor 51P is connected to the power supply terminal 34. The drain of the N-type MOS transistor 32N is connected to the drain of the second P-type MOS transistor 52P constituting the load circuit, and the source of the P-type MOS transistor 52P is connected to the power supply terminal 34.

このＰ形ＭＯＳトランジスタ５１Ｐ及び５２Ｐの夫々ゲートを接続し、このゲートの接続点をＰチャンネルのカスコード回路の一方の出力端子ＣＡＳＰとは相反するこのＰチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰに接続する。   The gates of the P-type MOS transistors 51P and 52P are connected to each other, and the connection point of the gates is connected to the other output terminal XCASP of the P channel cascode circuit which is opposite to the one output terminal CASP of the P channel cascode circuit. To do.

また本例においてはＰ形ＭＯＳトランジスタ３１Ｐのドレインは、負荷回路を構成する第２のＮ形ＭＯＳトランジスタ５１Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ５１Ｎのソースを接地し、Ｐ形ＭＯＳトランジスタ３２Ｐのドレインは、負荷回路を構成する第２のＮ形ＭＯＳトランジスタ５２Ｎのドレインに接続し、このＮ形ＭＯＳトランジスタ５２Ｎのソースを接地する。   In this example, the drain of the P-type MOS transistor 31P is connected to the drain of the second N-type MOS transistor 51N constituting the load circuit, the source of the N-type MOS transistor 51N is grounded, and the P-type MOS transistor 32P Is connected to the drain of the second N-type MOS transistor 52N constituting the load circuit, and the source of the N-type MOS transistor 52N is grounded.

このＮ形ＭＯＳトランジスタ５１Ｎ及び５２Ｎの夫々のゲートを接続し、このＮ形ＭＯＳトランジスタ５１Ｎ及び５２Ｎの夫々のゲートの接続点をＮチャンネルのカスコード回路の一方の出力端子ＣＡＳＮとは相反する他方の出力端子ＸＣＡＳＮに接続する。   The gates of the N-type MOS transistors 51N and 52N are connected, and the connection point between the gates of the N-type MOS transistors 51N and 52N is the other output opposite to one output terminal CASN of the N-channel cascode circuit. Connect to terminal XCASN.

また、本例においては、電源端子３４に供給される電源電圧ＶＤの１／２付近の電圧を出力する通常の状態で本来の特性への影響を小さくするため、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐ及び第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎの電流能力を負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３５Ｐ，３６Ｐ及び第１のＮ形ＭＯＳトランジスタ３５Ｎ，３６Ｎの電流能力の数１０分の１以下になるように設定する。   Further, in this example, in order to reduce the influence on the original characteristics in a normal state where a voltage in the vicinity of ½ of the power supply voltage VD supplied to the power supply terminal 34 is output, the second circuit constituting the load circuit is configured. The current capabilities of the P-type MOS transistors 51P and 52P and the second N-type MOS transistors 51N and 52N are the currents of the first P-type MOS transistors 35P and 36P and the first N-type MOS transistors 35N and 36N constituting the load circuit. Set it to be less than one-tenth of the ability.

この場合、電源電圧ＶＤ付近の電圧を出力する状態では、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５２Ｐの電流が負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３６Ｎの電流を妨げるように増大する。   In this case, in a state where a voltage in the vicinity of the power supply voltage VD is output, the current of the second P-type MOS transistor 52P constituting the load circuit is prevented from interfering with the current of the first N-type MOS transistor 36N constituting the load circuit. Increase.

また、グランド（接地）付近の電圧を出力する状態では負荷回路を構成する第２のＮ形ＭＯＳトランジスタ５２Ｎの電流が負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３６Ｐの電流を妨げるように増大する。   In a state where a voltage near the ground (ground) is output, the current of the second N-type MOS transistor 52N constituting the load circuit increases so as to hinder the current of the first P-type MOS transistor 36P constituting the load circuit. To do.

従って負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐ及び第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎを設けたことにより、大電流出力時にも出力が滑らかにクリップするようになる。   Therefore, by providing the second P-type MOS transistors 51P and 52P and the second N-type MOS transistors 51N and 52N constituting the load circuit, the output is smoothly clipped even when a large current is output.

本例によるフォールデッドカスコード型の差動増幅段を有する演算増幅回路によれば、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐ及び第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎの夫々のゲートは、負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３５Ｐ，３６Ｐ及び第１のＮ形ＭＯＳトランジスタ３５Ｎ，３６Ｎの夫々のゲートと相反するＰチャンネル及びＮチャンネルのカスコード回路の出力端子ＸＣＡＳＰ及びＸＣＡＳＮに接続している。   According to the operational amplifier circuit having the folded cascode differential amplifier stage according to this example, each of the second P-type MOS transistors 51P and 52P and the second N-type MOS transistors 51N and 52N constituting the load circuit. The gates are the output terminals XCASP and XCASN of the P-channel and N-channel cascode circuits opposite to the gates of the first P-type MOS transistors 35P and 36P and the first N-type MOS transistors 35N and 36N constituting the load circuit. Connected to.

このため、高出力信号の出力でクリップする場合、Ｎチャンネル側の負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３６ＮがオンしてＰチャンネル及びＮチャンネルのカスコード回路の夫々の他方の出力端子ＸＣＡＳＰ及びＸＣＡＳＮがグランド（接地）電圧付近に近づいたときに、Ｐチャンネル側の負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐのゲート−ソース間電圧が大きくなるので、Ｐ形ＭＯＳトランジスタ５２Ｐに流れる電流が増加する。   Therefore, when clipping with the output of a high output signal, the first N-type MOS transistor 36N constituting the N-channel load circuit is turned on, and the other output terminal XCASP of each of the P-channel and N-channel cascode circuits. When XCASN approaches the ground (ground) voltage, the gate-source voltages of the second P-type MOS transistors 51P and 52P constituting the load circuit on the P-channel side increase, so that the P-type MOS transistor 52P The current that flows through increases.

この電流は、この負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３６Ｎに流れる電流とは逆の働きをするので、カスコード回路のゲインは、このＰ形ＭＯＳトランジスタ５２Ｐに流れる電流の増加に従って徐々に小さくなる。   Since this current works in the opposite direction to the current flowing through the first N-type MOS transistor 36N constituting this load circuit, the gain of the cascode circuit gradually increases as the current flowing through the P-type MOS transistor 52P increases. Get smaller.

低出力信号（グランド付近）の出力でクリップする場合、Ｐチャンネル側の負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３６Ｐがオンし、Ｐチャンネル及びＮチャンネルのカスコード回路の夫々の他方の出力端子ＸＣＡＳＰ及びＸＣＡＳＮが電源電圧ＶＤに近づいたときに、Ｎチャンネル側の負荷回路を構成する第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎのゲート−ソース間電圧が大きくなるので、このＮ形ＭＯＳトランジスタ５２Ｎに流れる電流が増加する。   When clipping with the output of a low output signal (near ground), the first P-type MOS transistor 36P constituting the load circuit on the P channel side is turned on, and the other output terminal of each of the P channel and N channel cascode circuits When XCASP and XCASN approach the power supply voltage VD, the gate-source voltages of the second N-type MOS transistors 51N and 52N constituting the load circuit on the N-channel side increase, so that the N-type MOS transistor 52N The flowing current increases.

この電流はこの負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３６Ｐに流れる電流とは逆の働きをするので、カスコード回路のゲインは、このＮ形ＭＯＳトランジスタ５２Ｎに流れる電流の増加に従って徐々に小さくなる。   Since this current works in the opposite direction to the current flowing through the first P-type MOS transistor 36P constituting this load circuit, the gain of the cascode circuit gradually decreases as the current flowing through the N-type MOS transistor 52N increases. Become.

また本例によれば、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ，５２Ｐ及び第２のＮ形ＭＯＳトランジスタ５１Ｎ，５２Ｎを設けたことにより、電源投入後やクリップ状態が長時間続いた後に、Ｐチャンネル側の負荷回路を構成する第１のＰ形ＭＯＳトランジスタ３５Ｐ，３６Ｐのゲインが電源電圧ＶＤ付近に張り付いた状態や、Ｎチャンネル側の負荷回路を構成する第１のＮ形ＭＯＳトランジスタ３５Ｎ，３６Ｎのゲートがグランド付近に張り付いた状態から通常の動作電圧に比較的速やかに復帰できる。   In addition, according to this example, the second P-type MOS transistors 51P and 52P and the second N-type MOS transistors 51N and 52N constituting the load circuit are provided, so that the clip state continues for a long time after the power is turned on. Later, the gain of the first P-type MOS transistors 35P and 36P constituting the load circuit on the P-channel side sticks near the power supply voltage VD, or the first N-type MOS constituting the load circuit on the N-channel side. The transistors 35N and 36N can be returned to the normal operating voltage relatively quickly from the state where the gates of the transistors 35N and 36N are attached to the vicinity of the ground.

また、本例による図２に示すヘッドホンアンプの演算増幅回路１５に図１の本例による演算増幅回路を使用したときには、上述式（１）、式（２）の関係において、Ｖ０の値が大きくなっても、
｜Ｖｄｓｐ｜＝（ＶＤ／２）−Ｖ０
Ｖｄｓｎ＝（ＶＤ／２）−｜Ｖ０｜
の関係で、｜Ｖｄｓｐ｜やＶｄｓｎの値がある値よりも小さくならない。 Further, when the operational amplifier circuit according to this example of FIG. 1 is used for the operational amplifier circuit 15 of the headphone amplifier according to this example shown in FIG. 2, the value of V0 is large in the relationship of the above formulas (1) and (2). Even
| Vdsp | = (VD / 2) −V0
Vdsn = (VD / 2) − | V0 |
Therefore, the values of | Vdsp | and Vdsn are not smaller than a certain value.

また、Ｐチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰの電圧はグランド付近で張り付いて｜Ｖｇｓｐ｜の値は電源電圧ＶＤ以上大きくならない。   Further, the voltage of the other output terminal XCASP of the P channel cascode circuit is stuck near the ground, and the value of | Vgsp | does not become larger than the power supply voltage VD.

また、低出力信号（グランド付近）の出力でクリップする場合にはＮチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＮの電圧は電源電圧ＶＤ付近で張り付いてＶｇｓｎの値は電源電圧ＶＤ以上にはならない。本例においては｜Ｖｇｓｐ｜、Ｖｇｓｎの値が電源電圧ＶＤに到達するときに次第に飽和するようになるので出力波形は滑らかになる。   When clipping with the output of a low output signal (near ground), the voltage of the other output terminal XCASN of the N-channel cascode circuit is stuck near the power supply voltage VD, and the value of Vgsn does not exceed the power supply voltage VD. . In this example, the values of | Vgsp | and Vgsn gradually saturate when they reach the power supply voltage VD, so that the output waveform becomes smooth.

従って、本例による図２に示す如き、ヘッドホンアンプの出力バッファを構成する演算増幅回路１５として、図１に示すフォールデッドカスコード型の差動増幅段を有する演算増幅回路を用いたときの接続スイッチ２及び９をオンとし、音声信号に着信信号が加算されているときのシミュレーション結果は図５及び図６の曲線ｃに示す如くで、２．０２Ｖ付近でクリップしているが、従来の演算増幅回路を用いた出力波形の曲線ｂに比較すると出力波形が滑らかな曲線になり、（ｄＶ０／ｄｔ）の値が常に連続的に変化している。   Therefore, as shown in FIG. 2 according to this example, the connection switch when the operational amplifier circuit having the folded cascode differential amplifier stage shown in FIG. 1 is used as the operational amplifier circuit 15 constituting the output buffer of the headphone amplifier. The simulation result when 2 and 9 are turned on and the incoming signal is added to the audio signal is as shown by the curve c in FIGS. 5 and 6, and is clipped around 2.02 V. Compared with the curve b of the output waveform using the circuit, the output waveform becomes a smooth curve, and the value of (dV0 / dt) always changes continuously.

このため、本例によれば、クリップのときの音割れや音の消失を小さくすることができる。   For this reason, according to this example, it is possible to reduce the sound cracking and the disappearance of the sound at the time of the clip.

尚、上述例では、負荷回路を構成する第２のＰ形ＭＯＳトランジスタ５１Ｐ及び５２Ｐの夫々のゲートにＰチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＰに得られる信号を供給し、負荷回路を構成する第２のＮ形ＭＯＳトランジスタ５１Ｎ及び５２Ｎの夫々のゲートにＮチャンネルのカスコード回路の他方の出力端子ＸＣＡＳＮに得られる信号を供給したが、このＰ形ＭＯＳトランジスタ５１Ｐ及び５２Ｐの夫々のゲートとＮ形ＭＯＳトランジスタ５１Ｎ及び５２Ｎの夫々のゲートに夫々所定のバイアス電圧を供給するようにしても良い。   In the above example, a signal obtained from the other output terminal XCASP of the P-channel cascode circuit is supplied to the respective gates of the second P-type MOS transistors 51P and 52P constituting the load circuit to constitute the load circuit. A signal obtained at the other output terminal XCASN of the N-channel cascode circuit is supplied to the respective gates of the second N-type MOS transistors 51N and 52N. The gates of the P-type MOS transistors 51P and 52P and the N-type A predetermined bias voltage may be supplied to each gate of the MOS transistors 51N and 52N.

この場合上述例同様の作用効果が得られることは容易に理解できよう。   In this case, it can be easily understood that the same effect as the above-described example can be obtained.

また、本発明は上述例に限ることなく本発明の要旨を逸脱することなく、その他種々の構成が採り得ることは勿論である。   In addition, the present invention is not limited to the above-described examples, and various other configurations can be adopted without departing from the gist of the present invention.

本発明演算増幅回路を実施するための最良の形態の例を示す構成図である。It is a block diagram which shows the example of the best form for implementing this invention operational amplifier circuit. ヘッドホンアンプの例を示す構成図である。It is a block diagram which shows the example of headphone amplifier. ヘッドホンアンプの例を示す構成図である。It is a block diagram which shows the example of headphone amplifier. 従来の演算増幅回路の例を示す構成図である。It is a block diagram which shows the example of the conventional operational amplifier circuit. 本発明の説明に供する線図である。It is a diagram with which it uses for description of this invention. 図５の一部拡大図である。FIG. 6 is a partially enlarged view of FIG. 5.

符号の説明Explanation of symbols

１‥‥音声信号入力端子、４，１１，１５‥‥演算増幅回路、８‥‥着信信号入力端子、１５ａ‥‥出力端子、１７，２２，２３‥‥抵抗器、２１‥‥ヘッドホン、２４，２５‥‥ダイオード、２６‥‥リミッタ回路、３０ａ‥‥反転入力端子、３０ｂ‥‥非反転入力端子、３１Ｎ，３２Ｎ，３５Ｎ，３６Ｎ，３７Ｎ，３８Ｎ，４０Ｎ，４１Ｎ，４３Ｎ，５１Ｎ，５２Ｎ‥‥Ｎ形ＭＯＳトランジスタ、３１Ｐ，３２Ｐ，３５Ｐ，３６Ｐ，３７Ｐ，３８Ｐ，４０Ｐ，４１Ｐ，４３Ｐ，５１Ｐ，５２Ｐ‥‥Ｐ形ＭＯＳトランジスタ、３３Ｎ，３３Ｐ‥‥定電流源、３９Ｎ，３９Ｐ，４２Ｎ，４２Ｐ‥‥バイアス入力端子   DESCRIPTION OF SYMBOLS 1 ... Voice signal input terminal 4, 11, 15 ... Operational amplifier circuit, 8 ... Incoming signal input terminal, 15a ... Output terminal, 17, 22, 23 ... Resistor, 21 ... Headphone, 24, 25 ... Diode, 26 ... Limiter circuit, 30a ... Inverting input terminal, 30b ... Non-inverting input terminal, 31N, 32N, 35N, 36N, 37N, 38N, 40N, 41N, 43N, 51N, 52N MOS transistor, 31P, 32P, 35P, 36P, 37P, 38P, 40P, 41P, 43P, 51P, 52P ... P-type MOS transistor, 33N, 33P ... Constant current source, 39N, 39P, 42N, 42P ... Bias input terminal

Claims (8)

フォールデッドカスコード型の差動増幅段を有する演算増幅回路において、
Ｎ形ＭＯＳトランジスタの差動入力トランジスタのドレインと電源ラインとの間に設けられた第１のＰ形ＭＯＳトランジスタの負荷回路に並列に第２のＰ形ＭＯＳトランジスタの負荷回路を設けると共にＰ形ＭＯＳトランジスタの差動入力トランジスタのドレインと接地ラインとの間に設けられた第１のＮ形ＭＯＳトランジスタの負荷回路に並列に第２のＮ形ＭＯＳトランジスタの負荷回路を設けたことを特徴とする演算増幅回路。 In an operational amplifier circuit having a folded cascode differential amplifier stage,
A load circuit of the second P-type MOS transistor is provided in parallel with the load circuit of the first P-type MOS transistor provided between the drain of the differential input transistor of the N-type MOS transistor and the power supply line. An operation characterized in that a load circuit of a second N-type MOS transistor is provided in parallel with a load circuit of the first N-type MOS transistor provided between the drain of the differential input transistor of the transistor and the ground line. Amplification circuit. 請求項１記載の演算増幅回路において、
前記第２のＰ形及びＮ形ＭＯＳトランジスタのゲートを前記第１のＰ形及びＮ形ＭＯＳトランジスタのゲートとは相反するカスコード回路の出力端子に接続したことを特徴とする演算増幅回路。 The operational amplifier circuit according to claim 1,
An operational amplifier circuit characterized in that the gates of the second P-type and N-type MOS transistors are connected to the output terminal of a cascode circuit opposite to the gates of the first P-type and N-type MOS transistors. 請求項２記載の演算増幅回路において、
前記第２のＰ形及びＮ形ＭＯＳトランジスタの電流能力を前記第１のＰ形及びＮ形ＭＯＳトランジスタの電流能力の数１０分の１以下に設定したことを特徴とする演算増幅回路。 The operational amplifier circuit according to claim 2,
An operational amplifier circuit characterized in that the current capability of the second P-type and N-type MOS transistors is set to be less than one tenth of the current capability of the first P-type and N-type MOS transistors. 請求項１記載の演算増幅回路において、
前記第２のＰ形及びＮ形ＭＯＳトランジスタのゲートに所定のバイアス電圧を供給するようにしたことを特徴とする演算増幅回路。 The operational amplifier circuit according to claim 1,
An operational amplifier circuit characterized in that a predetermined bias voltage is supplied to the gates of the second P-type and N-type MOS transistors. 請求項４記載の演算増幅回路において、
前記第２のＰ形及びＮ形ＭＯＳトランジスタの電流能力を前記第１のＰ形及びＮ形ＭＯＳトランジスタの電流能力の数１０分の１以下に設定したことを特徴とする演算増幅回路。 The operational amplifier circuit according to claim 4, wherein
An operational amplifier circuit characterized in that the current capability of the second P-type and N-type MOS transistors is set to be less than one tenth of the current capability of the first P-type and N-type MOS transistors. 第１の入力端子が接続され入力バッファを構成する第１の演算増幅回路と、
第２の入力端子が接続され入力バッファを構成する第２の演算増幅回路と、前記第１及び第２の演算増幅回路よりの出力信号が供給され、コンデンサを介して出力信号をヘッドホンに供給する出力バッファを構成する第３の演算増幅回路と、前記第３の演算増幅回路にリミッタ回路を設けたヘッドホンアンプにおいて、
前記第３の演算増幅回路はフォールデッドカスコード型の差動増幅段を有し、Ｎ形ＭＯＳトランジスタの差動入力トランジスタのドレインと電源ラインとの間に設けられた第１のＰ形ＭＯＳトランジスタの負荷回路に並列に第２のＰ形ＭＯＳトランジスタの負荷回路を設けると共にＰ形ＭＯＳトランジスタの差動入力トランジスタのドレインと接地ラインとの間に設けられた第１のＮ形ＭＯＳトランジスタの負荷回路に並列に第２のＮ形ＭＯＳトランジスタの負荷回路を設けたことを特徴とするヘッドホンアンプ。 A first operational amplifier circuit connected to the first input terminal and constituting an input buffer;
A second operational amplifier circuit connected to the second input terminal and constituting an input buffer, and output signals from the first and second operational amplifier circuits are supplied, and the output signal is supplied to the headphones via a capacitor. In a third operational amplifier circuit constituting an output buffer and a headphone amplifier in which a limiter circuit is provided in the third operational amplifier circuit,
The third operational amplifier circuit has a folded cascode differential amplifier stage and includes a first P-type MOS transistor provided between the drain of the differential input transistor of the N-type MOS transistor and the power supply line. A load circuit of the second P-type MOS transistor is provided in parallel with the load circuit, and a load circuit of the first N-type MOS transistor provided between the drain of the differential input transistor of the P-type MOS transistor and the ground line is provided. A headphone amplifier comprising a second N-type MOS transistor load circuit provided in parallel. 請求項６記載のヘッドホンアンプにおいて、前記第２のＰ形及びＮ形ＭＯＳトランジスタのゲートを前記第１のＰ形及びＮ形ＭＯＳトランジスタのゲートとは相反するカスコード回路の出力端子に接続するようにしたことを特徴とするヘッドホンアンプ。   7. The headphone amplifier according to claim 6, wherein the gates of the second P-type and N-type MOS transistors are connected to an output terminal of a cascode circuit opposite to the gates of the first P-type and N-type MOS transistors. Headphone amplifier characterized by that. 請求項７記載のヘッドホンアンプにおいて、前記第２のＰ形及びＮ形ＭＯＳトランジスタの電流能力を前記第１のＰ形及びＮ形ＭＯＳトランジスタの電流能力の数１０分の１以下に設定したことを特徴とするヘッドホンアンプ。   8. The headphone amplifier according to claim 7, wherein the current capability of the second P-type and N-type MOS transistors is set to be less than one tenth of the current capability of the first P-type and N-type MOS transistors. Headphone amplifier featuring.
JP2004199604A 2004-07-06 2004-07-06 Operational amplifier circuit and headphone amplifier Pending JP2006025039A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004199604A JP2006025039A (en) 2004-07-06 2004-07-06 Operational amplifier circuit and headphone amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004199604A JP2006025039A (en) 2004-07-06 2004-07-06 Operational amplifier circuit and headphone amplifier

Publications (1)

Publication Number Publication Date
JP2006025039A true JP2006025039A (en) 2006-01-26

Family

ID=35798023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004199604A Pending JP2006025039A (en) 2004-07-06 2004-07-06 Operational amplifier circuit and headphone amplifier

Country Status (1)

Country Link
JP (1) JP2006025039A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021117627A1 (en) * 2019-12-10 2021-06-17 ローム株式会社 Semiconductor device
CN113114123A (en) * 2021-03-22 2021-07-13 深圳市禾望电气股份有限公司 Fitting device and method of nonlinear curve

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59202709A (en) * 1983-05-01 1984-11-16 Rohm Co Ltd Amplifier circuit
JPS62160805A (en) * 1985-12-31 1987-07-16 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ Radio frequency differential amplification stage and amplifier provided with the amplification stage
JPH02239707A (en) * 1989-03-14 1990-09-21 Toshiba Corp Differential amplifier
JPH0534714U (en) * 1991-10-08 1993-05-07 古河電気工業株式会社 Optical receiver circuit
JPH05251956A (en) * 1991-12-12 1993-09-28 Natl Semiconductor Corp <Ns> Cascode cmos amplifier with stabilized transient response
JPH0715259A (en) * 1993-06-25 1995-01-17 Nec Corp Gain variable circuit
JP2002191074A (en) * 2000-12-21 2002-07-05 Toshiba Corp Mobile communication terminal and music reproducing device
JP2002247156A (en) * 2001-02-21 2002-08-30 Matsushita Electric Ind Co Ltd Telephone device
JP2003188652A (en) * 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd Gain boost operational amplifier circuit

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59202709A (en) * 1983-05-01 1984-11-16 Rohm Co Ltd Amplifier circuit
JPS62160805A (en) * 1985-12-31 1987-07-16 フィリップス　エレクトロニクス　ネムローゼ　フェンノートシャップ Radio frequency differential amplification stage and amplifier provided with the amplification stage
JPH02239707A (en) * 1989-03-14 1990-09-21 Toshiba Corp Differential amplifier
JPH0534714U (en) * 1991-10-08 1993-05-07 古河電気工業株式会社 Optical receiver circuit
JPH05251956A (en) * 1991-12-12 1993-09-28 Natl Semiconductor Corp <Ns> Cascode cmos amplifier with stabilized transient response
JPH0715259A (en) * 1993-06-25 1995-01-17 Nec Corp Gain variable circuit
JP2002191074A (en) * 2000-12-21 2002-07-05 Toshiba Corp Mobile communication terminal and music reproducing device
JP2002247156A (en) * 2001-02-21 2002-08-30 Matsushita Electric Ind Co Ltd Telephone device
JP2003188652A (en) * 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd Gain boost operational amplifier circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021117627A1 (en) * 2019-12-10 2021-06-17 ローム株式会社 Semiconductor device
CN113114123A (en) * 2021-03-22 2021-07-13 深圳市禾望电气股份有限公司 Fitting device and method of nonlinear curve

Similar Documents

Publication Publication Date Title
JP5879547B2 (en) Low noise amplifier with through mode
US8654991B2 (en) Audio signal amplifier circuit
KR101670477B1 (en) Method and apparatus for class ab audio amplifier output stage voltage protection
US7358810B2 (en) Buffer amplifier
US8766722B2 (en) Quiescent control circuit for providing control current for an amplifier
US20140104001A1 (en) Amplifier circuit
US20080054949A1 (en) High gain, high speed comparator operable at low current
US6759903B2 (en) Amplifier
US9543905B2 (en) Amplifier circuit
JP2006025039A (en) Operational amplifier circuit and headphone amplifier
JP2013149031A (en) Voltage regulator
JP6366879B2 (en) amplifier
KR101783490B1 (en) Outputting circuit
US8803601B2 (en) Amplifying circuit
TWI724980B (en) Amplification circuit
US7852157B2 (en) Differential amplifier
JP2005286511A (en) Amplifier circuit
JP2007329675A (en) Variable gain amplifier
KR101620683B1 (en) Cascode amplifier for changing a power
JP2020017895A (en) Power amplifier
JP4332060B2 (en) Mute switch circuit
KR20150088025A (en) OP-AMP circuit using self-cascode structure
JP2009301340A (en) Current mirror circuit
JP2007081603A (en) Differential amplification circuit
JP2005197872A (en) Amplifier and high-frequency circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100406