KR101620683B1 - Cascode amplifier for changing a power - Google Patents
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Abstract
전력 변환이 가능한 캐스코드 증폭기가 개시된다. 폴디드 캐스코드 증폭기는 미러 구조의 제 1 트랜지스터들을 가지는 미러 회로부, 상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부 및 모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다. A cascode amplifier capable of power conversion is disclosed. The folded cadence code amplifier includes a mirror circuit portion having first transistors of a mirror structure, a current source portion having second transistors connected to the first transistors, and a current source portion through which current flows through the mirror circuit portion and the current source portion, And an additional current portion for providing an additional current.
Description
본 발명은 캐스코드 증폭기에 관한 것이다. The present invention relates to a cascode amplifier.
증폭 효율이 높은 캐스코드 증폭기가 전자 기기에 널리 사용된다. 상기 캐스코드 증폭기는 특정 전압으로 증폭하도록 설계되며, 전력 변환이 불가능하다.A cascode amplifier with high amplification efficiency is widely used in electronic devices. The cascode amplifier is designed to amplify to a specific voltage and power conversion is not possible.
최근, 전력 변환을 요구하는 모바일 기기 및 Wearable 기기 등에 등장하였으나, 현재의 캐스코드 증폭기는 전력 변환이 불가능하여 상기 모바일 기기 등에 사용되지 못하는 문제점이 있다. In recent years, a mobile device that requires power conversion and a wearable device have appeared. However, current cascode amplifiers can not be used for power conversion because they can not be used in the mobile devices.
한국등록특허공보 제1125906호 (등록일 : 2012년 3월 5일)Korean Registered Patent No. 1125906 (registered on Mar. 5, 2012)
본 발명은 전력 변환이 가능한 캐스코드 증폭기를 제공하는 것이다.The present invention provides a cascode amplifier capable of power conversion.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 폴디드 캐스코드 증폭기는 미러 구조의 제 1 트랜지스터들을 가지는 미러 회로부; 상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부; 및 모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다. According to an aspect of the present invention, there is provided a folded cascode amplifier including: a mirror circuit part having first transistors of a mirror structure; A current source having second transistors connected to the first transistors; And an additional current portion for providing an additional current to the current path through the mirror circuit portion and the current source portion according to a mode.
본 발명의 다른 실시예에 따른 캐스코드 증폭기는 캐스코드 구조의 제 1 트랜지스터들; 및 상기 제 1 트랜지스터들을 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함한다. 여기서, 상기 부가 전류부는 제 1 모드에서는 상기 추가 전류를 상기 전류 경로에 제공하지 않고 제 2 모드에서 상기 전류 경로에 제공한다. A cascode amplifier according to another embodiment of the present invention includes first transistors of a cascode structure; And an additional current portion providing additional current to the current path through the first transistors. Here, the additional current portion does not provide the additional current to the current path in the first mode but provides the additional current to the current path in the second mode.
본 발명에 따른 캐스코드 증폭기, 특히 폴디드 캐스코드 증폭기는 하이 파워 모드시 추가 전류를 캐스코드 이득단으로 제공하며, 따라서 로우 파워와 하이 파워를 선택적으로 실현할 수 있다.
The cascode amplifier according to the present invention, in particular, the folded cascode amplifier, provides an additional current in the cascode gain stage in the high power mode, thereby selectively implementing low power and high power.
도 1은 본 발명의 일 실시예에 따른 캐스코드 증폭기의 회로를 개략적으로 도시한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 모드 제어 회로이다.
도 4는 로우 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다.
도 5는 하이 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다. 1 is a schematic diagram illustrating a circuit of a cascode amplifier according to an embodiment of the present invention.
2 is a circuit diagram of a folded cascode amplifier according to another embodiment of the present invention.
3 is a mode control circuit according to an embodiment of the present invention.
4 is a diagram showing a circuit of a folded cascode amplifier in the low power mode.
5 is a diagram showing a circuit of a folded cascode amplifier in a high power mode.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 캐스코드 증폭기에 관한 것으로서, 전력 변환이 가능한 증폭기로서, 구체적으로는 하이 파워 모드(High-power mode)와 로우 파워 모드(Low-power mode)로 구현 가능한 캐스코드 증폭기이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cascode amplifier, and more particularly, to a cascode amplifier that can be implemented in a high-power mode and a low-power mode.
예를 들어, 상기 캐스코드 증폭기는 사용자의 선택에 따라 하이 파워 모드로 동작하거나 로우 파워 모드로 동작할 수 있다. 일 실시예에 따르면, 상기 캐스코드 증폭기는 하이 파워 모드시 캐스코드 이득단의 전류 경로에 추가 전류를 제공하여 높은 전력을 실현할 수 있다. For example, the cascode amplifier may operate in a high power mode or a low power mode depending on a user's selection. According to one embodiment, the cascode amplifier can provide additional current in the current path of the cascode gain stage in the high power mode to achieve high power.
따라서, 본 발명의 캐스코드 증폭기는 전력 변환을 필요로 하는 모바일 기기, wearable 전자 기기 등에 사용될 수 있다.
Therefore, the cascode amplifier of the present invention can be used in mobile devices, wearable electronic devices, and the like that require power conversion.
이하, 전력 변환이 가능한 본 발명의 캐스코드 증폭기의 다양한 실시예들을 살펴보겠다. Hereinafter, various embodiments of the cascode amplifier of the present invention capable of power conversion will be described.
도 1은 본 발명의 일 실시예에 따른 캐스코드 증폭기의 회로를 개략적으로 도시한 도면이다. 다만, 도 1은 설명의 편의를 위하여 이득단만을 도시하고 전류원 등은 생략한 폴디드 캐스코드 증폭기를 도시한다. 1 is a schematic diagram illustrating a circuit of a cascode amplifier according to an embodiment of the present invention. However, FIG. 1 shows a folded cascode amplifier in which only a gain stage is illustrated and a current source is omitted for convenience of explanation.
도 1을 참조하면, 본 실시예의 캐스코드 증폭기는 미러 회로(PM1 및 PM2) 및 바이어스 회로(PM3 및 PM4)를 가지는 캐스코드 이득단 및 부가 전류부(전류원들, SW1 및 SW2)를 포함할 수 있다. Referring to Fig. 1, the cascode amplifier of the present embodiment may include a cascode gain stage and additional current portions (current sources, SW1 and SW2) having mirror circuits PM1 and PM2 and bias circuits PM3 and PM4 have.
미러 회로로서 트랜지스터들(PM1 및 PM2)의 소스들은 각기 전원 전압(VDD)에 연결된다. The sources of the transistors PM1 and PM2 as mirror circuits are connected to the power supply voltage V DD , respectively.
바이어스 회로로서 트랜지스터들(PM3 및 PM4)의 게이트들로는 동일한 바이어스 전압이 인가되며, 트랜지스터(PM3)의 소스는 트랜지스터(PM1)의 드레인에 연결되고, 트랜지스터(PM4)의 소스는 트랜지스터(PM2)의 드레인에 연결된다. The same bias voltage is applied to the gates of the transistors PM3 and PM4 as a bias circuit and the source of the transistor PM3 is connected to the drain of the transistor PM1 and the source of the transistor PM4 is connected to the drain of the transistor PM2 Lt; / RTI >
부가 전류부는 모드에 따라 특정 전류(i2)를 상기 캐스코드 이득단의 전류 경로로 제공하거나 제공하지 않을 수 있다. 일 실시예에 따르면, 상기 부가 전류부는 사용자가 로우 파워 모드를 선택하면 비활성화되며, 하이 파워 모드를 선택하면 활성화될 수 있다. 상세하게는, 사용자가 로우 파워 모드를 선택하면 스위치들(SW1 및 SW2)은 오프(OFF)되며, 그 결과 전류(i2)가 캐스코드 이득단으로 제공되지 않는다. 반면에, 사용자가 하이 파워 모드를 선택하면 스위치들(SW1 및 SW2)은 턴-온(turn-on)되며, 그 결과 전류(i2)가 캐스코드 이득단으로 제공된다. 따라서, 상기 캐스코드 증폭기의 출력 전류가 증가하여 상기 캐스코드 증폭기의 파워가 상승할 수 있다. The additional current section may or may not provide the specific current i2 according to the mode to the current path of the cascode gain stage. According to one embodiment, the additional current portion is inactivated when the user selects the low power mode, and can be activated when the high power mode is selected. Specifically, when the user selects the low power mode, the switches SW1 and SW2 are turned off, so that the current i2 is not provided to the cascode gain stage. On the other hand, when the user selects the high power mode, the switches SW1 and SW2 are turned on, and as a result, the current i2 is provided to the cascode gain stage. Therefore, the output current of the cascode amplifier increases and the power of the cascode amplifier can be increased.
정리하면, 본 실시예의 캐스코드 증폭기는 하이 파워 모드시 추가 전류(i2)를 캐스코드 이득단으로 제공하여 하이 파워를 실현할 수 있다. In summary, the cascode amplifier of this embodiment can realize high power by providing the additional current i2 in the high power mode as a cascode gain stage.
다만, 하이 파워 모드시 추가 전류(i2)가 캐스코드 이득단으로 제공되는 한, 상기 캐스코드 이득단 및 상기 부가 전류부의 회로 구성은 다양하게 변형될 수 있다. 또한, 도 1에서는 폴디드 캐스코드 증폭기를 도시하였으나, 본 발명의 기술적 특징은 폴디드 구조가 아닌 단일 구조의 캐스코드 증폭기에도 적용될 수 있다. However, as long as the additional current i2 in the high power mode is provided as a cascode gain stage, the circuit configuration of the cascode gain stage and the additional current section may be variously modified. Although FIG. 1 shows a folded cascode amplifier, the technical features of the present invention can be applied to a cascode amplifier having a single structure rather than a folded structure.
위에서는 설명하지는 않았지만, 부가 전류부의 두 전류원들은 동일한 세기를 가질 수 있다. 또한, 상기 캐스코드 증폭기의 안정적인 동작을 위하여 캐스코드 이득단을 통하여 흐르는 전류(i1)와 부가 전류부로부터 제공되는 전류(i2)는 동일할 수 있다. Although not described above, the two current sources of the supplementary current portion can have the same intensity. For stable operation of the cascode amplifier, the current i1 flowing through the cascode gain terminal and the current i2 supplied from the additional current section may be the same.
또한, 도 1에서는 부가 전류부의 전류를 전류원이 공급하는 것으로 도시하였으나, 전류원을 사용하지 않고 예를 들어 전원 전압에 연결된 트랜지스터를 이용할 수도 있다. 이 대, 상기 트랜지스터는 트랜지스터들(PM1 및 PM2)과 동일한 사이즈를 가질 수 있다.
Although the current source supplies the current of the additional current portion in FIG. 1, a transistor connected to the power source voltage may be used instead of the current source. In contrast, the transistor may have the same size as the transistors PM1 and PM2.
도 2는 본 발명의 다른 실시예에 따른 폴디드 캐스코드 증폭기의 회로를 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 모드 제어 회로이다. 도 4는 로우 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이며, 도 5는 하이 파워 모드시의 폴디드 캐스코드 증폭기의 회로를 도시한 도면이다. FIG. 2 is a circuit diagram of a folded cascode amplifier according to another embodiment of the present invention, and FIG. 3 is a mode control circuit according to an embodiment of the present invention. Fig. 4 is a diagram showing a circuit of a folded cascode amplifier in a low power mode, and Fig. 5 is a diagram showing a circuit of a folded cascade amplifier in a high power mode.
도 2를 참조하면, 본 실시예의 폴디드 캐스코드 증폭기는 입력부(200), 캐스코드 이득단 및 부가 전류부를 포함한다.Referring to FIG. 2, the folded cascode amplifier of the present embodiment includes an
상기 캐스코드 이득단은 전류원부(202) 및 미러 회로부(204)를 포함하며, 상기 부가 전류부는 트랜지스터들(PM11, PM8, PM9, PM10, NM5, NM6 및 NM7)을 포함한다. The cascade gain stage includes a
입력부(200)는 차동 증폭기를 형성하는 3개의 P-모스 트랜지스터들(PM1, PM2 및 PM3)을 포함할 수 있다. The
트랜지스터(PM1)의 소스는 전원 전압(VDD)에 연결하며, 드레인은 차동 트랜지스터 쌍(PM2 및 PM3)의 소스에 연결된다. 또한, 트랜지스터(PM1)의 게이트로는 바이어스 전압(Vb4)이 인가된다. 결과적으로, 바이어스 전류가 차동 트랜지스터 쌍(PM2 및 PM3)으로 제공된다. The source of the transistor PM1 is connected to the power source voltage V DD and the drain is connected to the source of the differential transistor pair PM2 and PM3. A bias voltage V b4 is applied to the gate of the transistor PM1. As a result, a bias current is provided to the differential transistor pair PM2 and PM3.
트랜지스터(PM2)의 게이트는 양의 차동 입력 단자에 연결되고, 입력 전압(VINP)이 상기 게이트로 입력된다. The gate of the transistor PM2 is connected to the positive differential input terminal, and the input voltage V INP is input to the gate.
트랜지스터(PM3)의 게이트는 음의 차동 입력 단자에 연결되고, 입력 전압(VINN)이 상기 게이트로 입력된다. The gate of the transistor PM3 is connected to the negative differential input terminal, and the input voltage V INN is input to the gate.
이러한 회로 구성을 가지는 입력부(200)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(PM11 및 PM8)이 연결될 수 있다. P-MOS transistors PM11 and PM8 among the components of the additional current part may be connected to the
스위치인 트랜지스터(PM11)의 게이트로는 제 1 제어 신호(CS1)가 입력되고, 소스로는 바이어스 전압(Vb4)이 인가되며, 드레인은 트랜지스터(PM8)의 게이트에 연결될 수 있다. A first control signal CS1 is input to the gate of the switch PM11, a bias voltage Vb4 is applied to the source, and a drain thereof is connected to the gate of the transistor PM8.
트랜지스터(PM8)의 소스는 전원 전압(VDD)에 연결되고, 게이트로는 바이어스 전압(Vb4)이 인가되며, 드레인은 차동 트랜지스터 쌍(PM2 및 PM3)의 소스로 연결된다. 즉, 트랜지스터(PM8)는 전원 전압(VDD)를 기준으로 하여 입력부(200)의 트랜지스터(PM1)에 병렬로 연결된다. The source of the transistor PM8 is connected to the power source voltage V DD and the gate is connected to the bias voltage V b4 and the drain is connected to the source of the differential transistor pair PM2 and PM3. That is, the transistor PM8 is connected in parallel to the transistor PM1 of the
일 실시예에 따르면, 로우 파워 모드에서는, 하이 로직을 가지는 제 1 제어 신호(CS1)에 의해 트랜지스터(PM11)가 오프되며, 그 결과 바이어스 전압(Vb4)이 트랜지스터(PM8)의 게이트로 입력되지 않는다. 반면에, 하이 파워 모드에서는, 로우 로직을 가지는 제 1 제어 신호(CS1)에 의해 트랜지스터(PM11)가 턴-온되며, 그 결과 바이어스 전압(Vb4)이 트랜지스터(PM8)의 게이트로 입력된다. 결과적으로, 트랜지스터(PM1)를 통하여 흐르는 바이어스 전류와 동일한 크기의 바이어스 전류가 트랜지스터(PM8)를 통하여 흐를 수 있다. 따라서, 하이 파워 모드에서 차동 트랜지스터 쌍(PM2 및 PM3)으로 흐르는 전류는 로우 파워 모드에서 차동 트랜지스터 쌍(PM2 및 PM3)으로 흐르는 전류의 2배가 될 수 있다. According to one embodiment, in the low power mode, the transistor PM11 is turned off by the first control signal CS1 having a high logic, so that the bias voltage V b4 is not input to the gate of the transistor PM8 Do not. On the other hand, in the high power mode, the transistor PM11 is turned on by the first control signal CS1 having the low logic, so that the bias voltage V b4 is input to the gate of the transistor PM8. As a result, a bias current having the same magnitude as the bias current flowing through the transistor PM1 can flow through the transistor PM8. Therefore, the current flowing from the high-power mode to the differential-transistor pair PM2 and PM3 can be twice the current flowing from the differential-transistor pair PM2 and PM3 in the low-power mode.
물론, 트랜지스터(PM8)의 사이즈를 조절하면 트랜지스터(PM1)를 통하여 흐르는 바이어스 전류와 트랜지스터(PM8)를 통하여 흐르는 바이어스 전류가 달라질 수 있으나, 안정적인 바이어스 전류 공급을 위해서는 동일한 바이어스 전류가 트랜지스터들(PM1 및 PM8)을 통하여 흐르는 것이 바람직이다. 이를 위해, 트랜지스터들(PM1 및 PM8)은 동일한 사이즈를 가질 수 있다. Of course, if the size of the transistor PM8 is adjusted, the bias current flowing through the transistor PM1 and the bias current flowing through the transistor PM8 may be different. However, in order to supply a stable bias current, PM8. To this end, the transistors PM1 and PM8 may have the same size.
입력부(200)를 통하여 흐르는 전류는 전류원부(202)로 제공될 수 있다. A current flowing through the
전류원부(202)는 N-모스 트랜지스터(NM1)로 이루어진 전류원 및 N-모스 트랜지스터(NM2)로 이루어진 전류원을 포함할 수 있다. The
트랜지스터(NM1)의 드레인은 전류 미러부(204)에 연결되고, 소스는 접지 전압(VSS)에 연결되며, 바이어스 전압(Vb1)이 게이트로 인가될 수 있다. The drain of the transistor NM1 is connected to the
트랜지스터(NM2)의 드레인은 전류 미러부(204)에 연결되고, 소스는 접지 전압(VSS)에 연결되며, 바이어스 전압(Vb1)이 게이트로 인가될 수 있다. The drain of the transistor NM2 is connected to the
이러한 회로 구성을 가지는 전류원부(202)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(NM5, NM6 및 NM7)이 연결될 수 있다. Among the components of the additional current portion, the P-MOS transistors NM5, NM6, and NM7 may be connected to the
스위치인 트랜지스터(NM7)의 게이트로는 제 2 제어 신호(CS2)가 입력되고, 드레인으로는 바이어스 전압(Vb1)이 인가되며, 소스는 트랜지스터들(NM5 및 NM6)의 게이트들에 연결될 수 있다. To the gate of the switch transistor (NM7) is input to the second control signal (CS2), the drain is applied with a bias voltage (V b1), the source may be connected to the gates of the transistors (NM5 and NM6) .
트랜지스터(NM5)의 드레인은 트랜지스터(NM1)의 드레인으로 연결되며, 소스는 접지 전압(VSS)에 연결될 수 있다. The drain of the transistor NM5 is connected to the drain of the transistor NM1, and the source thereof may be connected to the ground voltage Vss .
트랜지스터(NM6)의 드레인은 트랜지스터(NM2)의 드레인으로 연결되며, 소스는 접지 전압(VSS)에 연결될 수 있다. The drain of the transistor NM6 is connected to the drain of the transistor NM2, and the source thereof may be connected to the ground voltage Vss .
일 실시예에 따르면, 로우 파워 모드에서는, 로우 로직을 가지는 제 2 제어 신호(CS2)가 트랜지스터(NM7)의 게이트로 입력되어 트랜지스터(NM7)가 오프되며, 그 결과 트랜지스터들(NM5 및 NM6)이 비활성화된다. 반면에, 하이 로직을 가지는 제 2 제어 신호(CS2)가 트랜지스터(NM7)의 게이트로 입력되어 트랜지스터(NM7)가 턴-온되면, 바이어스 전압(Vb1)이 트랜지스터들(NM5 및 NM6)의 게이트들로 입력된다. 결과적으로, 트랜지스터들(NM5 및 NM6)이 활성화될 수 있다. According to one embodiment, in the low power mode, the second control signal CS2 having the low logic is input to the gate of the transistor NM7 to turn off the transistor NM7, so that the transistors NM5 and NM6 are turned on Deactivated. On the other hand, the second control signal (CS2) having a high-logic is input to the gate of the transistor (NM7) transistor (NM7) is turned on, the gate of when turned on, the bias voltage (V b1) the transistors (NM5 and NM6) . As a result, the transistors NM5 and NM6 can be activated.
이 경우, 트랜지스터(NM5)를 통하여 흐르는 전류는 트랜지스터(NM1)를 통하여 흐르는 전류와 동일할 수 있고, 트랜지스터(NM6)를 통하여 흐르는 전류는 트랜지스터(NM2)를 통하여 흐르는 전류와 동일할 수 있다. 바람직하게는, 트랜지스터들(NM1, NM2, NM5 및 NM6)로 흐르는 전류들이 모두 동일할 수 있다. 이를 위해 동일한 사이즈의 트랜지스터들(NM1, NM2, NM5 및 NM6)이 사용될 수 있다. In this case, the current flowing through the transistor NM5 may be equal to the current flowing through the transistor NM1, and the current flowing through the transistor NM6 may be equal to the current flowing through the transistor NM2. Preferably, the currents flowing to the transistors NM1, NM2, NM5, and NM6 may all be the same. Transistors NM1, NM2, NM5 and NM6 of the same size can be used for this purpose.
물론, 트랜지스터들(NM5 및 NM6)의 사이즈를 조절하면 트랜지스터들(NM5 및 NM6)을 통하여 흐르는 전류의 세기가 트랜지스터들(NM1 및 NM2)를 통하여 흐르는 전류와 달라질 수도 있으나, 안정적인 전류원으로 동작시키기 위하여 동일한 전류가 트랜지스터들(NM1, NM2, NM5 및 NM6)을 통하여 흐르는 것이 효율적이다. 이를 위해, 트랜지스터들(NM1, NM2, NM5 및 NM6)은 동일한 사이즈를 가질 수 있다. Of course, by adjusting the sizes of the transistors NM5 and NM6, the intensity of the current flowing through the transistors NM5 and NM6 may be different from the current flowing through the transistors NM1 and NM2, but in order to operate as a stable current source It is effective that the same current flows through the transistors NM1, NM2, NM5, and NM6. For this purpose, the transistors NM1, NM2, NM5 and NM6 may have the same size.
미러 회로부(204)는 전류 미러를 형성하는 P-모스 트랜지스터 쌍(PM4 및 PM5), 제 1 바이어스 회로인 P-모스 트랜지스터 쌍(PM6 및 PM7) 및 제 2 바이어스 회로인 N-모스 트랜지스터 쌍(NM3 및 NM4)을 포함할 수 있다. The
트랜지스터들(PM4 및 PM5)의 소스들은 전원 전압(VDD)에 연결될 수 있다. The sources of the transistors PM4 and PM5 may be connected to the power supply voltage V DD .
트랜지스터(PM6)의 소스는 트랜지스터(PM4)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb3)이 인가될 수 있다. The source of the transistor PM6 is connected to the drain of the transistor PM4, and the bias voltage Vb3 can be applied to the gate.
트랜지스터(PM7)의 소스는 트랜지스터(PM5)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb3)이 인가될 수 있다. The source of the transistor PM7 is connected to the drain of the transistor PM5, and the bias voltage Vb3 can be applied to the gate.
트랜지스터(NM3)의 드레인은 트랜지스터(PM6)의 드레인에 연결되고, 소스는 트랜지스터(NM1)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb2)이 인가될 수 있다. The drain of the transistor NM3 is connected to the drain of the transistor PM6, the source is connected to the drain of the transistor NM1, and the bias voltage Vb2 may be applied to the gate.
트랜지스터(NM4)의 드레인은 트랜지스터(PM7)의 드레인에 연결되고, 소스는 트랜지스터(NM2)의 드레인에 연결되며, 게이트로 바이어스 전압(Vb2)이 인가될 수 있다. The drain of the transistor NM4 is connected to the drain of the transistor PM7, the source thereof is connected to the drain of the transistor NM2, and the bias voltage Vb2 may be applied to the gate.
이러한 회로 구성을 가지는 미러 회로부(204)에는 부가 전류부의 구성요소들 중 P-모스 트랜지스터들(PM12, PM9 및 PM10)이 연결될 수 있다. The P-MOS transistors PM12, PM9 and PM10 among the components of the additional current portion can be connected to the
트랜지스터(PM12)의 게이트로는 제 3 제어 신호(CS3)가 입력되며, 드레인은 트랜지스터(PM6)의 드레인에 연결될 수 있다. 일 실시예에 따르면, 제 3 제어 신호(CS3)는 제 1 제어 신호(CS1)일 수 있다. The third control signal CS3 may be input to the gate of the transistor PM12, and the drain may be coupled to the drain of the transistor PM6. According to one embodiment, the third control signal CS3 may be the first control signal CS1.
트랜지스터(PM9)의 게이트는 트랜지스터(PM12)의 소스에 연결되고, 소스는 전원 전압(VDD)에 연결되며, 드레인은 트랜지스터(PM4)의 드레인에 연결될 수 있다. The gate of the transistor PM9 may be connected to the source of the transistor PM12, the source may be connected to the power supply voltage V DD , and the drain may be connected to the drain of the transistor PM4.
트랜지스터(PM10)의 게이트는 트랜지스터(PM12)의 소스에 연결되고, 소스는 전원 전압(VDD)에 연결되며, 드레인은 트랜지스터(PM5)의 드레인에 연결될 수 있다. The gate of the transistor PM10 may be connected to the source of the transistor PM12, the source may be connected to the power supply voltage V DD and the drain may be connected to the drain of the transistor PM5.
일 실시예에 따르면, 로우 파워 모드에서는, 하이 로직을 가지는 제 3 제어 신호(CS3)가 트랜지스터(MP12)의 게이트로 입력되어 트랜지스터(PM12)가 오프되며, 그 결과 트랜지스터들(PM9 및 PM10)이 비활성화될 수 있다. 반면에, 하이 파워 모드에서는, 로우 로직을 가지는 제 3 제어 신호(CS3)가 트랜지스터(PM12)의 게이트로 입력되어 트랜지스터(PM12)가 턴-온되며, 그 결과 트랜지스터들(PM9 및 PM10)이 활성화될 수 있다. According to one embodiment, in the low power mode, the third control signal CS3 having a high logic is input to the gate of the transistor MP12 to turn off the transistor PM12, so that the transistors PM9 and PM10 Can be deactivated. On the other hand, in the high power mode, the third control signal CS3 having the low logic is input to the gate of the transistor PM12 to turn on the transistor PM12, so that the transistors PM9 and PM10 are activated .
이 경우, 트랜지스터(PM9)를 통하여 흐르는 전류는 트랜지스터(PM4)를 통하여 흐르는 전류와 동일할 수 있고, 트랜지스터(PM10)를 통하여 흐르는 전류는 트랜지스터(PM5)를 통하여 흐르는 전류와 동일할 수 있다. 바람직하게는, 트랜지스터들(PM4, PM5, PM9 및 PM10)로 흐르는 전류들이 모두 동일할 수 있다. 이를 위해 동일한 사이즈의 트랜지스터들(PM4, PM5, PM9 및 PM10)이 사용될 수 있다. In this case, the current flowing through the transistor PM9 may be equal to the current flowing through the transistor PM4, and the current flowing through the transistor PM10 may be equal to the current flowing through the transistor PM5. Preferably, the currents flowing to the transistors PM4, PM5, PM9 and PM10 may all be the same. Transistors PM4, PM5, PM9 and PM10 of the same size can be used for this purpose.
물론, 트랜지스터들(PM9 및 PM10)의 사이즈를 조절하면 트랜지스터들(PM9 및 PM10)을 통하여 흐르는 전류의 세기가 트랜지스터들(PM4 및 PM5)를 통하여 흐르는 전류와 달라질 수도 있으나, 안정적인 동작을 위하여 동일한 전류가 트랜지스터들(PM4, PM5, PM9 및 PM10)을 통하여 흐르는 것이 효율적이다. 이를 위해, 트랜지스터들(PM4, PM5, PM9 및 PM10)은 동일한 사이즈를 가질 수 있다.
Of course, when the sizes of the transistors PM9 and PM10 are adjusted, the intensity of the current flowing through the transistors PM9 and PM10 may be different from the current flowing through the transistors PM4 and PM5. However, PM5, PM9, and PM10 through the transistors PM4, PM5, PM9, and PM10. For this purpose, the transistors PM4, PM5, PM9 and PM10 may have the same size.
이하, 이러한 구조의 폴디드 캐스코드 증폭기의 모드에 따른 동작을 살펴보겠다. Hereinafter, a mode-dependent operation of the folded cascode amplifier of this structure will be described.
로우 파워 모드에서는, 하이 로직의 제어 신호들(CS1 및 CS3)이 부가 전류부의 트랜지스터(PM11 및 PM12)로 입력되고, 로우 로직을 가지는 제어 신호(CS2)가 트랜지스터(NM7)로 입력될 수 있다. 이 때, 제어 신호(CS2)는 도 3에 도시된 바와 같이 제어 신호(CS1 또는 CS3)를 인버팅함에 의해 생성되는 인버팅 신호일 수 있다. In the low power mode, the control signals CS1 and CS3 of the high logic are input to the transistors PM11 and PM12 of the additional current portion, and the control signal CS2 having the low logic can be input to the transistor NM7. At this time, the control signal CS2 may be an inverting signal generated by inverting the control signal CS1 or CS3 as shown in Fig.
이 경우, 트랜지스터들(PM11, PM12 및 NM7)이 턴-오프되고, 그 결과 트랜지스터들(PM8, PM9, PM10, NM5 및 NM6)이 비활성화된다. 결과적으로, 폴디트 캐스코드 증폭기는 도 4에 도시된 구조를 가진다. In this case, the transistors PM11, PM12 and NM7 are turned off, so that the transistors PM8, PM9, PM10, NM5 and NM6 are inactivated. As a result, the Paulette squared code amplifier has the structure shown in Fig.
하이 파워 모드에서는, 로우 로직의 제어 신호들(CS1 및 CS3)이 부가 전류부의 트랜지스터(PM11 및 PM12)로 입력되고, 하이 로직을 가지는 제어 신호(CS2)가 트랜지스터(NM7)로 입력될 수 있다. In the high power mode, the control signals CS1 and CS3 of the low logic are input to the transistors PM11 and PM12 of the additional current portion, and the control signal CS2 having the high logic can be input to the transistor NM7.
이 경우, 트랜지스터들(PM11, PM12 및 NM7)이 턴-온되고, 그 결과 트랜지스터들(PM8, PM9, PM10, NM5 및 NM6)이 활성화된다. 결과적으로, 폴디트 캐스코드 증폭기는 도 5에 도시된 구조를 가진다. In this case, the transistors PM11, PM12 and NM7 are turned on, and as a result, the transistors PM8, PM9, PM10, NM5 and NM6 are activated. As a result, the Paul de Dikas code amplifier has the structure shown in Fig.
만일, 트랜지스터들(PM1 및 PM8)이 동일한 사이즈를 가지고 트랜지스터들(PM4, PM5, PM9 및 PM10)이 동일한 사이즈를 가지며 트랜지스터들(NM1, NM2, NM5 및 NM6)이 동일한 사이즈를 가지면, 도 5에 도시된 바와 같이 트랜지스터들(PM1 및 PM8)을 통하여 동일한 전류(i1)가 흐르고, 트랜지스터들(PM4, PM5, PM9 및 PM10)을 통하여 동일한 전류(i2)가 흐를 수 있다. 결과적으로, 트랜지스터들(PM6 및 PM7)을 통하여 (2×i2)가 흐를 수 있다. If the transistors PM1 and PM8 have the same size and the transistors PM4, PM5, PM9 and PM10 have the same size and the transistors NM1, NM2, NM5 and NM6 have the same size, The same current i1 flows through the transistors PM1 and PM8 as shown and the same current i2 can flow through the transistors PM4, PM5, PM9, and PM10. As a result, (2 x i2) can flow through the transistors PM6 and PM7.
즉, 로우 파워 모드에서는 트랜지스터들(PM6 및 PM7)을 통하여 전류(i2)가 흐르는 반면에, 하이 파워 모드에서는 트랜지스터들(PM6 및 PM7)을 통하여 2배의 전류(2×i2)가 흐를 수 있다.
That is, in the low power mode, the current i2 flows through the transistors PM6 and PM7, whereas in the high power mode, twice the current (2 x i2) flows through the transistors PM6 and PM7 .
로우 파워 모드와 하이 파워 모드로 도 2의 폴디드 캐스코드 증폭기의 특성을 실험한 결과 아래의 표 1과 같다.The characteristics of the folded cascode amplifier of FIG. 2 in the low power mode and the high power mode are shown in Table 1 below.
위 표 1에서 확인할 수 있는 바와 같이, 하이 파워 모드에서는 캐스코드 증폭기의 unit gain frequency 및 slew-rate가 증가하는 장점을 가지며, 로우 파워 모드에서는 하이 파워 모드의 전력의 절반으로 동작될 수 있다. 따라서, 본 발명의 폴디드 캐스코드 증폭기는 유동적인 전력을 요구하는 기기들에 유용하게 사용될 수 있다. As can be seen in the above table 1, in the high power mode, the unit gain frequency and the slew-rate of the cascode amplifier are increased. In the low power mode, half of the power of the high power mode can be operated. Therefore, the folded cascode amplifier of the present invention can be usefully used in devices requiring dynamic power.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. Should be regarded as belonging to the following claims.
200 : 입력부 202 : 전류원부
204 : 미러 회로부200: input unit 202: current source
204: mirror circuit part
Claims (9)
상기 제 1 트랜지스터들에 각기 연결되는 제 2 트랜지스터들을 가지는 전류원부; 및
모드에 따라 상기 미러 회로부 및 상기 전류원부를 통한 전류 경로에 추가 전류를 제공하는 부가 전류부를 포함하며,
상기 부가 전류부는 전원 전압을 기준으로 상기 제 1 트랜지스터들 각각에 병렬로 연결된 제 3 트랜지스터들 및 접지 전압을 기준으로 하여 상기 제 2 트랜지스터들에 각기 병렬로 연결된 제 4 트랜지스터들을 포함하되,
로우 파워 모드에서는 상기 제 3 트랜지스터들 및 상기 제 4 트랜지스터들은 비활성화되고, 하이 파워 모드에서는 상기 제 3 트랜지스터들 및 상기 제 4 트랜지스터들이 활성화되며,
상기 하이 파워 모드에서 상기 제 1 트랜지스터들로 흐르는 전류와 상기 제 3 트랜지스터들로 흐르는 추가 전류가 동일하고 상기 제 2 트랜지스터들로 흐르는 전류와 상기 제 4 트랜지스터들로 흐르는 전류가 동일한 것을 특징으로 하는 폴디드 캐스코드 증폭기.A mirror circuit portion having first transistors of a mirror structure;
A current source having second transistors connected to the first transistors; And
And an additional current portion for providing an additional current to the current path through the mirror circuit portion and the current source portion according to a mode,
Wherein the additional current unit includes third transistors connected in parallel to the first transistors based on a power supply voltage and fourth transistors connected in parallel to the second transistors based on a ground voltage,
In the low power mode, the third transistors and the fourth transistors are deactivated, and in the high power mode, the third transistors and the fourth transistors are activated,
Wherein a current flowing to the first transistors and an additional current flowing to the third transistors in the high power mode are the same and a current flowing to the second transistors and a current flowing to the fourth transistors are equal to each other, Deep cascode amplifier.
입력 전압들이 인가되는 한 쌍의 제 5 트랜지스터들 및 상기 제 5 트랜지스터들의 소스들에 공통으로 연결되는 제 6 트랜지스터를 가지는 입력부를 더 포함하되,
상기 제 5 트랜지스터들은 상기 제 2 트랜지스터들에 각기 연결되고, 상기 부가 전류부는 상기 전압 전압을 기준으로 상기 제 6 트랜지스터에 병렬로 연결된 제 7 트랜지스터를 더 포함하며,
상기 제 7 트랜지스터는 상기 로우 파워 모드에서는 비활성화되고 상기 하이 파워 모드에서 활성화되는 것을 특징으로 하는 폴디드 캐스코드 증폭기. The method of claim 3,
Further comprising an input section having a pair of fifth transistors to which input voltages are applied and a sixth transistor commonly connected to the sources of the fifth transistors,
The fifth transistors are connected to the second transistors, and the additional current unit further includes a seventh transistor connected in parallel to the sixth transistor based on the voltage voltage,
And the seventh transistor is deactivated in the low power mode and activated in the high power mode.
상기 제 2 제어 신호는 상기 제 1 제어 신호의 인버팅 신호인 것을 특징으로 하는 폴디드 캐스코드 증폭기. The method of claim 4, wherein a first control signal is input to the switches for controlling activation of the third transistors and the seventh transistor, and a second control signal is applied to a switch for controlling activation of the fourth transistors &Quot;
And the second control signal is an inverting signal of the first control signal.
5. The folded cascade amplifier of claim 4, wherein the current flowing from the high power mode to the sixth transistor is equal to the current flowing from the seventh transistor.
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