KR100201774B1 - Improved differential type operational amplifier - Google Patents

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Abstract

본 발명은 차동 구조를 갖는 연산증폭기의 출력단에 두 개의 반전 전류 거울을 교차 결합함으로써 동상신호에 의한 응답을 감소시키고 큰 출력 이득을 얻을 수 있도록 한 개선된 완전 차동 구조의 연산증폭기에 관한 것으로, 이를 위하여 본 발명은, 입력 바이어스 결정수단으로서, 입력 바이어스 vb1 을 그의 게이트 입력으로 하고, 드레인이 두 입력 트랜지스터의 각 소오스에 공통 연결된 제1 트랜지스터; 및 입력 바이어스 vb2를 그의 게이트 입력으로 하고, 드레인이 제1 트랜지스터의 소오스에 연결되며, 소오스가 VSS 에 연결된 제2 트랜지스터를 채용하며, 하나의 부하 트랜지스터와 VSS 사이에 연결되어, 부하 바이어스 vb3 에 의거하여, 동상신호일 때 하나의 부하 트랜지스터에서 출력 outn 으로 흐르는 양의 출력신호를 상쇄시키고, 차동신호일 때 상기 하나의 부하 트랜지스터에서 출력 outn 으로 흐르는 양의 출력신호를 증가시키는 수단; 및 다른 하나의 부하 트랜지스터와 VSS 사이에 연결되어, 부하 바이어스 vb3 에 의거하여, 동상신호일 때 다른 하나의 부하 트랜지스터에서 출력 outs 로 흐르는 음의 출력신호를 상쇄시키고, 차동신호일 때 다른 하나의 부하 트랜지스터에서 상기 출력 outp 로 흐르는 음의 출력신호를 증가시키는 수단을 포함한다.The present invention relates to an improved fully differential operational amplifier capable of reducing a response by an in-phase signal and obtaining a large output gain by cross-coupling two inverted current mirrors at an output terminal of an operational amplifier having a differential structure. The present invention provides an input bias determining means, comprising: a first transistor having an input bias vb1 as its gate input and having a drain connected in common to each source of two input transistors; And the input bias vb2 is its gate input, the drain is connected to the source of the first transistor, the source is adopted a second transistor connected to VSS, and is connected between one load transistor and VSS, based on the load bias vb3. Means for canceling the positive output signal flowing from one load transistor to output outn when in phase, and increasing the positive output signal flowing from one load transistor to output outn when in differential signal; And between the other load transistor and VSS to cancel the negative output signal flowing from the other load transistor to the output outs when in phase with the load bias vb3, and in the other load transistor when in differential. Means for increasing a negative output signal flowing to said output outp.

Description

개선된 차동 구조의 연산증폭기Advanced Op Amp

본 발명은 커패시터 부하 구동용 연산증폭기(OP AMP)에 관한 것으로, 더욱 상세하게는 큰 동적 영역 (Dynamic Range)을 필요로 하는 회로에서 노이즈 제거 성능을 향상시키는 데 적합한 완전 차동 구조를 갖는 개선된 연산증폭기에 관한 것이다.The present invention relates to an operational amplifier (OP AMP) for driving a capacitor load, and more particularly, to an improved operation having a fully differential structure suitable for improving noise canceling performance in a circuit requiring a large dynamic range. It is about an amplifier.

잘 알려진 바와같이, 연산증폭기는 단일 출력 (Single - Ended) 구조와 완전차동 구조의 두가지 형태로 나눌 수 있는데, 단일 출력 연산증폭기의 경우 차동 증폭기와 레벨 천이부 등을 한단으로 하고 이득단을 공통 - 소스 구조로 병렬연결시킨 2 스테이지 구조가 널리 사용되고 있으며, 대안으로 단일 스테이지에서 공통 -게이트 트랜지스터를 캐스코드하는 구조가 있다.As is well known, op amps can be divided into two types: single-ended and fully-differential structures. In the case of single-output op amps, the differential amplifier and the level transition are used in one stage, and the gain stage is common. Two-stage structures connected in parallel as source structures are widely used. Alternatively, a cascade of common-gate transistors in a single stage is provided.

그러나, 이러한 단일 출력 연산증폭기 구조는 주파수 안정도의 측면에서 보상 커패시터를 필요로 하며, DC 이득의 향상을 위해 트랜지스터의 크기를 크게 하는 이유로 인해 기생적인 커재시터의 값이 커져 주파수 특성이 좋지 않다.However, this single output op amp structure requires a compensation capacitor in terms of frequency stability, and the parasitic capacitor is large because of the size of the transistor to improve the DC gain, resulting in poor frequency characteristics.

또한, 완전 차동 구조를 갖는 연산증폭기의 경우, 주파수 안정도의 보상이 부하 커패시터에 의해 이루어지므로, 상기한 단일 출력 구조의 연산증폭기에 비해, 완전 차동 구조는 신호의 스윙(Swing) 및 동상신호 제거특성에서 6db 의 잇점을 가지고 있다.In addition, in the case of an operational amplifier having a fully differential structure, the compensation of the frequency stability is made by a load capacitor, and thus, the fully differential structure has a characteristic of swinging and in-phase signal elimination compared to the operational amplifier of the single output structure described above. Has the advantage of 6db.

한편, 스위치드 커패시터나 ADC, DAC 등과 같은 아주 큰 동적 영역을 필요로하는 아날로그 회로는 기본적으로 노이즈에 대해 큰 제거능력을 가져야 한다.On the other hand, analog circuits that require very large dynamic range, such as switched capacitors, ADCs, DACs, etc., should basically have a large rejection of noise.

그러나, 단일 출력 구조를 갖는 연산증폭기의 경우, 입력단의 전류 거울(Current mirror)을 거치면서 동상으로 나타나는 노이즈를 어느정도 제거할 수는 있지만 그리 크지 못하기 때문에 큰 동적 영역을 필요로 하는 회로(예를들면, 스위치드 커패시터 필터, ACB, DAC 등)에 적합하지 못하다. 또한, 완전 차동 구조를 갖는 연산증폭기의 경우, 동상신호 제거부가 많은 전류를 흘리는 부하에 의해 궤환되기 때문에 노이즈 제거율이 낮다.However, in the case of an operational amplifier with a single output structure, it is possible to remove some of the noise in phase while passing through the current mirror of the input stage, but it is not so large. For example, switched capacitor filters, ACB, DAC, etc.). In addition, in the case of an operational amplifier having a fully differential structure, the noise removal rate is low because the in-phase signal removing unit is fed back by a load carrying a large amount of current.

제1도는 종래의 전형적인 완전 차동 구조를 갖는 오피 앰프 회로도이다.1 is an op amp circuit diagram with a typical typical fully differential structure.

동도면에 도시된 바와같이, 종래의 완전 차동 구조의 연산증폭기는, 입력단으로 두 개의 N 모스 트랜지스터 M1, M2 가 있으며, 이 회로의 동작점은 N 모스 트랜지스터 (NBIAS), N 모스 트랜지스터 (M11) 및 N 모스 트랜지스터 (M12)의 각 게이트에 동시에 인가되는 바이어스 vb1 과 P 모스 트랜지스터 (M5) 및 P 모스 트랜지스터 (M6)의 각 게이트에 동시에 인가되는 바이어스 vb4 에 의해 결정된다. 또한, 출력단으로는 입력을 거쳐 두 개의 캐스코드 부하를 통해 각각의 입려이 반전된 두 개의 출력 (outp, outn)이 나오게 된다.As shown in the figure, a conventional fully differential operational amplifier has two N MOS transistors M1 and M2 as input terminals, and the operating points of the circuit are N MOS transistors (NBIAS) and N MOS transistors M11. And a bias vb1 applied to each gate of the N MOS transistor M12 and a bias vb4 simultaneously applied to each gate of the P MOS transistor M5 and the P MOS transistor M6. In addition, two outputs (outp and outn) are outputted through the two cascode loads through the inputs, and the inversions of the respective inputs are reversed.

즉, N 모스 트랜지스터 (NBIAS)는 입력단에 바이어스 전류를 공급하며, 두 개의 P 모스 트랜지스터(M3,M4)와 두 개의 N 모스 트랜지스터 (Mll,Ml2)는 출력단에 바이어스 전류를 공급하는 역할을 수행한다. 그리고, 두 개의 P 모스 트랜지스터(M3,M4)와 두 개의 N 모스 트랜지스터 (Mll,Ml2) 사이에 구비된 나머지 트랜지스터, 즉 M5, M6, M7, M8, M9, M1O 트랜지스터 등은 출력단의 저항을 증가시켜 이득을 크게 하기 위한 캐스코드 부하이다.That is, the N MOS transistor NBIAS supplies a bias current to the input terminal, and the two P MOS transistors M3 and M4 and the two N MOS transistors Mll and Ml2 supply a bias current to the output terminal. . The remaining transistors provided between the two P MOS transistors M3 and M4 and the two N MOS transistors Mll and Ml2, that is, the M5, M6, M7, M8, M9, and M10 transistors, increase the resistance of the output terminal. This is a cascode load for increasing the gain.

한편, 단일 출력 구조를 갖는 연산증폭기의 경우 입력의 한쪽이 접지이고 다른 한쪽이 부궤환에 의한 가상 접지이므로 이것이 동상신호가 증폭되는 것을 방지하지만, 상기한 완전 차동 구조를 갖는 연산증폭기의 경우 동상신호 안정회로가 필요하다.On the other hand, in the case of an operational amplifier having a single output structure, since one of the inputs is ground and the other is a virtual ground by negative feedback, this prevents the in-phase signal from being amplified. A stable circuit is necessary.

제1도에 도시된 종래의 연산증폭기는 P 모스 트랜지스터 (M3,M4)의 게이트가 각각 음과 양의 출력에 고정되어 있기 때문에 동상 출력 전압이 증가하면 두 P 모스 트랜지스터 (M3,M4)의 저항이 증가함으로써 P 모스 트랜지스터 (M5,M6)의 게이트 - 소오스 전압을 감소시키고 각각의 드레인 - 소오스 사이의 전압강하를 일으켜 동상 출력 전압이 감소하는 원리에 의해 동상 전압이 일정하게 유지되지만 그 이득이 별로 크지 못하다는 단점을 갖는다.In the conventional operational amplifier shown in FIG. 1, since the gates of the P MOS transistors M3 and M4 are respectively fixed to the positive and positive outputs, the resistance of the two P MOS transistors M3 and M4 increases when the in-phase output voltage increases. By increasing this, the in-phase voltage is kept constant by the principle of decreasing the gate-source voltage of the P MOS transistors (M5, M6) and causing a voltage drop between each drain-source, thereby decreasing the in-phase output voltage. It has the disadvantage of not being large.

따라서, 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 완전 차동 구조를 갖는 연산증폭기의 출력단에 두 개의 반전 전류 거울을 교차 결합함으로써 동상신호에 의한 응답을 감소시키고 큰 출력 이득을 얻을 수 있는 개선된 완전 차동 구조의 연산증폭기를 제공하는 데 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, by reducing the response due to the in-phase signal and to obtain a large output gain by cross-coupling two inverted current mirrors to the output terminal of the operational amplifier having a fully differential structure The purpose is to provide an improved fully differential op amp.

상기 목적을 달성하기 위하여 본 발명은, 다른 극성 레벨을 갖는 두 입력을 각각 제공하는 두 트랜지스터, 상기 두 입력의 바이어스를 결정하는 입력 바이어스 결정수단, 두 부하 바이어스 vb3, vb4 에 의서하여 양과 음의 부하단 바이어스를 각각 결정하는 부하단 바이어스 수단, 이 부하단 바이어스 수단의 바이어스에 따라 상기 두 트랜지스터를 통해 제공되는 각 입력을 각각 반전시켜 두 출력단(outp, outn)에 반전 출력을 각각 발생하는 부하 트랜지스터로 된 두 개의 개스코드 부하로 구성된 완전 차동 구조의 연산증폭기에 있어서, 상기 입력 바이어스 결정수단은: 입력 바이어스 vbl 을 그의 게이트 입력으로 하고, 드레인이 상기 두 트랜지스터의 각 소오스에 공통 연결된 제1 트랜지스터; 및 입력 바이어스 vb2 를 그의 게이트 입력으로 하고, 드레인이 상기 제1 트랜지스터의 소오스에 연결되며, 소오스가 상기 VSS 에 연결된 제2 트랜지스터로 구성되고, 상기 연산증폭기는; 상기 하나의 부하 트랜지스터와 상기 VSS 사이에 연결되어, 상기 부하 바이어스 vb3 에 의거하여, 동상신호일 때 상기 하나의 부하 트랜지스터에서 상기 출력 outn 으로 흐르는 양의 출력신호를 상쇄시키고, 차동신호일 때 상기 하나의 부하 트랜지스터에서 상기 출력 outn 으로 흐르는 양의 출력신호를 증가시키는 제1 수단; 및 상기 다른하나의 부하 트랜지스터와 상기 VSS 사이에 연결되어, 상기 부하 바이어스 vb3 에 의거하여, 동상신호일 때 상기 다른 하나의 부하 트랜지스터에서 상기 출력 outp로 흐르는 음의 출력신호를 상쇄시키고, 차동신호일 때 상기 다른 하나의 부하 트랜지스터에서 상기 출력 outp 로 흐르는 음의 출력신호를 증가시키는 제2 수단을 포함하는 것을 특징으로 하는 개선된 완전 차동 구조의 연산증폭기를 제공한다.In order to achieve the above object, the present invention provides two transistors, each providing two inputs having different polarity levels, input bias determining means for determining the bias of the two inputs, and positive and negative negative powers based on two load biases vb3 and vb4. Load stage bias means for respectively determining a bottom bias, and a load transistor which inverts each input provided through the two transistors according to the bias of the load bias bias means to generate inverted outputs at two output stages (outp and outn), respectively. A fully differential operational amplifier consisting of two gas code loads, the input bias determining means comprising: a first transistor having an input bias vbl as its gate input and a drain connected in common to each source of the two transistors; And a second transistor having an input bias vb2 as its gate input, a drain connected to a source of the first transistor, a source connected to the VSS, and the operational amplifier; Connected between the one load transistor and the VSS to cancel a positive output signal flowing from the one load transistor to the output outn when in phase signal based on the load bias vb3 and when the differential signal is the one load First means for increasing a positive output signal flowing from a transistor to said output outn; And a negative output signal connected between the other load transistor and the VSS to cancel the negative output signal flowing from the other load transistor to the output outp based on the load bias vb3 when the signal is in phase, And a second means for increasing the negative output signal flowing from the other load transistor to the output outp.

제1도는 종래의 전형적인 완전 차동 구조의 오피 앰프 회로도.1 is a conventional amplifier circuit diagram of a typical fully differential structure.

제2도는 본 발명의 바람직한 일실시예에 따른 개선된 완전 차동 구조의 오피 앰프 회로도.2 is an op amp circuit diagram of an improved fully differential structure in accordance with a preferred embodiment of the present invention.

제3도는 종래 오피 앰프 회로와 본 발명의 개선된 오피 앰프 회로간의 DC 특성 및 동상신호 제거 특성 비교로로써, 제3a도는 DC 특성을, 제3b도는 동상신호 제거 특성을 도시한 특성도.FIG. 3 is a comparison of DC characteristics and in-phase signal cancellation characteristics between the conventional op amp circuit and the improved op-amp circuit of the present invention, and FIG. 3a shows a DC characteristic and FIG. 3b shows an in-phase signal cancellation characteristic.

제4도는 종래 오피 앰프 회로와 본 발명의 개선된 오피 앰프 회로간의 전원전압 제거 특성 및 버퍼 특성 비교로로써, 제4a도는 전원전압 제거 특성을, 제4b도는 버퍼 특성을 도시한 특성도.4 is a comparison of power supply voltage removal characteristics and buffer characteristics between a conventional op amp circuit and the improved op amp circuit of the present invention, and FIG. 4a is a characteristic diagram showing a power supply voltage removal characteristic and FIG. 4b is a buffer characteristic.

제5도는 본 발명의 다른 실시예에 따른 개선된 완전 차동 구조의 오피 앰프 회로도.5 is an op amp circuit diagram of an improved fully differential structure in accordance with another embodiment of the present invention.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야의 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 바람직한 실시예로 부터 보다 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments described below with reference to the accompanying drawings by those skilled in the art.

이하, 본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 바람직한 실시예에 따른 개선된 완전 차동 구조의 오피(0P) 앰프 회로도이다.2 is an improved fully differential op amp amplifier circuit according to a preferred embodiment of the present invention.

동도면에 도시된 바와같이, 본 발명의 개선된 연산증폭기는 두 개의 반전 전류 거울로 된 월슨 전류 거울 블록(A)이 구비되는 데, 두 개의 반전 전류 거울은 출력단에 교차 결합된다.As shown in the figure, the improved operational amplifier of the present invention is provided with a Wilson current mirror block A of two inverted current mirrors, the two inverted current mirrors being cross coupled to the output stage.

제2도를 참조하면, 본 발명의 개선된 완전 차동 구조의 연산증폭기는 입력단으로 두 개의 N 모스 트랜지스터(Ml,M2)가 구비되고, 입력의 바이어스는 vb2, vb1이 각 게이트에 각각 인가되는 두 개의 N 모스 트랜지스터(M3,M4)에 의해 결정되는 구조를 갖는다. 또한, 부하단의 바이어스는 vb3 및 vb4 에 의해 결정되는 데, 바이어스 vb4 는 두 P 모스 트랜지스터 (M5,M6)의 각 게이트에 동시에 인가되고, 바이어스 vb3 는 두 P 모스 트랜지스터 (M7,M8)의 각 게이트와 두 P 모스 트랜지스터(M9,M10)의 각 게이트에 동시에 인가된다. 이때, 바이어스 조건으로서는 모든 트랜지스터가 포화영역에서 동작할 수 있게끔 적절한 값이 필요하다.Referring to FIG. 2, the improved fully differential operational amplifier of the present invention includes two N-MOS transistors Ml and M2 as input terminals, and the bias of the input is that two vb2 and vb1 are applied to each gate. Has a structure determined by the N MOS transistors M3 and M4. In addition, the bias of the load stage is determined by vb3 and vb4, the bias vb4 is applied to each gate of two P MOS transistors (M5, M6) simultaneously, and the bias vb3 is the angle of each of the two P MOS transistors (M7, M8). The gate and the gate of each of the two P-MOS transistors M9 and M10 are simultaneously applied. At this time, as a bias condition, an appropriate value is required so that all transistors can operate in a saturation region.

한편, 부하로서는 양의 입력에 대해 두 개의 P 모스 트랜지스터 (M7,M8)와 세개의 N 모스 트랜지스터 (Mll,Ml5,Ml6)가 구성되고, 음의 입력에 대해서는 두 개의 P 모스 트랜지스터 (M9,M10)와 세 개의 N 모스 트랜지스터 (Ml4,Ml7,Ml8)가 구성된다.On the other hand, as a load, two P MOS transistors (M7, M8) and three N MOS transistors (Mll, Ml5, Ml6) are configured for the positive input, and two P MOS transistors (M9, M10) for the negative input. ) And three N MOS transistors (Ml4, Ml7, Ml8).

또한, 본 발명의 개선된 연산증폭기는 동상신호를 안정화시키기 위한 수단으로서, 제1도에 도시된 바와같이 양과 음의 출력을 각각 P 모스 트랜지스터인 M3, M4의 게이트에 부궤환을 걸어 동상신호의 변화에 대해 감소시키는 종래의 연산증폭기 구조와는 달리, 양의 입력에 대해 부하 트랜지스터에 별도로 두 개의 트랜지스터 (M8,Ml6)를 구비하고, 음의 입력에 대해 부하 트랜지스터에 별도로 두 개의 트랜지스터 (M9,Ml7)를 구비하며, 이러한 회로수단(M7,M8,Ml6,Ml7)을 통해 동상신호를 안정화시킨다.In addition, the improved operational amplifier of the present invention is a means for stabilizing the in-phase signal, as shown in FIG. 1 by applying a negative feedback to the gate of the P MOS transistors M3 and M4, respectively, Unlike conventional op amp structures that reduce against changes, two transistors (M8, Ml6) are provided separately on the load transistors for positive inputs, and two transistors (M9, separately) on the load transistors for negative inputs. Ml7), and stabilizes the in-phase signal through these circuit means (M7, M8, Ml6, Ml7).

이때, 본 발명의 개선된 연산증폭기에서의 동상신호 안정화 원리를 살펴보면, 동상신호의 경우, 전술한 단일 출력 구조 연산증폭기와 마찬가지로, 양 또는 음의 출력에 대해 동상신호는 세 개의 N 모스 트랜지스터 (Mll,Ml5,Ml6) 및 세 개의 N 모스 트랜지스터 (Ml4,Ml7,Ml8)로 이루어진 월슨 전류 거울(A)을 거쳐 출력단에서 두 P 모드 트랜지스터(M7,M10)에 흐르는 동상신호와 각각 상쇄된다. 또한, 차동신호의 경우, 상기와는 반대로 동일한 전류 거울(즉, 세 개의 N 모스 트랜지스터(Mll,Ml5,Ml6) 및 세 개의 N 모스 트랜지스터 (Ml4,Ml7,Ml8)로 이루어진 월슨 전류 거울)을 거쳐 두 P 모스 트랜지스터 (M7,M10)에 흐르는 신호와 합쳐펴 증가하게 된다.At this time, the in-phase signal stabilization principle in the improved operational amplifier of the present invention, in the case of the in-phase signal, the in-phase signal for the positive or negative output, like the single output structure operational amplifier described above, the in-phase signal is three N MOS transistor (Mll) And Ml5, Ml6 and three N-MOS transistors (Ml4, Ml7, Ml8) through a Wilson current mirror (A) to cancel the in-phase signal flowing through the two P-mode transistors (M7, M10) at the output stage, respectively. In addition, in the case of the differential signal, the same current mirror (that is, the Wilson current mirror consisting of three N MOS transistors (Mll, Ml5, Ml6) and three N MOS transistors (Ml4, Ml7, Ml8)) This increases with the signal flowing through the two P MOS transistors M7 and M10.

즉, 본 발명의 개선된 연산증폭기는 큰 DC 이득 및 높은 동상신호 제거비를 얻기 위하여 출력단에 두 개의 반전 전류 거울이 교차하는 구조로 결합되는 월슨 전류 거울(A)이 구비되는 데, 이러한 월슨 전류 거울(A)은, 동상신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M7)에 흐르는 신호를 상쇄시키고, 차동신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M7)에 흐르는 신호를 증가시키는 반전 전류 거울(Mll,Ml5,Ml6)과, 동상신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M10)에 흐르는 신호를 상쇄시키고, 차동신호일 때 양의 출력에 대해 P 모스 트랜지스터(M10)에 흐르는 신호를 증가시키는 반전 전류 거울(Ml4,Ml7,Ml8)을 포함한다.In other words, the improved operational amplifier of the present invention is provided with a Wilson current mirror (A) coupled to the structure in which two inverted current mirrors intersect at the output stage to obtain a large DC gain and a high in-phase signal rejection ratio. (A) is an inversion current mirror which cancels the signal flowing to the P MOS transistor M7 for the positive output when in phase, and increases the signal that flows to the P MOS transistor M7 for the positive output when in the differential signal ( Mll, Ml5, Ml6) and an inversion that cancels the signal flowing through the P MOS transistor M10 for the positive output when in phase, and increases the signal flowing through the P MOS transistor M10 for the positive output when in the differential signal. Current mirrors Ml4, Ml7, Ml8.

이때, 세 개의 Mll, Ml5, Ml6 로 구성되는 반전 전류 거울에 있어서, N 모스 트랜지스터 (Mll)의 게이트는 N 모스 트랜지스터(Ml6)의 드레인과 공롱으로 P 모스 트랜지스터 (M8)의 소오스에 연결되고, 드레인은 P 모스 트랜지스터 (M7)의 소오스와 공통으로 출력 (outn)에 연결된다 또한, 두 N 모스 트랜지스터 (Ml5,Ml6)의 각 소오스는 VSS 에 공롱으로 연결되고, 각 게이트는 N 모스 트랜지스터 (Ml5)의 드레인을 통해 공통으로 연결된다. 그리고, N 모스 트랜지스터 (Ml6)의 소오스는 P 모스 트랜지스터 (M8)의 소오스 및 N 모스 트랜지스터 (Mll)의 게이트에 공통으로 연결된다.At this time, in the inverted current mirror composed of three Mll, Ml5, Ml6, the gate of the N-MOS transistor Mll is connected to the source of the P-MOS transistor M8 in a drain and a hollow of the N-MOS transistor Ml6, The drain is connected to the output (outn) in common with the source of the P MOS transistor M7. In addition, each source of the two N MOS transistors Ml5 and Ml6 is connected to VSS in a melon, and each gate is connected to the N MOS transistor Ml5. Are commonly connected through the drain. The source of the N MOS transistor Ml6 is commonly connected to the source of the P MOS transistor M8 and the gate of the N MOS transistor Mll.

한편, 세 개의 Ml4, Ml7, Ml8 로 구성되는 반전 전류 거울에 있어서, N 모스 트랜지스터 (Ml4)의 게이트는 N 모스 트랜지스터 (Ml7)의 드레인과 공통으로 P 모스 트랜지스터 (M9)의 소오스에 연결되고, 드레인은 P 모스 트랜지스터 (M10)의 소오스와 공통으로 출력 (outp)에 연결된다. 또한, 두 N 모스 트랜지스터 (Ml7,Ml8)의 각 소오스는 VSS 에 공통으로 연결되고, 각 게이트는 N 모스 트랜지스터 (Ml8)의 드레인을 통해 공통으로 연결된다. 그리고, N 모스 트랜지스터 (Ml7)의 소오스는 P 모스 트랜지스터 (M9)의 소오스 및 N 모스 트랜지스터 (Ml4)의 게이트에 공통으로 연결된다.On the other hand, in the inverted current mirror composed of three Ml4, Ml7, Ml8, the gate of the N MOS transistor Ml4 is connected to the source of the P MOS transistor M9 in common with the drain of the N MOS transistor Ml7, The drain is connected to the output outp in common with the source of the P MOS transistor M10. In addition, each source of the two N-MOS transistors Ml7 and Ml8 is connected to VSS in common, and each gate is connected to the drain of the N-MOS transistor Ml8 in common. The source of the N MOS transistor M7 is commonly connected to the source of the P MOS transistor M9 and the gate of the N MOS transistor Ml4.

따라서, 상기한 바와같은 구성을 갖는 월슨 전류 거울을 이용하여 동상신호에 의한 응답은 단일 출력 구조와 마찬가지로 푸시풀(push-pull) 구조를 갖게하여 제1도의 종래 완전 차동 구조의 연산증폭기보다 감소시키고, 차동신호의 경우 전류 거울을 거쳐 출력에서 합해지도록 함으로써 더 큰 이득을 얻을 수 있다.Accordingly, the response by the in-phase signal using the Wilson current mirror having the configuration as described above has a push-pull structure similarly to the single output structure, which reduces the operational amplifier of the conventional fully differential structure of FIG. In the case of a differential signal, a larger gain can be obtained by allowing the signal to sum up at the output via a current mirror.

다음에, 본 발명의 발명자는 입력단 트랜지스터 및 바이어스를 위한 트랜지스터가 모두 동일한 크기의 값을 갖도록 하여 제1도의 종래 연산증폭기와 본 발명의 개선된 연산증폭기에 대해 히스파이스(Hspice) 모의실험을 통해 여러 가지 특성비교를 실시하였으며, 그 실험결과는 제3도 및 제4도에 도시된 바와같다.Next, the inventors of the present invention have various hissense simulations of the conventional operational amplifier of FIG. 1 and the improved operational amplifier of the present invention by making the input transistors and the transistors for bias have the same value. Branch characteristics comparison was performed, and the experimental results are shown in FIGS. 3 and 4.

제3a도는 본 발명자의 수행된 히스파이스 모의실혐 결과중 DC 이득 특성을 도시한 것으로, 실선으로 표시된 a 는 종래 연산증폭기의 DC 이득 특성을 나타내고, b 는 본 발명의 개선된 연산증폭기의 DC 이득 특성을 나타낸다. 동도면으로 부터 알 수 있는 바와같이, 븐 발명의 개선된 완전 차동 구조의 연산증폭기는, 종래 완전 차동 구조 연산증폭기에 비해, DC 이득이 6dB 증가했음을 알 수 있다.Figure 3a shows the DC gain characteristic of the result of the histopathic simulation performed by the present inventor, in which a represents the DC gain characteristic of the conventional operational amplifier, and b is the DC gain characteristic of the improved operational amplifier of the present invention. Indicates. As can be seen from the figure, it can be seen that the improved fully differential operational amplifier of the invention of the present invention has a 6 dB increase in DC gain compared to conventional fully differential operational amplifiers.

제3b도는 히스파이스 모의실험 결과중 동상신호 제거 특성을 도시한 것으로, 실선으로 표시된 a 는 종래 연산증폭기의 동상신호 제거 특성을 나타내고, b 는 본 발명의 개선된 연산증폭기의 동상신호 제거 특성을 나타낸다. 동도면으로 부터 알수 있는 바와같이, 본 발명의 개선된 완전 차동 구조의 연산증폭기는, 종래 완전 차동 구조 연산증폭기에 비해, 동상신호 제거비가 60dB 증가했음을 알 수 있다.FIG. 3b shows the in-phase signal removing characteristic of the his- physics simulation result, in which a represents the in-phase signal removing characteristic of the conventional operational amplifier, and b represents the in-phase signal removing characteristic of the improved operational amplifier of the present invention. . As can be seen from the figure, it can be seen that the improved fully differential structure operational amplifier of the present invention has a 60 dB increase in in-phase signal rejection ratio compared to the conventional fully differential structure operational amplifier.

제4a도는 히스파이스 모의실혐 결과중 전원전압 제거 특성을 도시한 것으로, 실선으로 표시된 a 는 종래 연산증폭기의 전원전압 제거 특성을 나타내고, b 는 본 발명의 개선된 연산증폭기의 전원전압 제거 특성을 나타낸다. 동도면으로 부터 알 수 있는 바와같이, 본 발명의 개선된 완전 차동 구조의 연산증폭기는, 종래 완전 차동 구조 연산증폭기에 비해, 전원전압 제거비가 10dB 이상 증가했음을 알 수 있다.Figure 4a shows the power supply voltage removal characteristics in the histopathic simulation results, in which a denotes a solid line represents the power supply voltage removal characteristic of the conventional operational amplifier, and b represents the power supply voltage removal characteristic of the improved operational amplifier of the present invention. . As can be seen from the figure, it can be seen that the power amplifier removal ratio of the improved fully differential structure of the present invention is increased by more than 10 dB compared to the conventional fully differential structure operational amplifier.

제4b도는 히스파이스 모의실혐 결과중 버퍼 특성을 도시한 것으로, 실선으로 표시된 a 는 종래 연산증폭기의 버퍼 특성을 나타내고, b 는 본 발명의 개선된 연산증폭기의 버퍼 특성을 나타낸다. 동도면으로 부터 알 수 있는 바와같이, 본 발명의 개선된 완전 차동 구조의 연산증폭기는 버퍼로 연결시 회전율(Slew Rate) 및 안정시간(Settling time)이 기존의 구조와 거의 동일하며 대칭적임을 알 수 있다.Figure 4b shows the buffer characteristics in the histopathic simulation results, in which a denoted by solid lines represents the buffer characteristics of the conventional operational amplifier, and b represents the buffer characteristics of the improved operational amplifier of the present invention. As can be seen from the diagram, the improved fully differential operational amplifier of the present invention shows that the slew rate and settling time when connected to the buffer are almost the same and symmetrical to the conventional structure. Can be.

따라서, 상기한 바와같은 실험결과로 부터 명백한 바와같이, 본 발명은 기존연산증폭기에 비해 큰 DC 이득과 큰 동상신호 제거비를 얻을 수 있다.Thus, as is apparent from the above experimental results, the present invention can obtain a large DC gain and a large in-phase signal removal ratio compared to the conventional operational amplifier.

제5도는 본 발명의 다른 실시예에 따른 개선된 완전 차동 구조의 오피 앰프회로도이다.5 is an op amp circuit diagram of an improved fully differential structure according to another embodiment of the present invention.

제5도를 참조하면, 본 실시예의 개선된 연산증폭기는 개선된 월슨 전류 거울 (A')을 채용한다는 점을 제외하고는 상술한 일실시예와 실질적으로 동일한 구조를 갖는다.Referring to FIG. 5, the improved operational amplifier of this embodiment has a structure substantially the same as that of the above-described embodiment except that it employs an improved Wilson current mirror A '.

즉, 본 실시예에 채용되는 월슨 전큐 거울(A')은, 동상신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M7)에 흐르는 신호를 상쇄시키고, 차동신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M7)에 흐르는 신호를 증가시키는, 제2도에 도시된 바와같은, 반전 전류 거울(Mll,Ml5,Ml6)에, 게이트가 N 모스 트랜지스터 (Mll)의 게이트에 연결되고 드레인이 N 모스 트랜지스터 (Mll)의 게이트 및 P 모스 트랜지스터(M8)의 소오스에 연결되며 소오스가 N 모스 트랜지스터 (Ml6)의 드레인에 연결된 N모스 트랜지스터 (N63)를 더 포함하고, 또한 동상신호일 때 양의 출력에 대해 P 모스 트랜지스터 (Ml0) 흐르는 신호를 상쇄시키고, 차동신호일 때 양의 출력에 대해 P 모스 트랜지스터 (M1O)에 흐르는 신호를 증가시키는, 제2도에 도시된 바와같은, 반전 전류 거울(Ml4,Ml7,Ml8)에, 게이트가 N 모스 트랜지스터 (Ml4)의 게이트에 연결되고 드레인이 N 모스 트랜지스터(Ml4)의 게이트 및 P 모스 트랜지스터 (M9)의 소오스에 연결되며 소오스가 N 모스 트랜지스터 (Ml7)의 드레인에 연결된 N 모스 트랜지스터(N64)를 더 포함한다.In other words, the Wilson electric cue mirror A 'employed in the present embodiment cancels the signal flowing through the P MOS transistor M7 for the positive output when the signal is in phase, and the P MOS transistor (for the positive output when the signal is differential). Inverted current mirrors Mll, Ml5, Ml6, as shown in FIG. 2, which increases the signal flowing in M7, the gate is connected to the gate of the N MOS transistor Mll and the drain is the N MOS transistor Mll. Further comprises an N-MOS transistor (N63) connected to the gate of the PMOS transistor (M8) and the source of the P-MOS transistor (M8), the source being connected to the drain of the N-MOS transistor (Ml6), and also having a P-MOS transistor for a positive output when in phase. (Ml0) to the inverting current mirrors Ml4, Ml7, Ml8, as shown in FIG. 2, to cancel the flowing signal and increase the signal flowing to the P MOS transistor M10 for a positive output when it is a differential signal. , Gate is N N MOS transistor N64 connected to the gate of the MOS transistor Ml4, and a drain thereof is connected to the gate of the N MOS transistor Ml4 and the source of the P MOS transistor M9, and a source is connected to the drain of the N MOS transistor Ml7. It further includes.

따라서, 본 실시예는 상기한 바와같이 다른 구조를 갖는 월슨 전류 거울을 채용하지만 실질적으로 전술한 일실시예와 동일한 결과, 즉 종래 연산증폭기에 비해, 큰 DC 이득 및 큰 동상신호 제거비를 갖는 출력특성을 얻을 수 있다.Therefore, the present embodiment employs a Wilson current mirror having a different structure as described above, but has substantially the same results as the above-described embodiment, that is, an output characteristic having a large DC gain and a large in-phase signal removal ratio compared to a conventional operational amplifier. Can be obtained.

이상 설명한 바와같이 본 발명에 따르면, 두 개의 반전 전류 거울을 연산증폭기의 출력단에 교차 결합시킴으로써, 기존의 완전 차동 구조 연산증폭기에 비해, 큰 DC 이득과 큰 동상신호 제거비를 얻을 수 있으므로 큰 동적영역을 필요로 하는 스위치드 커패시터 필터나 ADC 및 DAC 등에 효과적으로 적용할 수 있다.As described above, according to the present invention, by coupling two inverted current mirrors to the output stage of the operational amplifier, a large DC gain and a large in-phase signal rejection ratio can be obtained, compared to the conventional fully differential operational amplifier, thereby providing a large dynamic range. It can be effectively applied to switched capacitor filters or ADCs and DACs.

Claims (5)

다른 극성 레벨을 갖는 두 입력을 각각 제공하는 두 트랜지스터, 상기 두 입력의 바이어스를 결정하는 입력바이어스결정수단과, 제1 및 제2 바이어스에 의거하여 양과 음의 부하단 바이어스를 각각 결정하는 부하단바이어스수단과, 이 부하단 바이어스수단의 바이어스에 따라 상기 두 트랜지스터를 통해 제공되는 각 입력을 각각 반전시켜 제1 및 제2 출력단에 반전 출력을 각각 발생하는 부하 트랜지스터로 된 두 개의 개스코드부하로 구성된 완전 차동 구조의 연산증폭기에 있어서, 제1입력바이어스를 그의 게이트 입력으로 하고, 일측이 상기 두 트랜지스터의 각 타측단에 공통 연결된 제1 트랜지스터; 및 제2입력바이어스를 그의 게이트 입력으로 하고, 일측이 상기 제1 트랜지스터의 타측에 연결되며, 타측이 접지전원에 연결된 제2 트랜지스터로 구성되는 상기 입력 바이어스 결정수단: 상기 하나의 부하 트랜지스터와 상기 접지전원 사이에 연결되어, 상기 제1부 하바이어스에 의거하여, 동상신호일 때 상기 하나의 부하 트랜지스터에서 상기 제2 출력단으로 흐르는 양의 출력신호를 상쇄시키고, 차동신호일 때 상기 하나의 부하트랜지스터에서 상기 제2출력단으로 흐르는 양의 출력신호를 증가시키는 제1 수단: 및 상기 다른 하나의 부하 트랜지스터와 상기 접지전원 사이에 연결되어, 상기 제1부하바이어스에 의거하여, 동상신호일 때 상기 다른 하나의 부하 트랜지스터에서 상기 제1출력단으로 흐르는 음의 출력신호를 상쇄시키고, 차동신호일 때 상기 다른 하나의 부하 트랜지스터에서 상기 제2출력단으로 흐르는 음의 출력신호를 증가시키는 제2 수단을 포함하는 것을 특징으로 하는 개선된 차동 구조의 연산증폭기.Two transistors each providing two inputs having different polarity levels, an input bias determining means for determining the bias of the two inputs, and a load end bias for determining the positive and negative load stage biases respectively based on the first and second biases. Means and two gas code loads of load transistors each inverting each of the inputs provided through the two transistors in accordance with the bias of the load stage biasing means to generate an inverted output at the first and second output stages, respectively. An operational amplifier having a differential structure, comprising: a first transistor having a first input bias as its gate input and having one side connected in common to the other ends of the two transistors; And a second transistor having a second input bias as its gate input, one side of which is connected to the other side of the first transistor, and the other side of which is connected to a ground power source: the one load transistor and the ground. Connected between a power source and a positive output signal flowing from the one load transistor to the second output terminal when the in phase signal is in phase, and the first load transistor in the one load transistor when the differential signal is a differential signal; First means for increasing a positive output signal flowing to two output stages; and connected between said other load transistor and said ground power source, based on said first load bias, at said other load transistor when in phase signal; The negative output signal flowing to the first output stage is canceled, and when the differential signal In another one of the load transistor of the operational amplifier an improved differential structure comprises a second means for increasing the output signal of the sound flows to the second output terminal. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는, N형 모스트랜지스터인 것을 특징으로 하는 개선된 차동 구조의 연산증폭기.2. The operational amplifier of claim 1 wherein the first and second transistors are N-type MOS transistors. 제1항에 있어서, 상기 제1 수단 및 제2 수단은, 상기 두 부하 트랜지스터 출력단에 각각 다수의 N 모스 트랜지스터로 된 두 개의 반전 전류 거울이 서로 교차 결합하는 형태로 구성된 것을 특징으로 하는 개선된 차동 구조의 연산증폭기.2. The improved differential of claim 1, wherein the first means and the second means are configured such that two inverted current mirrors each comprising a plurality of N MOS transistors at the output terminals of the two load transistors cross each other. Operational Amplifiers in Structures. 제1항 내지 제3항중 어느한 항에 있어서, 상기 제1 수단은: 게이트가 상기 하나의 부하 트랜지스터의 게이트와 공통으로 상기 제1부하바이어스에 연결되고, 타측이 상기 제2부하트랜지스터의 바이어스 전류단에 연결된 제1트랜지스터 ; 게이트가 상기 제3 트랜지스터의 타측에 연결되고, 일측이 상기 제3부하 트랜지스터의 소오스 및 상기 제2출력단에 공통으로 연결된 제4 트랜지스터; 타측이 상기 제4 트랜지스터의 일측에 연결되고, 게이트가 자신의 타측에 연결되며, 일측이 상기 접지전원에 연결된 제5 트랜지스터; 및 게이트가 상기 제5 트랜지스터의 게이트에 연결되고, 타측이 상기 제3 트랜지스터의 일측 및 상기 제4 트랜지스터의 게이트에 공통으로 연결되며, 일측이 상기 접지전원에 연결된 제6 트랜지스터로 구성되고, 상기 제2 수단은: 게이트가 상기 제2부하트랜지스터의 게이트와 공통으로 상기 제1부하바이어스에 연결되고, 타측이 상기 제1부하트랜지스터의 바이어스 전류단에 연결된 제7트랜지스터 ; 게이트가 상기 제7 트랜지스터의 타측에 연결되고, 일측이 상기 제2부하 랜지스터의 타측 및 상기 제1출력에 연결된 제8 트랜지스터; 일측이 상기 제8 트랜지스터읜 타측에 연결되고, 게이트가 자신의 일측에 연결되며, 타측이 상기 접지전원에 연결된 제9 트랜지스터; 및 게이트가 상기 제9 트랜지스터의 게이트에 연결되고, 일측이 상기 제7 트랜지스터의 타측 및 상기 제8 트랜지스터의 게이트에 공통으로 연결되며, 타측이 상기 접지전원에 연결된 제10 트랜지스터로 구성된 것을 특징으로 하는 개선된 차동 구조의 연산증폭기.The bias current according to any one of claims 1 to 3, wherein the first means comprises: a gate is connected to the first load bias in common with the gate of the one load transistor, and the bias current of the second load transistor is on the other side. A first transistor connected to the stage; A fourth transistor having a gate connected to the other side of the third transistor, and one side connected to the source of the third load transistor and the second output terminal in common; A fifth transistor having the other side connected to one side of the fourth transistor, the gate connected to the other side thereof, and one side connected to the ground power source; And a sixth transistor having a gate connected to the gate of the fifth transistor, the other side of which is commonly connected to one side of the third transistor and the gate of the fourth transistor, and one side of which is connected to the ground power source. The second means includes: a seventh transistor having a gate connected to the first load bias in common with the gate of the second load transistor, and the other side connected to a bias current terminal of the first load transistor; An eighth transistor having a gate connected to the other side of the seventh transistor, and one side connected to the other side of the second load transistor and the first output; A ninth transistor having one side connected to the other side of the eighth transistor, a gate connected to one side thereof, and the other side connected to the ground power source; And a tenth transistor having a gate connected to the gate of the ninth transistor, one side of which is commonly connected to the other side of the seventh transistor and the gate of the eighth transistor, and the other side of which is connected to the ground power source. Improved differential operational amplifier. 제1창 내지 제3항중 어느한 항에 있어서, 상기 제1 수단은: 게이트가 상기 제1 부하트랜지스터의 게이트와 공통으로 상기 제1부하바이어스에 연결되고, 타측이 상기 제2부하트랜지스터의 바이어스 전류단에 연결된 제3트랜지스터 ; 일측이 상기 제3 트랜지스터의 타측에 연결되고, 게이트가 자신의 일측에 연결된 제4 트랜지스터; 게이트가 상기 제4 트랜지스터의 게이트에 연결되고, 드레인이 상기 제1부하 트랜지스터의 타측 및 상기 제2출력단에 공통으로 연결된 제5 트랜지스터; 일측이 상기 제5 트랜지스터의 타측에 연결되고, 게이트가 자신의 일측에 연결되며, 타측이 상기 접지전원에 연결된 제6 트랜지스터; 및 게이트가 상기 제6 트랜지스터의 게이트에 연결되고, 일측이 상긴 제4 트랜지스터의 타측에 연결되며, 타측이 상기 접지전원에 연결된 제7 트랜지스터로 구성되고, 상기 제2 수단은: 게이트가 상기 제2부하트랜지스터의 게이트와 공통으로 상기 제1부하바이어스에 연결되고, 일측이 상기 제1부하트랜지스터의 바이어스 전류단에 연결된 제8트랜지스터 ; 일측이 상기 제8 트랜지스터의 타측에 연결되고, 게이트가 자신의 일측에 연결된 제9 트랜지스터; 게이트가 상기 제9 트랜지스터의 게이트에 연결되고, 일측이 상기 제2부하 트랜지스터의 타측 및 상기 제1출력단에 공통으로 연결된 제10 트랜지스터; 일측이 상기 제10 트랜지스터의 타측에 연결되고, 게이트가 자신의 일측에 연결되며, 타측이 상기 접지전원에 연결된 제11 트랜지스터; 및 게이트가 상기 제11 트랜지스터의 게이트에 연결되고, 일측이 상기 제9 트랜지스터의 타측에 연결되며, 타측이 상기 접지전원에 연결된 제12 트랜지스터로 구성된 것을 특징으로 하는 개선된 차동 구조의 연산증폭기.4. A bias current as claimed in any one of claims 1 to 3, wherein the first means comprises: a gate connected to the first load bias in common with the gate of the first load transistor, the other of which is bias current of the second load transistor. A third transistor connected to the stage; A fourth transistor having one side connected to the other side of the third transistor and the gate connected to one side thereof; A fifth transistor having a gate connected to the gate of the fourth transistor, and a drain connected to the other side of the first load transistor and the second output terminal in common; A sixth transistor having one side connected to the other side of the fifth transistor, the gate connected to one side thereof, and the other side connected to the ground power source; And a seventh transistor having a gate connected to the gate of the sixth transistor, one side of which is connected to the other side of the fourth transistor, and the other side of which is connected to the ground power source. An eighth transistor connected to the first load bias in common with a gate of a load transistor, and one side of the eighth transistor connected to a bias current terminal of the first load transistor; A ninth transistor having one side connected to the other side of the eighth transistor and a gate connected to one side thereof; A tenth transistor having a gate connected to the gate of the ninth transistor, and one side of which is commonly connected to the other side of the second load transistor and the first output terminal; An eleventh transistor having one side connected to the other side of the tenth transistor, the gate connected to one side thereof, and the other side connected to the ground power source; And a twelfth transistor having a gate connected to the gate of the eleventh transistor, one side connected to the other side of the ninth transistor, and the other end connected to the ground power source.
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