JP2006019341A - Substrate incorporating semiconductor ic - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 239000000758 substrate Substances 0.000 title claims abstract description 120
- 239000011347 resin Substances 0.000 claims abstract description 26
- 229920005989 resin Polymers 0.000 claims abstract description 26
- 230000003746 surface roughness Effects 0.000 claims abstract description 11
- 238000005498 polishing Methods 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000006247 magnetic powder Substances 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 3
- 239000000843 powder Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 22
- 238000000034 method Methods 0.000 description 9
- 239000010949 copper Substances 0.000 description 8
- 230000005855 radiation Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000696 magnetic material Substances 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- -1 vinyl benzyl Chemical group 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73259—Bump and HDI connectors
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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Abstract
Description
本発明は半導体IC内蔵基板に関し、特に、半導体ICとこれに隣接する部材との密着性が高められた半導体IC内蔵基板に関する。 The present invention relates to a semiconductor IC-embedded substrate, and more particularly to a semiconductor IC-embedded substrate in which adhesion between a semiconductor IC and a member adjacent thereto is enhanced.
一般的な半導体IC搭載基板は、複数の樹脂層からなる多層基板の表面にベアチップ状態の半導体ICが搭載された構造を有している。この場合、搭載される半導体ICのランド電極と多層基板の内部配線パターンとの接続は、通常、ワイヤボンディングやフリップチップ接続により行われる。ワイヤボンディングを用いた場合、半導体ICを搭載する領域とボンディングワイヤを接続する領域とを多層基板上の別平面とする必要があることから、実装面積が大きくなるという問題があり、一方、フリップチップ接続を用いた場合には、実装面積を小さくすることが可能であるものの、ランド電極と配線パターンとの機械的な接続強度を十分に確保するためには、ランド電極の表面に多層のアンダーバリアメタルを施す必要があるなど、工程が複雑になるという問題があった。 A general semiconductor IC mounting substrate has a structure in which a bare-chip semiconductor IC is mounted on the surface of a multilayer substrate composed of a plurality of resin layers. In this case, the connection between the land electrode of the mounted semiconductor IC and the internal wiring pattern of the multilayer substrate is usually performed by wire bonding or flip chip connection. When wire bonding is used, there is a problem that the mounting area becomes large because the area where the semiconductor IC is mounted and the area where the bonding wire is connected must be provided on different planes on the multilayer substrate. Although it is possible to reduce the mounting area when using connection, in order to ensure sufficient mechanical connection strength between the land electrode and the wiring pattern, a multilayer under barrier is formed on the surface of the land electrode. There was a problem that the process became complicated, such as the need to apply metal.
しかも、上述した2つの方法は、いずれも多層基板の表面に半導体ICを搭載するものであることから、基板全体を薄くすることが困難であるという共通の問題を有する。これを解決する方法としては、特許文献1に記載されているように、多層基板の内部にベアチップ状態の半導体ICを埋め込み、これにより半導体IC内蔵基板を構成する方法が考えられる。
多層基板の内部にベアチップ状態の半導体ICを埋め込む方法としては、特許文献1に記載された方法など、種々の方法が考えられるが、埋め込まれた半導体ICの界面に隙間が生じると、全体的な機械的強度が低下したり、隙間に残存するガスや水分によって腐食が生じるなど、半導体IC内蔵基板の信頼性を損なうおそれがある。このため、多層基板の内部にベアチップ状態の半導体ICを埋め込む場合、半導体ICとこれに隣接する部材との密着性を高めることが重要となる。この点は、多層基板の内部にベアチップ状態の半導体ICを埋め込む場合に限らず、単層構造の基板の内部に埋め込む場合についても同様である。
Various methods such as the method described in
したがって、本発明の目的は、半導体ICとこれに隣接する部材との密着性を高めることが可能な半導体IC内蔵基板を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor IC-embedded substrate capable of improving the adhesion between a semiconductor IC and a member adjacent thereto.
本発明による半導体IC内蔵基板は、少なくとも1層の樹脂層を含む基板と、前記基板の内部に埋め込まれた半導体ICとを備え、半導体ICのランド電極が形成された主面と対向する裏面の表面粗さ(Ra)が1μm以上であることを特徴とする。このように、本発明では半導体ICの裏面が粗面化されていることから、半導体ICとこれに接する部材との密着性が大幅に向上する。また、研磨により薄膜化された半導体ICを用いれば、半導体IC内蔵基板全体の厚さを非常に薄くすることも可能となる。 A semiconductor IC-embedded substrate according to the present invention includes a substrate including at least one resin layer, and a semiconductor IC embedded in the substrate, and the back surface of the semiconductor IC is opposed to the main surface on which the land electrode is formed. The surface roughness (Ra) is 1 μm or more. Thus, in the present invention, since the back surface of the semiconductor IC is roughened, the adhesion between the semiconductor IC and a member in contact with the semiconductor IC is greatly improved. Further, if a semiconductor IC thinned by polishing is used, the entire thickness of the semiconductor IC-embedded substrate can be extremely reduced.
半導体ICの前記裏面は、基板の内部又は表面に形成された導電層と接していることが好ましい。これによれば、半導体ICが発する熱が導電層を介して効率よく伝導することから、半導体ICの発熱による信頼性の低下を効果的に防止することが可能となる。 The back surface of the semiconductor IC is preferably in contact with a conductive layer formed inside or on the surface of the substrate. According to this, since heat generated by the semiconductor IC is efficiently conducted through the conductive layer, it is possible to effectively prevent a decrease in reliability due to heat generation of the semiconductor IC.
本発明による半導体IC内蔵基板は、少なくとも基板の一方又は他方の表面を覆う金属シールドをさらに備えることが好ましい。これによれば、高いEMC特性を得ることが可能となる。金属シールドは、基板の側面をさらに覆っていることが好ましく、この場合、基板の側面もシールドされることから、よりいっそう高いEMC特性を得ることが可能となる。 The semiconductor IC-embedded substrate according to the present invention preferably further includes a metal shield that covers at least one or the other surface of the substrate. According to this, high EMC characteristics can be obtained. The metal shield preferably further covers the side surface of the substrate. In this case, since the side surface of the substrate is also shielded, it is possible to obtain even higher EMC characteristics.
本発明による半導体IC内蔵基板は、半導体ICを取り囲むように配置され、グランドパターンと金属シールドとを接続する複数のスルーホール電極をさらに備え、複数のスルーホール電極の配列ピッチは、半導体ICの動作周波数の逆数をλとした場合、λ/16以下に設定されていることが好ましい。これによれば、側面方向に伝播する輻射ノイズの大部分を遮断することが可能となることから、基板の側面に対する何らの加工を施すことなく、高いEMC特性を得ることが可能となる。スルーホール電極の配列ピッチは、狭ければ狭いほどシールド効果が高まり、これをλ/64以下に設定すれば、基板の側面に金属シールドを設けた場合と同等のシールド特性を得ることが可能となる。 The semiconductor IC-embedded substrate according to the present invention further includes a plurality of through-hole electrodes that are arranged so as to surround the semiconductor IC and connect the ground pattern and the metal shield, and the arrangement pitch of the plurality of through-hole electrodes depends on the operation of the semiconductor IC. When the reciprocal of the frequency is λ, it is preferably set to λ / 16 or less. According to this, since most of the radiation noise propagating in the side surface direction can be blocked, it is possible to obtain high EMC characteristics without performing any processing on the side surface of the substrate. The narrower the pitch of the through-hole electrodes, the higher the shielding effect. If this is set to λ / 64 or less, it is possible to obtain the same shielding characteristics as when a metal shield is provided on the side surface of the substrate. Become.
本発明による半導体IC内蔵基板は、基板の一方又は他方の表面と金属シールドとの間に設けられた磁性体シートをさらに備えることが好ましい。これによれば、金属シールドでの輻射ノイズの反射が大幅に低減されることから、よりいっそう高いEMC特性を得ることが可能となる。 The semiconductor IC-embedded substrate according to the present invention preferably further includes a magnetic sheet provided between one or the other surface of the substrate and the metal shield. According to this, since the reflection of the radiation noise at the metal shield is greatly reduced, it is possible to obtain even higher EMC characteristics.
本発明において、基板を構成する少なくとも1層の樹脂層には、磁性体粉末が混合されていることが好ましい。この場合も、磁気特性が大幅に向上することから、よりいっそう高いEMC特性を得ることが可能となる。磁性体粉末は、表面が絶縁体で覆われた金属磁性体を含んでいることが好ましい。これによれば、高い磁気特性を得つつ樹脂層の絶縁性を確保することが可能となる。 In the present invention, it is preferable that magnetic powder is mixed in at least one resin layer constituting the substrate. In this case as well, the magnetic characteristics are greatly improved, so that even higher EMC characteristics can be obtained. The magnetic powder preferably includes a metal magnetic material whose surface is covered with an insulator. According to this, it is possible to ensure the insulation of the resin layer while obtaining high magnetic characteristics.
このように、本発明では半導体ICのが裏面が粗面化されていることから、半導体ICとこれに接する部材との密着性が大幅に向上する。このため、半導体ICとこれに接する部材との間に隙間が生じることがほとんどなくなることから、全体的な機械的強度が低下したり、隙間に残存するガスや水分によって腐食が生じるなどの不具合が生じにくくなり、高い信頼性を得ることが可能となる。 Thus, in the present invention, since the back surface of the semiconductor IC is roughened, the adhesion between the semiconductor IC and the member in contact with the semiconductor IC is greatly improved. For this reason, there is almost no gap between the semiconductor IC and the member in contact therewith, so that there is a problem that the overall mechanical strength is reduced or corrosion is caused by gas or moisture remaining in the gap. It becomes difficult to occur and high reliability can be obtained.
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図1は、本発明の好ましい実施の形態による半導体IC内蔵基板90の構造を示す略断面図である。
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded
図1に示すように、本実施形態による半導体IC内蔵基板90は、積層された樹脂層11〜13からなる多層基板10と、多層基板10の内部に埋め込まれた半導体IC130と、内部配線パターン15と、ポスト電極16とを備えて構成されている。半導体IC130の各ランド電極(図1には示されていない)上には、スタッドバンプ132がそれぞれ形成されており、各ランド電極は対応するスタッドバンプ132を介して、内部配線パターン15と電気的に接続されている。また、図1には示されていないが、最上層の樹脂層13の表面にはコンデンサ等の受動部品が搭載され、樹脂層13に設けられたビアホール(BVH)を介して内部配線パターン15に電気的に接続される。尚、樹脂層11〜13の材料としては、ビニルベンジル樹脂、エポキシ樹脂、BTレジン、フェノール樹脂、ポリイミド樹脂などを選択することができる。
As shown in FIG. 1, the semiconductor IC built-in
図2は、半導体IC130の構造を示す略斜視図である。
FIG. 2 is a schematic perspective view showing the structure of the
図2に示すように、半導体IC130はベアチップ状態の半導体ICであり、その主面130aには多数のランド電極131が備えられている。特に限定されるものではないが、本実施形態では半導体IC130の裏面130bは研磨されており、これにより半導体IC130の厚さt(主面130aから裏面130bまでの距離)は、通常の半導体ICに比べて非常に薄くされている。この場合、半導体IC130の厚さtは、200μm以下、例えば20〜50μm程度に設定することが好ましい。裏面130bの研磨は、ウエハの状態で多数の半導体ICに対して一括して行い、その後、ダイシングにより個別の半導体IC130に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体IC130に分離した場合には、熱硬化性樹脂等により半導体IC130の表面130aを覆った状態で裏面130bを研磨すれば作業効率が良い。
As shown in FIG. 2, the
半導体IC130の裏面130bは、その表面粗さ(Ra)が1μm以上、好ましくは2μm以上に設定されている。尚、図面(図1等)では、裏面130bが粗面化されている様子を強調して表示してある。通常、半導体ICの裏面は、薄膜化されている場合もされていない場合もほぼ鏡面であり、その表面粗さ(Ra)は約0.5μm未満である。これに対し、半導体IC130の裏面130bの表面粗さ(Ra)を1μm以上、好ましくは2μm以上とすれば、半導体IC130とその裏面130bに接する部材(本実施形態では樹脂層12)との密着性が大幅に向上する。半導体IC130の裏面130bの表面粗さ(Ra)を1μm以上とするためには、ブラストによる粗面化、バフ研磨による粗面化、薬品処理による粗面化などを行えばよい。
The
また、各ランド電極131には、スタッドバンプ132が形成されている。スタッドバンプ132の大きさについては、電極ピッチに応じて適宜設定すればよく、例えば、電極ピッチが約100μmである場合には、径を30〜50μm程度、高さを40〜80μm程度に設定すればよい。スタッドバンプ132の形成は、ダイシングにより個別の半導体IC130に分離した後、ワイヤボンダーを用いて各ランド電極131にこれらを形成することにより行うことができる。スタッドバンプ132の材料としては、特に限定されるものではないが銅(Cu)を用いることが好ましい。スタッドバンプ132の材料として銅(Cu)を用いれば、金(Au)を用いた場合と比べ、ランド電極131に対して高い接合強度を得ることが可能となり、信頼性が高められる。
Each
このように、本実施形態による半導体IC内蔵基板90は、半導体IC130の裏面130bの表面粗さ(Ra)が1μm以上であることから、半導体IC130と樹脂層12との密着性が大幅に向上する。このため、半導体IC130と樹脂層12との間に隙間が生じることがほとんどなくなることから、全体的な機械的強度が低下したり、隙間に残存するガスや水分によって腐食が生じるなどの不具合が生じにくくなり、高い信頼性を得ることが可能となる。かかる効果は、半導体IC130の裏面130bの表面粗さ(Ra)を2μm以上とすることにより、いっそう顕著となる。
As described above, since the semiconductor IC-embedded
以上説明したように、本実施形態によれば、半導体IC130の裏面130bが樹脂層12と強固に密着することから、半導体IC内蔵基板の信頼性を高めることが可能となる。
As described above, according to the present embodiment, since the
以下、本発明の好ましい他の実施形態について説明する。 Hereinafter, other preferred embodiments of the present invention will be described.
図3は、本発明の好ましい他の実施形態による半導体IC内蔵基板100の構造を示す略断面図である。
FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded
図3に示すように、本実施形態による半導体IC内蔵基板100は、積層された樹脂層111,112からなる多層基板110と、多層基板110の一方の表面110a側に設けられた信号端子電極121及びグランド端子電極122と、多層基板110の内部に埋め込まれた半導体IC130とを備えて構成されている。本実施形態においても、半導体IC130の裏面130bの表面粗さ(Ra)は、1μm以上、好ましくは2μm以上に設定されている。実使用時においては、図示しないマザーボードの実装面と多層基板110の一方の表面110aとが対向するよう、半導体IC内蔵基板100がマザーボードに搭載され、マザーボードの実装面に設けられた端子電極と、半導体IC内蔵基板100に設けられた端子電極121,122とが電気的且つ機械的に接続される。
As shown in FIG. 3, the semiconductor IC-embedded
半導体IC130の各ランド電極(図3には示されていない)は、対応するスタッドバンプ132を介して、内部配線パターン141と電気的に接続されている。内部配線パターン141は、樹脂層111等を貫通して設けられたポスト電極143等を介し、最終的に信号端子電極121等に接続される。
Each land electrode (not shown in FIG. 3) of the
また、多層基板110の一方の表面110aには、グランドパターン142が形成されており、半導体IC130の裏面130bの全面がグランドパターン142と接している。グランドパターン142上には、複数のグランド端子電極122が設けられており、これら複数のグランド端子電極122は放熱性を高める役割をも果たす。本実施形態では、グランドパターン142は半導体IC130の裏面130bの全面を覆っているが、特に、多層基板110の一方の表面110aのうち、少なくとも信号端子電極121が形成された領域を除くほぼ全面を覆っていることが好ましい。
A
さらに、多層基板110の他方の表面110bには、ほぼ全面に金属シールド151が設けられており、この金属シールド151は図示しないスルーホール電極を介してグランドパターン142と電気的に接続されている。金属シールド151は、無電解メッキ、電解メッキ、金属箔の貼り付け、蒸着、スパッタリング、印刷等により行うことができ、その材料としては、銅(Cu)を選択することが好ましい。
Further, a
半導体IC130の種類としては特に限定されるものではないが、本実施形態では、CPU(Central Processing Unit)やDSP(Digital Signal Processor)のように動作周波数が非常に高いデジタルICを選択することが可能である。この種の半導体ICは高速スイッチングにより多量の熱を発生するが、本実施形態による半導体IC内蔵基板100では、半導体IC130の裏面130bの全面がグランドパターン142に接しており、しかも、このグランドパターン142自体にグランド端子電極122が設けられていることから、半導体IC130が発する熱はグランド端子電極122を介して極めて効率よくマザーボードへと伝達する。しかも、半導体IC130の裏面130bの表面粗さ(Ra)が1μm以上であることから、半導体IC130とグランドパターン142との密着性が高く、このため、非常に高い放熱性を得ることが可能となる。これにより、半導体IC130の発熱による信頼性の低下を効果的に防止することが可能となる。
The type of the
しかも、CPUやDSPのようなデジタルICはノイズ源となりやすく、このため同じマザーボード上に搭載された他のICを誤動作させたり、ノイズを増加させたりすることがあるが、本実施形態による半導体IC内蔵基板100では、多層基板110の一方の表面110aの大部分が電磁シールドとなるグランドパターン142によって覆われており、且つ、多層基板110の他方の表面110bのほぼ全面が金属シールド151によって覆われていることから、高いEMC(Electromagnetic Compatibility)特性を得ることが可能となる。このため、携帯電話機のように狭いスペースに多数のICを高密度に実装する場合であっても、半導体IC130がノイズ源となりにくくなる。特に、近年の携帯電話機において採用されているCDMA(Code Division Multiple Access)方式は、フェージングに強く、周波数の使用効率が高いものの、その性質上、使用する帯域が非常に広いことから他の半導体ICからのノイズが重畳しやすく、しかも、一旦ノイズが重畳するとこれを除去することが非常に困難であることから、特にCDMA方式の携帯電話機に用いる半導体IC内蔵基板には、非常に高いEMC特性が要求されることになる。この点を考慮すれば、本実施形態による半導体IC内蔵基板100は、CDMA方式の携帯電話機用の半導体IC内蔵基板として非常に好適であると言える。
In addition, a digital IC such as a CPU or a DSP is likely to be a noise source, which may cause other ICs mounted on the same motherboard to malfunction or increase noise. In the built-in
図4は、本発明の好ましい他の実施形態による半導体IC内蔵基板200の構造を示す略断面図である。
FIG. 4 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded
図4に示すように、本実施形態による半導体IC内蔵基板200は、多層基板110の側面に金属シールド152が設けられている点において上述した半導体IC内蔵基板100と異なる。その他の点は、上述した半導体IC内蔵基板100と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。
As shown in FIG. 4, the semiconductor IC-embedded
本実施形態では、多層基板110の側面にも金属シールド152が設けられていることから、多層基板110の側面方向への輻射ノイズについても効果的に遮断され、より高いEMC特性を得ることが可能となる。側面の金属シールド152についても、無電解メッキ、電解メッキ、金属箔の貼り付け、蒸着、スパッタリング、印刷等により行うことができ、その材料としては、銅(Cu)を選択することが好ましい。
In this embodiment, since the
図5は、本発明の好ましいさらに他の実施形態による半導体IC内蔵基板300の構造を示す略断面図であり、図6は、半導体IC内蔵基板300の透視略平面図である。
FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor IC built-in
図5及び図6に示すように、本実施形態による半導体IC内蔵基板300は、半導体IC130を取り囲むように配置され、グランドパターン142と金属シールド151とを接続する複数のスルーホール電極153をさらに備えている点において上述した半導体IC内蔵基板100と異なる。その他の点は、上述した半導体IC内蔵基板100と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。
As shown in FIGS. 5 and 6, the semiconductor IC-embedded
本実施形態による半導体IC内蔵基板300は、図4に示した半導体IC内蔵基板200のように多層基板110の側面が金属シールド152によって覆われていないが、半導体IC130の動作周波数の逆数をλとした場合、これらスルーホール電極153の配列ピッチPをλ/16以下に設定することにより、側面方向に伝播する輻射ノイズの大部分を遮断することが可能となる。つまり、多層基板110の側面に対する何らの加工を施すことなく、高いEMC特性を得ることが可能となる。
In the semiconductor IC-embedded
スルーホール電極153の配列ピッチPは、狭ければ狭いほどシールド効果が高まり、これをλ/64以下に設定すれば、図4に示した半導体IC内蔵基板200のように多層基板110の側面に金属シールド152を設けた場合と同等のシールド特性を得ることが可能となる。
The narrower the arrangement pitch P of the through-
尚、スルーホール電極153の配列ピッチPは完全に一定である必要はなく、ある程度のばらつきが存在していても構わない。配列ピッチPが一定でない場合には、配列ピッチPの平均値をλ/16以下、好ましくはλ/64以下に設定すればよい。
Note that the arrangement pitch P of the through-
図7は、本発明の好ましいさらに他の実施形態による半導体IC内蔵基板400の構造を示す略断面図である。
FIG. 7 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded
図7に示すように、本実施形態による半導体IC内蔵基板400は、多層基板110の他方の表面110bを構成する樹脂層112と金属シールド151との間に磁性体シート154が設けられている点において上述した半導体IC内蔵基板100と異なる。その他の点は、上述した半導体IC内蔵基板100と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。
As shown in FIG. 7, in the semiconductor IC-embedded
磁性体シート154は、フェライトや金属磁性体を含むシートであり、半導体IC130から見て金属シールド151よりも手前側に配置することによって、金属シールド151での輻射ノイズの反射を低減する役割を果たす。これにより、本実施形態ではよりいっそう高いEMC特性を得ることが可能となる。磁性体シート154はプレスによる圧着や塗布により形成することができるほか、金属シールド151と磁性体シート154を貼り合わせた複合シートを用意し、これを多層基板110の他方の表面110bに貼り付けることによっても形成することができる。
The
尚、多層基板110の側面にも金属シールド152を形成する場合には、図8に示すように、多層基板110の側面と金属シールド152との間にも磁性体シート154を介在させることが好ましい。これによれば、金属シールド152による輻射ノイズの反射についても低減することが可能となる。
In the case where the
また、磁性体シート154を設ける代わりに、樹脂層111,112の少なくとも1層に磁性体粉末を混合しても構わない。この場合も磁気特性が向上することから、金属シールド151,152による輻射ノイズの反射を低減することができる。樹脂層に混合する磁性体粉末としては、フェライト粉末や金属磁性体粉末を選択することができるが、高い磁気特性を得つつ絶縁性を確保するためには、磁性体粉末として、略断面図である図9に示すように表面が絶縁体155で覆われた金属磁性体156を用いることが非常に好ましい。
Further, instead of providing the
本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The present invention is not limited to the embodiments described above, and various modifications are possible within the scope of the invention described in the claims, and these are also included in the scope of the present invention. Needless to say.
例えば、上記各実施形態では、半導体ICを埋め込む基板として多層基板を用いているが、本発明においてこれが多層構造であることは必須でなく、1層のみの樹脂層からなる単層構造の基板であっても構わない。但し、半導体ICの埋め込みは多層基板において特に好適であることから、半導体ICを埋め込む基板としては、複数の樹脂層からなる多層基板を用いることが好ましい。 For example, in each of the above embodiments, a multilayer substrate is used as a substrate for embedding a semiconductor IC. However, in the present invention, it is not essential that this is a multilayer structure, and a single-layer structure substrate composed of only one resin layer is used. It does not matter. However, since embedding of the semiconductor IC is particularly suitable for a multilayer substrate, it is preferable to use a multilayer substrate composed of a plurality of resin layers as the substrate for embedding the semiconductor IC.
90,100,200,300,400 半導体IC内蔵基板
10,110 多層基板
110a 多層基板の一方の表面
110b 多層基板の他方の表面
11〜13,111,112 樹脂層
121 信号端子電極
122 グランド端子電極
130 半導体IC
130a 半導体ICの主面
130b 半導体ICの裏面
131 ランド電極
132 スタッドバンプ
15,141 内部配線パターン
142 グランドパターン
16,143 ポスト電極
151,152 金属シールド
153 スルーホール電極
154 磁性体シート
155 絶縁体
156 金属磁性体
90, 100, 200, 300, 400 Semiconductor IC-embedded
Claims (10)
The semiconductor IC-embedded substrate according to claim 1, wherein the semiconductor IC is thinned by polishing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004193055A JP4457779B2 (en) | 2004-06-30 | 2004-06-30 | Semiconductor IC built-in substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004193055A JP4457779B2 (en) | 2004-06-30 | 2004-06-30 | Semiconductor IC built-in substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006019341A true JP2006019341A (en) | 2006-01-19 |
JP4457779B2 JP4457779B2 (en) | 2010-04-28 |
Family
ID=35793352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004193055A Expired - Lifetime JP4457779B2 (en) | 2004-06-30 | 2004-06-30 | Semiconductor IC built-in substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4457779B2 (en) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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