JP2006019342A - Substrate incorporating semiconductor ic - Google Patents

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正史 勝俣
Toshiichi Endo
敏一 遠藤
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寿之 阿部
Kenichi Kawabata
賢一 川畑
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Abstract

<P>PROBLEM TO BE SOLVED: To improve the EMC characteristic of a substrate incorporating a semiconductor IC. <P>SOLUTION: The substrate incorporating a semiconductor IC comprises a multilayer substrate 10 composed of resin layers 11-13, the semiconductor IC 130 buried in the multilayer substrate 10, a metal shield 151 covering one surface 10a of the multilayer substrate 10, and a magnetic sheet 154 provided between one surface 10a of the substrate 10 and the metal shield 151. Consequently, not only harmonic radiation noise from the semiconductor IC 130 is shut off by the metal shield 151 but also the reflection of harmonic radiation noise on the metal shield 151 can be reduced sharply. Furthermore, the overall thickness of the substrate incorporating the semiconductor IC can be reduced sharply by employing the semiconductor IC which is made thin by polishing. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体ＩＣ内蔵基板に関し、特に、ＥＭＣ（Electromagnetic Compatibility）特性が改善された半導体ＩＣ内蔵基板に関する。   The present invention relates to a semiconductor IC-embedded substrate, and more particularly to a semiconductor IC-embedded substrate with improved EMC (Electromagnetic Compatibility) characteristics.

一般的な半導体ＩＣ搭載基板は、複数の樹脂層からなる多層基板の表面にベアチップ状態の半導体ＩＣが搭載された構造を有している。この場合、搭載される半導体ＩＣのランド電極と多層基板の内部配線パターンとの接続は、通常、ワイヤボンディングやフリップチップ接続により行われる。ワイヤボンディングを用いた場合、半導体ＩＣを搭載する領域とボンディングワイヤを接続する領域とを多層基板上の別平面とする必要があることから、実装面積が大きくなるという問題があり、一方、フリップチップ接続を用いた場合には、実装面積を小さくすることが可能であるものの、ランド電極と配線パターンとの機械的な接続強度を十分に確保するためには、ランド電極の表面に多層のアンダーバリアメタルを施す必要があるなど、工程が複雑になるという問題があった。   A general semiconductor IC mounting substrate has a structure in which a bare-chip semiconductor IC is mounted on the surface of a multilayer substrate composed of a plurality of resin layers. In this case, the connection between the land electrode of the mounted semiconductor IC and the internal wiring pattern of the multilayer substrate is usually performed by wire bonding or flip chip connection. When wire bonding is used, there is a problem that the mounting area becomes large because the area where the semiconductor IC is mounted and the area where the bonding wire is connected must be provided on different planes on the multilayer substrate. Although it is possible to reduce the mounting area when using connection, in order to ensure sufficient mechanical connection strength between the land electrode and the wiring pattern, a multilayer under barrier is formed on the surface of the land electrode. There was a problem that the process became complicated, such as the need to apply metal.

しかも、上述した２つの方法は、いずれも多層基板の表面に半導体ＩＣを搭載するものであることから、基板全体を薄くすることが困難であるという共通の問題を有する。これを解決する方法としては、特許文献１に記載されているように、多層基板の内部にベアチップ状態の半導体ＩＣを埋め込み、これにより半導体ＩＣ内蔵基板を構成する方法が考えられる。
特開平９−３２１４０８号公報 In addition, the above-described two methods both have a common problem that it is difficult to reduce the thickness of the entire substrate because the semiconductor IC is mounted on the surface of the multilayer substrate. As a method for solving this problem, as described in Patent Document 1, a method is conceivable in which a semiconductor IC in a bare chip state is embedded in a multilayer substrate, thereby forming a semiconductor IC built-in substrate.
JP-A-9-321408

しかしながら、内蔵する半導体ＩＣがＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数の非常に高いデジタルＩＣである場合、半導体ＩＣが強い高調波輻射ノイズを発するため、携帯電話機のように狭いスペースに多数の電子部品を高密度に実装する場合には、これが大きな問題となる。特に、近年の携帯電話機において採用されているＣＤＭＡ（Code Division Multiple Access）方式は、フェージングに強く、周波数の使用効率が高いものの、その性質上、使用する帯域が非常に広いことから他の半導体ＩＣからのノイズが重畳しやすく、しかも、一旦ノイズが重畳するとこれを除去することが非常に困難である。このため、特にＣＤＭＡ方式の携帯電話機に用いる半導体ＩＣ内蔵基板には、非常に高いＥＭＣ特性が要求されることになる。   However, when the built-in semiconductor IC is a digital IC having a very high operating frequency such as a CPU (Central Processing Unit) or DSP (Digital Signal Processor), the semiconductor IC emits strong harmonic radiation noise. Thus, when a large number of electronic components are mounted in a narrow space at a high density, this becomes a big problem. In particular, the CDMA (Code Division Multiple Access) method adopted in recent mobile phones is resistant to fading and has high frequency use efficiency, but because of its very wide bandwidth, other semiconductor ICs are used. Noise is easily superimposed, and once the noise is superimposed, it is very difficult to remove it. For this reason, in particular, a substrate with a built-in semiconductor IC used for a CDMA mobile phone is required to have very high EMC characteristics.

したがって、本発明の目的は、ＥＭＣ特性の高い半導体ＩＣ内蔵基板を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor IC-embedded substrate having high EMC characteristics.

本発明による半導体ＩＣ内蔵基板は、少なくとも１層の樹脂層を含む基板と、前記基板の内部に埋め込まれた半導体ＩＣと、少なくとも前記基板の一方の表面を覆う金属シールドと、少なくとも前記基板の前記一方の表面と前記金属シールドとの間に設けられた磁性体シートとを備えることを特徴とする。   A semiconductor IC-embedded substrate according to the present invention includes a substrate including at least one resin layer, a semiconductor IC embedded in the substrate, a metal shield covering at least one surface of the substrate, and at least the substrate of the substrate. It is characterized by comprising a magnetic sheet provided between one surface and the metal shield.

このように、本発明による半導体ＩＣ内蔵基板は、基板の一方の表面に磁性体シート及び金属シールドがこの順に設けられていることから、半導体ＩＣからの高調波輻射ノイズが金属シールドによって遮断されるばかりでなく、金属シールドでの高調波輻射ノイズの反射についても大幅に低減することが可能となる。また、研磨により薄膜化された半導体ＩＣを用いれば、半導体ＩＣ内蔵基板全体の厚さを非常に薄くすることも可能となる。   As described above, the semiconductor IC-embedded substrate according to the present invention is provided with the magnetic material sheet and the metal shield in this order on one surface of the substrate, so that the harmonic radiation noise from the semiconductor IC is blocked by the metal shield. In addition, it is possible to significantly reduce the reflection of harmonic radiation noise on the metal shield. Further, if a semiconductor IC thinned by polishing is used, the entire thickness of the semiconductor IC-embedded substrate can be extremely reduced.

金属シールドは、基板の側面をさらに覆っていることが好ましい。これによれば、基板の側面もシールドされることから、よりいっそう高いＥＭＣ特性を得ることが可能となる。また、磁性体シートは、さらに、基板の側面と金属シールドとの間に設けられていることが好ましい。これによれば、側面に設けられた金属シールドによる輻射ノイズの反射についても大幅に低減することが可能となる。   It is preferable that the metal shield further covers the side surface of the substrate. According to this, since the side surface of the substrate is also shielded, it is possible to obtain even higher EMC characteristics. Moreover, it is preferable that the magnetic sheet is further provided between the side surface of the substrate and the metal shield. According to this, it becomes possible to significantly reduce the reflection of radiation noise by the metal shield provided on the side surface.

本発明による半導体ＩＣ内蔵基板は、基板の他方の表面に形成されたグランドパターンをさらに備え、半導体ＩＣのランド電極が形成された主面と対向する裏面の全面は、グランドパターンと接していることが好ましい。これによれば、半導体ＩＣが発する熱がグランドパターンを介して効率よく伝導することから、半導体ＩＣの発熱による信頼性の低下を効果的に防止することが可能となる。   The semiconductor IC-embedded substrate according to the present invention further includes a ground pattern formed on the other surface of the substrate, and the entire back surface facing the main surface on which the land electrode of the semiconductor IC is formed is in contact with the ground pattern. Is preferred. According to this, since the heat generated by the semiconductor IC is efficiently conducted through the ground pattern, it is possible to effectively prevent a decrease in reliability due to heat generation of the semiconductor IC.

本発明による半導体ＩＣ内蔵基板は、半導体ＩＣを取り囲むように配置され、グランドパターンと金属シールドとを接続する複数のスルーホール電極をさらに備え、複数のスルーホール電極の配列ピッチは、半導体ＩＣの動作周波数の逆数をλとした場合、λ／１６以下に設定されていることが好ましい。これによれば、側面方向に伝播する輻射ノイズの大部分を遮断することが可能となることから、基板の側面に対する何らの加工を施すことなく、高いＥＭＣ特性を得ることが可能となる。スルーホール電極の配列ピッチは、狭ければ狭いほどシールド効果が高まり、これをλ／６４以下に設定すれば、基板の側面に金属シールドを設けた場合と同等のシールド特性を得ることが可能となる。   The semiconductor IC-embedded substrate according to the present invention further includes a plurality of through-hole electrodes that are arranged so as to surround the semiconductor IC and connect the ground pattern and the metal shield, and the arrangement pitch of the plurality of through-hole electrodes depends on the operation of the semiconductor IC. When the reciprocal of the frequency is λ, it is preferably set to λ / 16 or less. According to this, since most of the radiation noise propagating in the side surface direction can be blocked, it is possible to obtain high EMC characteristics without performing any processing on the side surface of the substrate. The narrower the pitch of the through-hole electrodes, the higher the shielding effect. If this is set to λ / 64 or less, it is possible to obtain the same shielding characteristics as when a metal shield is provided on the side surface of the substrate. Become.

半導体ＩＣの前記裏面の表面粗さ（Ｒａ）は、１μｍ以上であることが好ましい。これによれば、半導体ＩＣとこれに接する部材との密着性が大幅に向上する。このため、半導体ＩＣの裏面が前記グランドパターンと接している場合には、半導体ＩＣの放熱性をさらに高めることが可能となる。   The surface roughness (Ra) of the back surface of the semiconductor IC is preferably 1 μm or more. According to this, the adhesion between the semiconductor IC and the member in contact therewith is greatly improved. For this reason, when the back surface of the semiconductor IC is in contact with the ground pattern, the heat dissipation of the semiconductor IC can be further enhanced.

このように、本発明によれば、半導体ＩＣからの高調波輻射ノイズが効果的に遮断されることから、非常に高いＥＭＣ特性を得ることが可能となる。このため、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣを内蔵した場合であっても、同じマザーボード上に搭載された他のＩＣの誤動作を抑制したり、ノイズの増加を抑制することが可能となる。   As described above, according to the present invention, since the harmonic radiation noise from the semiconductor IC is effectively cut off, it is possible to obtain very high EMC characteristics. For this reason, even if a digital IC with a very high operating frequency such as a CPU or DSP is built in, it can suppress malfunctions of other ICs mounted on the same motherboard or suppress an increase in noise. Is possible.

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の好ましい実施の形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。   FIG. 1 is a schematic sectional view showing the structure of a semiconductor IC-embedded substrate 100 according to a preferred embodiment of the present invention.

図１に示すように、本実施形態による半導体ＩＣ内蔵基板１００は、積層された樹脂層１１〜１３からなる多層基板１０と、多層基板１０の内部に埋め込まれた半導体ＩＣ１３０と、内部配線パターン１５と、ポスト電極１６と、多層基板１０の一方の表面１０ａ側に設けられた金属シールド１５１と、多層基板１０の一方の表面１０ａと金属シールド１５１との間に設けられた磁性体シート１５４とを備えて構成されている。特に限定されるものではないが、金属シールド１５１は銅（Ｃｕ）等によって構成され、磁性体シート１５４はフェライトや金属磁性体を含む材料によって構成される。また、半導体ＩＣ１３０の各ランド電極（図１には示されていない）上には、スタッドバンプ１３２がそれぞれ形成されており、各ランド電極は対応するスタッドバンプ１３２を介して、内部配線パターン１５と電気的に接続されている。尚、樹脂層１１〜１３の材料としては、ビニルベンジル樹脂、エポキシ樹脂、ＢＴレジン、フェノール樹脂、ポリイミド樹脂などを選択することができる。   As shown in FIG. 1, the semiconductor IC-embedded substrate 100 according to the present embodiment includes a multilayer substrate 10 composed of laminated resin layers 11 to 13, a semiconductor IC 130 embedded in the multilayer substrate 10, and an internal wiring pattern 15. A post electrode 16, a metal shield 151 provided on one surface 10 a side of the multilayer substrate 10, and a magnetic sheet 154 provided between the one surface 10 a of the multilayer substrate 10 and the metal shield 151. It is prepared for. Although not particularly limited, the metal shield 151 is made of copper (Cu) or the like, and the magnetic sheet 154 is made of a material containing ferrite or a metal magnetic body. Further, stud bumps 132 are formed on each land electrode (not shown in FIG. 1) of the semiconductor IC 130, and each land electrode is connected to the internal wiring pattern 15 via the corresponding stud bump 132. Electrically connected. In addition, as a material of the resin layers 11-13, vinyl benzyl resin, an epoxy resin, BT resin, a phenol resin, a polyimide resin, etc. can be selected.

図２は、半導体ＩＣ１３０の構造を示す略斜視図である。   FIG. 2 is a schematic perspective view showing the structure of the semiconductor IC 130.

図２に示すように、半導体ＩＣ１３０はベアチップ状態の半導体ＩＣであり、その主面１３０ａには多数のランド電極１３１が備えられている。特に限定されるものではないが、本実施形態では半導体ＩＣ１３０の裏面１３０ｂは研磨されており、これにより半導体ＩＣ１３０の厚さｔ（主面１３０ａから裏面１３０ｂまでの距離）は、通常の半導体ＩＣに比べて非常に薄くされている。この場合、半導体ＩＣ１３０の厚さｔは、２００μｍ以下、例えば２０〜５０μｍ程度に設定することが好ましい。裏面１３０ｂの研磨は、ウエハの状態で多数の半導体ＩＣに対して一括して行い、その後、ダイシングにより個別の半導体ＩＣ１３０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体ＩＣ１３０に分離した場合には、熱硬化性樹脂等により半導体ＩＣ１３０の表面１３０ａを覆った状態で裏面１３０ｂを研磨すれば作業効率が良い。   As shown in FIG. 2, the semiconductor IC 130 is a bare-chip semiconductor IC, and a large number of land electrodes 131 are provided on its main surface 130a. Although not particularly limited, in this embodiment, the back surface 130b of the semiconductor IC 130 is polished, whereby the thickness t of the semiconductor IC 130 (the distance from the main surface 130a to the back surface 130b) is equal to that of a normal semiconductor IC. It is very thin compared. In this case, the thickness t of the semiconductor IC 130 is preferably set to 200 μm or less, for example, about 20 to 50 μm. The polishing of the back surface 130b is preferably performed on a large number of semiconductor ICs in a wafer state and then separated into individual semiconductor ICs 130 by dicing. When the semiconductor ICs 130 are separated by dicing before being thinned by polishing, the work efficiency can be improved by polishing the back surface 130b with the surface 130a of the semiconductor IC 130 covered with a thermosetting resin or the like.

特に限定されるものではないが、半導体ＩＣ１３０の裏面１３０ｂは、その表面粗さ（Ｒａ）が１μｍ以上であることが好ましく、２μｍ以上であることがより好ましい。通常、半導体ＩＣの裏面は薄膜化されている場合もされていない場合もほぼ鏡面であり、その表面粗さ（Ｒａ）は約０．５μｍ未満である。これに対し、半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上、特に２μｍ以上とすれば、半導体ＩＣ１３０とその裏面１３０ｂに接する部材（本実施形態では樹脂層１２）との密着性が大幅に向上する。半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上とするためには、ブラストによる粗面化、バフ研磨による粗面化、薬品処理による粗面化などを行えばよい。   Although not particularly limited, the back surface 130b of the semiconductor IC 130 preferably has a surface roughness (Ra) of 1 μm or more, and more preferably 2 μm or more. Usually, the back surface of the semiconductor IC is almost mirror-like whether it is thinned or not, and its surface roughness (Ra) is less than about 0.5 μm. On the other hand, if the surface roughness (Ra) of the back surface 130b of the semiconductor IC 130 is 1 μm or more, particularly 2 μm or more, the adhesion between the semiconductor IC 130 and the member (resin layer 12 in this embodiment) in contact with the back surface 130b is improved. Greatly improved. In order to set the surface roughness (Ra) of the back surface 130b of the semiconductor IC 130 to 1 μm or more, roughening by blasting, roughening by buffing, roughening by chemical treatment, or the like may be performed.

また、各ランド電極１３１には、スタッドバンプ１３２が形成されている。スタッドバンプ１３２の大きさについては、電極ピッチに応じて適宜設定すればよく、例えば、電極ピッチが約１００μｍである場合には、径を３０〜５０μｍ程度、高さを４０〜８０μｍ程度に設定すればよい。スタッドバンプ１３２の形成は、ダイシングにより個別の半導体ＩＣ１３０に分離した後、ワイヤボンダーを用いて各ランド電極１３１にこれらを形成することにより行うことができる。スタッドバンプ１３２の材料としては、特に限定されるものではないが銅（Ｃｕ）を用いることが好ましい。スタッドバンプ１３２の材料として銅（Ｃｕ）を用いれば、金（Ａｕ）を用いた場合と比べ、ランド電極１３１に対して高い接合強度を得ることが可能となり、信頼性が高められる。   Each land electrode 131 is formed with a stud bump 132. The size of the stud bump 132 may be appropriately set according to the electrode pitch. For example, when the electrode pitch is about 100 μm, the diameter is set to about 30 to 50 μm and the height is set to about 40 to 80 μm. That's fine. The stud bumps 132 can be formed by separating the individual semiconductor ICs 130 by dicing and then forming them on each land electrode 131 using a wire bonder. The material of the stud bump 132 is not particularly limited, but copper (Cu) is preferably used. If copper (Cu) is used as the material of the stud bump 132, it is possible to obtain a higher bonding strength with respect to the land electrode 131 than when gold (Au) is used, and the reliability is improved.

半導体ＩＣ１３０の種類としては特に限定されるものではないが、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣを選択することが可能である。ＣＰＵやＤＳＰのようなデジタルＩＣはノイズ源となりやすく、このため同じマザーボード上に搭載された他のＩＣを誤動作させたり、ノイズを増加させたりすることがあるが、本実施形態による半導体ＩＣ内蔵基板１００では、多層基板１０の一方の表面１０ａ側のほぼ全面が金属シールド１５１によって覆われていることから、高いＥＭＣ特性を得ることが可能となる。   The type of the semiconductor IC 130 is not particularly limited, but it is possible to select a digital IC having a very high operating frequency such as a CPU or DSP. A digital IC such as a CPU or a DSP is likely to be a noise source. For this reason, other ICs mounted on the same motherboard may malfunction or increase noise. In 100, since almost the entire surface of the multilayer substrate 10 on the one surface 10a side is covered with the metal shield 151, high EMC characteristics can be obtained.

しかも、本実施形態では、半導体ＩＣ１３０から見て金属シールド１５１よりも手前側に磁性体シート１５４が配置されていることから、金属シールド１５１での輻射ノイズの反射についても大幅に低減される。これにより、本実施形態ではよりいっそう高いＥＭＣ特性を得ることが可能となる。このため、携帯電話機のように狭いスペースに多数のＩＣを高密度に実装する場合であっても、半導体ＩＣ１３０がノイズ源となりにくい。したがって、本実施形態による半導体ＩＣ内蔵基板１００は、ＣＤＭＡ方式の携帯電話機用の半導体ＩＣ内蔵基板として非常に好適であると言える。   In addition, in the present embodiment, since the magnetic sheet 154 is disposed on the front side of the metal shield 151 when viewed from the semiconductor IC 130, reflection of radiation noise on the metal shield 151 is also greatly reduced. As a result, even higher EMC characteristics can be obtained in this embodiment. For this reason, even when a large number of ICs are densely mounted in a narrow space like a mobile phone, the semiconductor IC 130 is unlikely to be a noise source. Therefore, it can be said that the semiconductor IC-embedded substrate 100 according to the present embodiment is very suitable as a semiconductor IC-embedded substrate for a CDMA mobile phone.

特に、半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上、より好ましくは２μｍ以上とすれば、半導体ＩＣ１３０と樹脂層１２との密着性が大幅に向上することから、半導体ＩＣ１３０と樹脂層１２との間に隙間が生じることがほとんどなくなる。このため、隙間の存在によって全体的な機械的強度が低下したり、隙間に残存するガスや水分によって腐食が生じるなどの不具合が生じにくくなり、高い信頼性を得ることが可能となる。   In particular, if the surface roughness (Ra) of the back surface 130b of the semiconductor IC 130 is 1 μm or more, more preferably 2 μm or more, the adhesion between the semiconductor IC 130 and the resin layer 12 is greatly improved. There is almost no gap between the two. For this reason, the overall mechanical strength is reduced due to the presence of the gap, and it is difficult to cause problems such as corrosion due to gas or moisture remaining in the gap, and high reliability can be obtained.

以上説明したように、本実施形態によれば、非常に高いＥＭＣ特性を得ることが可能となる。   As described above, according to this embodiment, it is possible to obtain very high EMC characteristics.

以下、本発明の好ましい他の実施形態について説明する。   Hereinafter, other preferred embodiments of the present invention will be described.

図３は、本発明の好ましい他の実施形態による半導体ＩＣ内蔵基板４００の構造を示す略断面図である。   FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded substrate 400 according to another preferred embodiment of the present invention.

図３に示すように、本実施形態による半導体ＩＣ内蔵基板４００は、積層された樹脂層１１１，１１２からなる多層基板１１０と、多層基板１１０の一方の表面１１０ｂ側に設けられた金属シールド１５１と、多層基板１１０の一方の表面１１０ｂと金属シールド１５１との間に設けられた磁性体シート１５４と、多層基板１１０の他方の表面１１０ａ側に設けられた信号端子電極１２１及びグランド端子電極１２２と、多層基板１１０の内部に埋め込まれた半導体ＩＣ１３０とを備えて構成されている。実使用時においては、図示しないマザーボードの実装面と多層基板１１０の他方の表面１１０ａとが対向するよう、半導体ＩＣ内蔵基板４００がマザーボードに搭載され、マザーボードの実装面に設けられた端子電極と、半導体ＩＣ内蔵基板４００に設けられた端子電極１２１，１２２とが電気的且つ機械的に接続される。   As shown in FIG. 3, the semiconductor IC-embedded substrate 400 according to the present embodiment includes a multilayer substrate 110 composed of laminated resin layers 111 and 112, and a metal shield 151 provided on one surface 110b side of the multilayer substrate 110. A magnetic sheet 154 provided between one surface 110b of the multilayer substrate 110 and the metal shield 151; a signal terminal electrode 121 and a ground terminal electrode 122 provided on the other surface 110a side of the multilayer substrate 110; A semiconductor IC 130 embedded in the multilayer substrate 110 is provided. In actual use, the semiconductor IC built-in substrate 400 is mounted on the motherboard so that the mounting surface of the motherboard (not shown) and the other surface 110a of the multilayer substrate 110 face each other, and terminal electrodes provided on the mounting surface of the motherboard; Terminal electrodes 121 and 122 provided on the semiconductor IC built-in substrate 400 are electrically and mechanically connected.

半導体ＩＣ１３０の各ランド電極（図３には示されていない）は、対応するスタッドバンプ１３２を介して、内部配線パターン１４１と電気的に接続されている。内部配線パターン１４１は、樹脂層１１１等を貫通して設けられたポスト電極１４３等を介し、最終的に信号端子電極１２１等に接続される。   Each land electrode (not shown in FIG. 3) of the semiconductor IC 130 is electrically connected to the internal wiring pattern 141 via the corresponding stud bump 132. The internal wiring pattern 141 is finally connected to the signal terminal electrode 121 or the like via a post electrode 143 or the like provided through the resin layer 111 or the like.

また、多層基板１１０の他方の表面１１０ａには、グランドパターン１４２が形成されており、半導体ＩＣ１３０の裏面１３０ｂの全面がグランドパターン１４２と接している。グランドパターン１４２上には、複数のグランド端子電極１２２が設けられており、これら複数のグランド端子電極１２２は放熱性を高める役割をも果たす。本実施形態では、グランドパターン１４２は半導体ＩＣ１３０の裏面１３０ｂの全面を覆っているが、特に、多層基板１１０の一方の表面１１０ａのうち、少なくとも信号端子電極１２１が形成された領域を除くほぼ全面を覆っていることが好ましい。   A ground pattern 142 is formed on the other surface 110 a of the multilayer substrate 110, and the entire back surface 130 b of the semiconductor IC 130 is in contact with the ground pattern 142. A plurality of ground terminal electrodes 122 are provided on the ground pattern 142, and the plurality of ground terminal electrodes 122 also serve to enhance heat dissipation. In the present embodiment, the ground pattern 142 covers the entire surface of the back surface 130b of the semiconductor IC 130. In particular, at least one surface 110a of the multilayer substrate 110 excluding at least the region where the signal terminal electrode 121 is formed. It is preferable to cover.

本実施形態では、内蔵する半導体ＩＣ１３０として、より動作周波数の高いＣＰＵやＤＳＰを選択することが可能である。動作周波数の高い半導体ＩＣほど、高速スイッチングにより多量の熱を発生するが、本実施形態による半導体ＩＣ内蔵基板４００では、半導体ＩＣ１３０の裏面１３０ｂの全面がグランドパターン１４２に接しており、しかも、このグランドパターン１４２自体にグランド端子電極１２２が設けられていることから、半導体ＩＣ１３０が発する熱はグランド端子電極１２２を介して極めて効率よくマザーボードへと伝達する。特に、半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上、より好ましくは２μｍ以上とすれば、半導体ＩＣ１３０とグランドパターン１４２との密着性が高まることから、非常に高い放熱性を得ることが可能となり、半導体ＩＣ１３０の発熱による信頼性の低下を効果的に防止することが可能となる。   In this embodiment, it is possible to select a CPU or DSP having a higher operating frequency as the built-in semiconductor IC 130. A semiconductor IC with a higher operating frequency generates a larger amount of heat due to high-speed switching. However, in the semiconductor IC-embedded substrate 400 according to the present embodiment, the entire back surface 130b of the semiconductor IC 130 is in contact with the ground pattern 142. Since the ground terminal electrode 122 is provided on the pattern 142 itself, the heat generated by the semiconductor IC 130 is transferred to the mother board via the ground terminal electrode 122 very efficiently. In particular, if the surface roughness (Ra) of the back surface 130b of the semiconductor IC 130 is set to 1 μm or more, more preferably 2 μm or more, the adhesion between the semiconductor IC 130 and the ground pattern 142 is improved, so that extremely high heat dissipation is obtained. Therefore, it is possible to effectively prevent a decrease in reliability due to heat generation of the semiconductor IC 130.

図４は、本発明の好ましい他の実施形態による半導体ＩＣ内蔵基板５００の構造を示す略断面図である。   FIG. 4 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded substrate 500 according to another preferred embodiment of the present invention.

図４に示すように、本実施形態による半導体ＩＣ内蔵基板５００は、多層基板１１０の側面に金属シールド１５２が設けられている点において上述した半導体ＩＣ内蔵基板１００と異なる。その他の点は、上述した半導体ＩＣ内蔵基板１００と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。   As shown in FIG. 4, the semiconductor IC-embedded substrate 500 according to the present embodiment is different from the semiconductor IC-embedded substrate 100 described above in that a metal shield 152 is provided on the side surface of the multilayer substrate 110. Since the other points are the same as those of the above-described semiconductor IC-embedded substrate 100, the same elements are denoted by the same reference numerals, and redundant description is omitted.

本実施形態では、多層基板１１０の側面にも金属シールド１５２が設けられていることから、多層基板１１０の側面方向への輻射ノイズについても効果的に遮断され、より高いＥＭＣ特性を得ることが可能となる。側面の金属シールド１５２についても、無電解メッキ、電解メッキ、金属箔の貼り付け、蒸着、スパッタリング、印刷等により行うことができ、その材料としては、銅（Ｃｕ）を選択することが好ましい。   In this embodiment, since the metal shield 152 is also provided on the side surface of the multilayer substrate 110, radiation noise in the side surface direction of the multilayer substrate 110 is also effectively blocked, and higher EMC characteristics can be obtained. It becomes. The metal shield 152 on the side surface can also be formed by electroless plating, electrolytic plating, metal foil attachment, vapor deposition, sputtering, printing, or the like, and it is preferable to select copper (Cu) as the material.

図５は、本発明の好ましいさらに他の実施形態による半導体ＩＣ内蔵基板６００の構造を示す略断面図であり、図６は、半導体ＩＣ内蔵基板６００の透視略平面図である。   FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded substrate 600 according to still another preferred embodiment of the present invention, and FIG. 6 is a perspective schematic plan view of the semiconductor IC-embedded substrate 600.

図５及び図６に示すように、本実施形態による半導体ＩＣ内蔵基板６００は、半導体ＩＣ１３０を取り囲むように配置され、グランドパターン１４２と金属シールド１５１とを接続する複数のスルーホール電極１５３をさらに備えている点において上述した半導体ＩＣ内蔵基板４００と異なる。その他の点は、上述した半導体ＩＣ内蔵基板４００と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。   As shown in FIGS. 5 and 6, the semiconductor IC-embedded substrate 600 according to the present embodiment further includes a plurality of through-hole electrodes 153 that are disposed so as to surround the semiconductor IC 130 and connect the ground pattern 142 and the metal shield 151. This is different from the semiconductor IC built-in substrate 400 described above. Since the other points are the same as those of the above-described semiconductor IC-embedded substrate 400, the same elements are denoted by the same reference numerals, and redundant description is omitted.

本実施形態による半導体ＩＣ内蔵基板３００は、図４に示した半導体ＩＣ内蔵基板５００のように多層基板１１０の側面が金属シールド１５２によって覆われていないが、半導体ＩＣ１３０の動作周波数の逆数をλとした場合、これらスルーホール電極１５３の配列ピッチＰをλ／１６以下に設定することにより、側面方向に伝播する輻射ノイズの大部分を遮断することが可能となる。つまり、多層基板１１０の側面に対する何らの加工を施すことなく、高いＥＭＣ特性を得ることが可能となる。   In the semiconductor IC-embedded substrate 300 according to the present embodiment, the side surface of the multilayer substrate 110 is not covered with the metal shield 152 unlike the semiconductor IC-embedded substrate 500 shown in FIG. 4, but the reciprocal of the operating frequency of the semiconductor IC 130 is λ. In this case, by setting the arrangement pitch P of these through-hole electrodes 153 to λ / 16 or less, it is possible to block most of the radiation noise that propagates in the side surface direction. That is, it is possible to obtain high EMC characteristics without performing any processing on the side surface of the multilayer substrate 110.

スルーホール電極１５３の配列ピッチＰは、狭ければ狭いほどシールド効果が高まり、これをλ／６４以下に設定すれば、図４に示した半導体ＩＣ内蔵基板５００のように多層基板１１０の側面に金属シールド１５２を設けた場合と同等のシールド特性を得ることが可能となる。   The narrower the arrangement pitch P of the through-hole electrodes 153, the higher the shielding effect. If this is set to λ / 64 or less, the side surface of the multilayer substrate 110 as shown in FIG. It becomes possible to obtain a shield characteristic equivalent to the case where the metal shield 152 is provided.

尚、スルーホール電極１５３の配列ピッチＰは完全に一定である必要はなく、ある程度のばらつきが存在していても構わない。配列ピッチＰが一定でない場合には、配列ピッチＰの平均値をλ／１６以下、好ましくはλ／６４以下に設定すればよい。   Note that the arrangement pitch P of the through-hole electrodes 153 does not have to be completely constant, and some variation may exist. When the arrangement pitch P is not constant, the average value of the arrangement pitch P may be set to λ / 16 or less, preferably λ / 64 or less.

図７は、本発明の好ましいさらに他の実施形態による半導体ＩＣ内蔵基板７００の構造を示す略断面図である。   FIG. 7 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded substrate 700 according to still another preferred embodiment of the present invention.

図７に示すように、本実施形態による半導体ＩＣ内蔵基板７００は、多層基板１１０の側面と金属シールド１５２との間にさらに磁性体シート１５４が設けられている点において上述した半導体ＩＣ内蔵基板５００と異なる。その他の点は、上述した半導体ＩＣ内蔵基板５００と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。   As shown in FIG. 7, the semiconductor IC-embedded substrate 700 according to the present embodiment has the semiconductor IC-embedded substrate 500 described above in that a magnetic sheet 154 is further provided between the side surface of the multilayer substrate 110 and the metal shield 152. And different. Since the other points are the same as those of the above-described semiconductor IC-embedded substrate 500, the same elements are denoted by the same reference numerals, and redundant description is omitted.

本実施形態では、多層基板１１０の側面にも磁性体シート１５４が設けられていることから、金属シールド１５２での輻射ノイズの反射についても大幅に低減される。これにより、本実施形態ではよりいっそう高いＥＭＣ特性を得ることが可能となる。   In the present embodiment, since the magnetic sheet 154 is also provided on the side surface of the multilayer substrate 110, reflection of radiation noise by the metal shield 152 is also greatly reduced. As a result, even higher EMC characteristics can be obtained in this embodiment.

尚、磁性体シート１５４を設けるとともに、樹脂層１１１，１１２の少なくとも１層に磁性体粉末を混合することも好ましい。この場合、磁気特性がよりいっそう向上することから、金属シールド１５１，１５２による輻射ノイズの反射をよりいっそう低減することができる。樹脂層に混合する磁性体粉末としては、フェライト粉末や金属磁性体粉末を選択することができるが、高い磁気特性を得つつ絶縁性を確保するためには、磁性体粉末として、略断面図である図８に示すように表面が絶縁体１５５で覆われた金属磁性体１５６を用いることが非常に好ましい。   In addition, it is also preferable to provide the magnetic material sheet 154 and mix the magnetic material powder in at least one of the resin layers 111 and 112. In this case, since the magnetic characteristics are further improved, reflection of radiation noise by the metal shields 151 and 152 can be further reduced. Ferrite powder and metal magnetic powder can be selected as the magnetic powder to be mixed in the resin layer. However, in order to ensure insulation while obtaining high magnetic properties, the magnetic powder is shown in a schematic cross-sectional view. As shown in FIG. 8, it is very preferable to use a metal magnetic body 156 whose surface is covered with an insulator 155.

本発明は、以上説明した実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。   The present invention is not limited to the embodiments described above, and various modifications are possible within the scope of the invention described in the claims, and these are also included in the scope of the present invention. Needless to say.

例えば、上記各実施形態では、半導体ＩＣを埋め込む基板として多層基板を用いているが、本発明においてこれが多層構造であることは必須でなく、１層のみの樹脂層からなる単層構造の基板であっても構わない。但し、半導体ＩＣの埋め込みは多層基板において特に好適であることから、半導体ＩＣを埋め込む基板としては、複数の樹脂層からなる多層基板を用いることが好ましい。   For example, in each of the above embodiments, a multilayer substrate is used as a substrate for embedding a semiconductor IC. However, in the present invention, it is not essential that this is a multilayer structure, and a single-layer structure substrate composed of only one resin layer is used. It does not matter. However, since embedding of the semiconductor IC is particularly suitable for a multilayer substrate, it is preferable to use a multilayer substrate composed of a plurality of resin layers as the substrate for embedding the semiconductor IC.

本発明の好ましい実施の形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。1 is a schematic cross-sectional view showing a structure of a semiconductor IC-embedded substrate 100 according to a preferred embodiment of the present invention. 半導体ＩＣ１３０の構造を示す略斜視図である。2 is a schematic perspective view showing a structure of a semiconductor IC 130. FIG. 本発明の好ましい他の実施形態による半導体ＩＣ内蔵基板４００の構造を示す略断面図である。It is a schematic sectional drawing which shows the structure of the board | substrate 400 with a built-in semiconductor IC by other preferable embodiment of this invention. 本発明の好ましいさらに他の実施形態による半導体ＩＣ内蔵基板５００の構造を示す略断面図である。It is a schematic sectional drawing which shows the structure of the board | substrate 500 with a built-in semiconductor IC by further another preferable embodiment of this invention. 本発明の好ましいさらに他の実施形態による半導体ＩＣ内蔵基板６００の構造を示す略断面図である。FIG. 10 is a schematic cross-sectional view showing the structure of a semiconductor IC-embedded substrate 600 according to still another preferred embodiment of the present invention. 半導体ＩＣ内蔵基板６００の透視略平面図である。It is a see-through | perspective schematic plan view of the board | substrate 600 with a built-in semiconductor IC. 本発明の好ましいさらに他の実施形態による半導体ＩＣ内蔵基板７００の構造を示す略断面図である。It is a schematic sectional drawing which shows the structure of the board | substrate 700 with a built-in semiconductor IC by further another preferable embodiment of this invention. 表面が絶縁体１５５で覆われた金属磁性体１５６を示す略断面図である。5 is a schematic cross-sectional view showing a metal magnetic body 156 whose surface is covered with an insulator 155. FIG.

符号の説明Explanation of symbols

１００，４００，５００，６００，７００ 半導体ＩＣ内蔵基板
１０，１１０ 多層基板
１０ａ，１１０ｂ 多層基板の一方の表面
１１０ａ 多層基板の他方の表面
１１〜１３，１１１，１１２ 樹脂層
１２１ 信号端子電極
１２２ グランド端子電極
１３０ 半導体ＩＣ
１３０ａ 半導体ＩＣの主面
１３０ｂ 半導体ＩＣの裏面
１３１ ランド電極
１３２ スタッドバンプ
１５，１４１ 内部配線パターン
１４２ グランドパターン
１６，１４３ ポスト電極
１５１，１５２ 金属シールド
１５３ スルーホール電極
１５４ 磁性体シート
１５５ 絶縁体
１５６ 金属磁性体 100, 400, 500, 600, 700 Semiconductor IC-embedded substrate 10, 110 Multilayer substrate 10a, 110b One surface 110a of the multilayer substrate The other surface 11-13, 111, 112 of the multilayer substrate 121 Resin layer 121 Signal terminal electrode 122 Ground terminal Electrode 130 Semiconductor IC
130a Main surface 130b of semiconductor IC 130 Back surface 131 of semiconductor IC Land electrode 132 Stud bump 15, 141 Internal wiring pattern 142 Ground pattern 16, 143 Post electrode 151, 152 Metal shield 153 Through hole electrode 154 Magnetic sheet 155 Insulator 156 Metal magnetism body

Claims (8)

少なくとも１層の樹脂層を含む基板と、前記基板の内部に埋め込まれた半導体ＩＣと、少なくとも前記基板の一方の表面を覆う金属シールドと、少なくとも前記基板の前記一方の表面と前記金属シールドとの間に設けられた磁性体シートとを備えることを特徴とする半導体ＩＣ内蔵基板。   A substrate including at least one resin layer; a semiconductor IC embedded in the substrate; a metal shield covering at least one surface of the substrate; and at least the one surface of the substrate and the metal shield. A semiconductor IC-embedded substrate comprising a magnetic sheet provided therebetween. 前記金属シールドは、前記基板の側面をさらに覆っていることを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。   2. The semiconductor IC built-in substrate according to claim 1, wherein the metal shield further covers a side surface of the substrate. 前記磁性体シートは、さらに、前記基板の前記側面と前記金属シールドとの間に設けられていることを特徴とする請求項２に記載の半導体ＩＣ内蔵基板。   The semiconductor IC built-in substrate according to claim 2, wherein the magnetic sheet is further provided between the side surface of the substrate and the metal shield. 前記基板の他方の表面に形成されたグランドパターンをさらに備え、前記半導体ＩＣのランド電極が形成された主面と対向する裏面の全面は、前記グランドパターンと接していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体ＩＣ内蔵基板。   The ground pattern formed on the other surface of the substrate is further provided, and the entire back surface facing the main surface on which the land electrode of the semiconductor IC is formed is in contact with the ground pattern. 4. The semiconductor IC built-in substrate according to any one of 1 to 3. 前記半導体ＩＣを取り囲むように配置され、前記グランドパターンと前記金属シールドとを接続する複数のスルーホール電極をさらに備え、前記複数のスルーホール電極の配列ピッチは、前記半導体ＩＣの動作周波数の逆数をλとした場合、λ／１６以下に設定されていることを特徴とする請求項４に記載の半導体ＩＣ内蔵基板。   The semiconductor IC further includes a plurality of through-hole electrodes that are arranged to surround the semiconductor IC and connect the ground pattern and the metal shield, and an arrangement pitch of the plurality of through-hole electrodes is a reciprocal of an operating frequency of the semiconductor IC. 5. The semiconductor IC-embedded substrate according to claim 4, wherein λ / 16 is set to λ / 16 or less. 前記複数のスルーホール電極の配列ピッチがλ／６４以下に設定されていることを特徴とする請求項５に記載の半導体ＩＣ内蔵基板。   6. The semiconductor IC-embedded substrate according to claim 5, wherein an arrangement pitch of the plurality of through-hole electrodes is set to λ / 64 or less. 前記半導体ＩＣのランド電極が形成された主面と対向する裏面の表面粗さ（Ｒａ）が１μｍ以上であることを特徴とする１乃至６のいずれか１項に記載の半導体ＩＣ内蔵基板。   7. The semiconductor IC-embedded substrate according to claim 1, wherein a surface roughness (Ra) of a back surface opposite to a main surface on which the land electrode of the semiconductor IC is formed is 1 μm or more. 前記半導体ＩＣが研磨により薄膜化されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体ＩＣ内蔵基板。
8. The semiconductor IC-embedded substrate according to claim 1, wherein the semiconductor IC is thinned by polishing.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008051686A (en) * 2006-08-25 2008-03-06 Dainippon Printing Co Ltd Sensor unit and manufacturing method therefor
WO2008120755A1 (en) * 2007-03-30 2008-10-09 Nec Corporation Circuit board incorporating functional element, method for manufacturing the circuit board, and electronic device
WO2009093343A1 (en) 2008-01-25 2009-07-30 Ibiden Co., Ltd. Multilayer wiring board and its manufacturing method
JP2009302803A (en) * 2008-06-12 2009-12-24 Sony Corp Inductor module, silicon tuner module and semiconductor device
JP2013004576A (en) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd Semiconductor device
JP2015002240A (en) * 2013-06-14 2015-01-05 日立金属株式会社 Flip-chip packaging method
CN104576563A (en) * 2014-12-30 2015-04-29 华天科技（西安）有限公司 Embedded sensor chip system packaging structure
JP2015149514A (en) * 2015-05-27 2015-08-20 株式会社村田製作所 multilayer circuit module
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials
WO2016186103A1 (en) * 2015-05-20 2016-11-24 株式会社村田製作所 High frequency module
JP2017174949A (en) * 2016-03-23 2017-09-28 Tdk株式会社 Electronic circuit package

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008051686A (en) * 2006-08-25 2008-03-06 Dainippon Printing Co Ltd Sensor unit and manufacturing method therefor
WO2008120755A1 (en) * 2007-03-30 2008-10-09 Nec Corporation Circuit board incorporating functional element, method for manufacturing the circuit board, and electronic device
JPWO2008120755A1 (en) * 2007-03-30 2010-07-15 日本電気株式会社 Functional element built-in circuit board, manufacturing method thereof, and electronic device
WO2009093343A1 (en) 2008-01-25 2009-07-30 Ibiden Co., Ltd. Multilayer wiring board and its manufacturing method
US8168893B2 (en) 2008-01-25 2012-05-01 Ibiden, Co., Ltd. Multilayer wiring board with concave portion for accomodating electronic component
JP2009302803A (en) * 2008-06-12 2009-12-24 Sony Corp Inductor module, silicon tuner module and semiconductor device
US8338912B2 (en) 2008-06-12 2012-12-25 Sony Corporation Inductor module, silicon tuner module and semiconductor device
JP2013004576A (en) * 2011-06-13 2013-01-07 Shinko Electric Ind Co Ltd Semiconductor device
JP2015002240A (en) * 2013-06-14 2015-01-05 日立金属株式会社 Flip-chip packaging method
US20150245548A1 (en) * 2014-02-26 2015-08-27 Sparton Corporation Control of electric field effects in a printed circuit board assembly using embedded nickel-metal composite materials
CN104576563A (en) * 2014-12-30 2015-04-29 华天科技（西安）有限公司 Embedded sensor chip system packaging structure
WO2016186103A1 (en) * 2015-05-20 2016-11-24 株式会社村田製作所 High frequency module
CN107535078A (en) * 2015-05-20 2018-01-02 株式会社村田制作所 High-frequency model
US10455748B2 (en) 2015-05-20 2019-10-22 Murata Manufacturing Co., Ltd. High-frequency module
CN107535078B (en) * 2015-05-20 2020-03-31 株式会社村田制作所 High frequency module
JP2015149514A (en) * 2015-05-27 2015-08-20 株式会社村田製作所 multilayer circuit module
JP2017174949A (en) * 2016-03-23 2017-09-28 Tdk株式会社 Electronic circuit package
US9953932B2 (en) 2016-03-23 2018-04-24 Tdk Corporation Electronic circuit package

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