JP2006012163A5

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Publication number: JP2006012163A5
Application number: JP2005179948A
Authority: JP
Filing date: 2005-06-20
Publication date: 2008-06-19
Anticipated expiration: 2025-06-20

Claims

実行するための命令を選択及びデコードする命令ロジックと、
前記命令によって指定されたオペレーションを遂行する実行ロジックと、
前記命令からのレジスタ識別子を使用して参照されるレジスタ・データを記憶する複数のレジスタと、
を含み、
前記複数のレジスタが複数のレベルとして編成され、
前記複数のレベルが、
（ａ）第１のアクセス待ち時間及び第１の数のレジスタを有する第１レベルと、
（ｂ）第２のアクセス待ち時間及び第２の数のレジスタを有し、前記第２のアクセス待ち時間が前記第１のアクセス待ち時間よりも長く、前記第２の数のレジスタが前記第１の数のレジスタよりも多い、第２レベルとを含み、
前記実行ロジックへの入力に対して、前記第１レベルのレジスタからの出力及び前記第２レベルのレジスタからの出力のいずれか１つを選択するための実行入力選択ロジックを含む、
ディジタル・データ処理装置。
前記第１レベルの前記レジスタに含まれたレジスタ・データが前記第２レベルの前記レジスタに含まれたレジスタ・データのサブセットである、請求項１に記載のディジタル・データ処理装置。
前記第１レベルの各レジスタが、前記第２レベルのレジスタの複数の個別のサブセットにおける対応するサブセットのレジスタの内容を記憶し、前記対応するサブセットのレジスタが前記第２レベルの複数のレジスタを含む、請求項２に記載のディジタル・データ処理装置。
前記第１レベルの唯一のレジスタが前記第２レベルの前記レジスタの前記対応するサブセットのそれぞれに対応する、請求項３に記載のディジタル・データ処理装置。
前記第１レベルの前記レジスタの各々が、最近参照された前記第２レベルのレジスタの対応するサブセットのレジスタの内容を記憶する、請求項４に記載のディジタル・データ処理装置。
前記レジスタ識別子の各々がＮビットからなり、前記第１レベルの前記レジスタが前記レジスタ識別子のＭビット部分を使用してアクセスされる（但し、Ｎ＞Ｍ＞１）、請求項１に記載のディジタル・データ処理装置。
前記第１レベルの各レジスタは、該レジスタをアクセスする際に使用される前記レジスタ識別子のＭビット部分の値と等しい値をそのＭビット部分に有する複数のレジスタ識別子により各々参照される複数の前記第２レベルのレジスタのサブセットのうちのいずれかのレジスタの内容を記憶する、請求項６に記載のディジタル・データ処理装置。
前記第１レベルの前記レジスタに書き込むために前記実行ロジックに生成された複数の結果の１つを選択するための結果選択ロジックを更に含み、
前記結果選択ロジックが前記第２レベルの前記レジスタの少なくとも１つの出力を入力として更に受ける、請求項１に記載のディジタル・データ処理装置。
命令の選択されたシーケンスに対する前記第１レベルのレジスタからの出力をディセーブルするために前記実行入力選択ロジックを制御する、請求項１に記載のディジタル・データ処理装置。
前記実行入力選択ロジックの制御は、前記第１レベルのレジスタの参照において検出された無効データの比率を動的に監視し、監視結果に基づいて行う、請求項９に記載のディジタル・データ処理装置。
前記第１レベルのレジスタからの出力が有効である場合に前記出力を選択し、前記第１レベルのレジスタからの出力が有効でない場合に前記第２レベルのレジスタからの出力を選択するように前記実行入力選択ロジックを制御する、請求項１に記載のディジタル・データ処理装置。
前記命令ロジックが、実行のための命令を複数のスレッドから同時に選択及びデコードし、
前記複数のレジスタが複数のレジスタ・セットを含み、前記レジスタ・セットの各々が前記複数のスレッドにおけるそれぞれのスレッドに対応し且つ前記第１レベルのレジスタ及び前記第２レベルのレジスタを含む、
請求項１に記載のディジタル・データ処理装置。
前記命令ロジックが単一のクロック・サイクルにおいて実行するための複数の命令をディスパッチすることができる、請求項１に記載のディジタル・データ処理装置。
複数の汎用レジスタとスカラ・データを処理するための実行ロジックとを有する実行ユニットと、
複数のオペランド・セットに関するオペレーションを並行して遂行するためのベクトル処理サブユニットと、
を更に含み、
前記ベクトル処理サブユニットが複数のレベルとして編成された前記複数のレジスタを含む、請求項１に記載のディジタル・データ処理装置。
単一の半導体チップとして具現化される、請求項１に記載のディジタル・データ処理装置。
命令を含むデータを記憶するためのメモリと、
前記メモリからの命令を実行するための少なくとも１つのプロセッサと、
を含み、
前記プロセッサが、
（ａ）実行するための命令を選択及びデコードする命令ロジックと、
（ｂ）前記命令によって指定されたオペレーションを遂行する実行ロジックと、
（ｃ）前記命令からのレジスタ識別子を使用して参照されるレジスタ・データを記憶する複数のレジスタと、
を含み、
前記複数のレジスタが複数のレベルとして編成され、
前記複数のレベルが、
（ｉ）第１のアクセス待ち時間及び第１の数のレジスタを有する第１レベルと、
（ii）第２のアクセス待ち時間及び第２の数のレジスタを有し、前記第２のアクセス待ち時間が前記第１のアクセス待ち時間よりも長く、前記第２の数のレジスタが前記第１の数のレジスタよりも多い、第２レベルとを含み、
前記実行ロジックへの入力に対して、前記第１レベルのレジスタからの出力及び前記第２レベルのレジスタからの出力のいずれか１つを選択するための実行入力選択ロジックを含む、
コンピュータ・システム。
前記第１レベルの前記レジスタに含まれたレジスタ・データが前記第２レベルの前記レジスタに含まれたレジスタ・データのサブセットである、請求項１６に記載のコンピュータ・システム。
前記第１レベルの各レジスタが、前記第２レベルのレジスタの複数の個別のサブセットの対応するサブセットのレジスタの内容を記憶し、前記対応するサブセットのレジスタが前記第２レベルの複数のレジスタを含む、請求項１７に記載のコンピュータ・システム。
前記第１レベルの唯一のレジスタが前記第２レベルの前記レジスタの前記対応するサブセットのそれぞれに対応する、請求項１８に記載のコンピュータ・システム。
前記第１レベルの前記レジスタの各々が、最近参照された前記第２レベルのレジスタの対応するサブセットのレジスタの内容を記憶する、請求項１９に記載のコンピュータ・システム。
前記レジスタ識別子の各々がＮビットからなり、前記第１レベルの前記レジスタが前記レジスタ識別子のＭビット部分を使用してアクセスされる（但し、Ｎ＞Ｍ＞１）、請求項１６に記載のコンピュータ・システム。
前記第１レベルの各レジスタは、該レジスタをアクセスする際に使用される前記レジスタ識別子のＭビット部分の値と等しい値をそのＭビット部分に有する複数のレジスタ識別子により各々参照される複数の前記第２レベルのレジスタのサブセットのうちのいずれかのレジスタの内容を記憶する、請求項２１に記載のコンピュータ・システム。
前記プロセッサが、前記第１レベルの前記レジスタに書き込むために前記実行ロジックに生成された複数の結果の１つを選択するための結果選択ロジックを更に含み、
前記結果選択ロジックが、前記第２レベルの前記レジスタの少なくとも１つの出力を入力として更に受ける、請求項１６に記載のコンピュータ・システム。
前記プロセッサが、命令の選択されたシーケンスに対する前記第１レベルのレジスタからの出力をディセーブルするために前記実行入力選択ロジックを制御する、請求項１６に記載のコンピュータ・システム。
前記実行入力選択ロジックの制御は、前記第１レベルのレジスタの参照において検出された無効データの比率を動的に監視し、監視結果に基づいて行う、請求項２４に記載のコンピュータ・システム。
前記プロセッサは、前記第１レベルのレジスタからの出力が有効である場合に前記出力を選択し、前記第１レベルのレジスタからの出力が有効でない場合に前記第２レベルのレジスタからの出力を選択するように前記実行入力選択ロジックを制御する、請求項１６に記載のコンピュータ・システム。
前記命令ロジックが、実行のための命令を複数のスレッドから同時に選択及びデコードし、
前記複数のレジスタが複数のレジスタ・セットを含み、前記レジスタ・セットの各々が前記複数のスレッドにおけるそれぞれのスレッドに対応し且つ前記第１レベルのレジスタ及び前記第２レベルのレジスタを含む、
請求項１６に記載のコンピュータ・システム。
複数のプロセッサを含み、
前記プロセッサの各々が、
（ａ）実行するための命令を選択及びデコードする命令ロジックと、
（ｂ）前記命令によって指定されたオペレーションを遂行する実行ロジックと、
（ｃ）前記命令からのレジスタ識別子を使用して参照されるレジスタ・データを記憶する複数のレジスタと、
を含み、
前記複数のレジスタが複数のレベルとして編成され、
前記複数のレベルが、
（ｉ）第１のアクセス待ち時間及び第１の数のレジスタを有する第１レベルと、
（ii）第２のアクセス待ち時間及び第２の数のレジスタを有し、前記第２のアクセス待ち時間が前記第１のアクセス待ち時間よりも長く、前記第２の数のレジスタが前記第１の数のレジスタよりも多い、第２レベルとを含み、
前記実行ロジックへの入力に対して、前記第１レベルのレジスタからの出力及び前記第２レベルのレジスタからの出力のいずれか１つを選択するための実行入力選択ロジックを含む、
コンピュータ・システム。
前記メモリに含まれたデータの選択的部分を一時的に記憶するためのキャッシュ・メモリを更に含む、請求項１６に記載のコンピュータ・システム。