JP2006005341A - Laminating soi substrate and its manufacturing method - Google Patents

Laminating soi substrate and its manufacturing method Download PDF

Info

Publication number
JP2006005341A
JP2006005341A JP2005147310A JP2005147310A JP2006005341A JP 2006005341 A JP2006005341 A JP 2006005341A JP 2005147310 A JP2005147310 A JP 2005147310A JP 2005147310 A JP2005147310 A JP 2005147310A JP 2006005341 A JP2006005341 A JP 2006005341A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
wafer
layer
active layer
soi
surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005147310A
Other languages
Japanese (ja)
Inventor
Shinichi Tomita
Masahide Tsutsumi
真一 冨田
正英 堤
Original Assignee
Sumco Corp
株式会社Sumco
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator

Abstract

PROBLEM TO BE SOLVED: To provide a laminating SOI substrate, capable of treating a metal dopant of SOI layer in gettering at heat treatment time in device process, and its manufacturing method.
SOLUTION: A crystal defect R is formed in a resistive layer 10b of a wafer 10 for active layer. This can make the metal dopant existing in a SOI layer 10A be caught by the crystal defect R at the heat treating time in the device process. As a result, nonconformity making the properties of a device deteriorate can be suppressed, in such a way that the crystal defects or electric rank order caused by heavy metal contamination occurs near the front surface of the SOI layer 10A.
COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は貼り合わせSOI基板およびその製造方法、詳しくはSOI層にゲッタリングサイトが形成された貼り合わせSOI基板およびその製造方法に関する。 The present invention SOI substrate and a manufacturing method thereof bonded, more particularly bonded SOI substrate and a manufacturing method thereof gettering site is formed in the SOI layer.

2枚のシリコンウェーハを貼り合わせた貼り合わせ基板の一種として、貼り合わせSOI(Silicon on Insulator)基板が知られている。 As two kind of silicon wafers and the combined combined adhered laminated substrates, it is bonded SOI (Silicon on Insulator) substrate has been known. これは、表面にデバイスが形成されるSOI層(活性層)と、これをその裏面側から支持する支持基板用ウェーハとの間に、絶縁膜(シリコン酸化膜)が埋め込まれたものである。 This, SOI layer devices are formed on the surface (the active layer), which between the supporting substrate wafer which supports from its back surface side, in which the insulating film (silicon oxide film) is embedded. また、従来、n型のSOI層中に高濃度のn 層がイオン注入された貼り合わせSOI基板も開発されている。 Further, conventionally, a high concentration of n + layer in the SOI layer of the n-type have been developed also bonded SOI substrate is ion-implanted.
以下、図5のフローシートを参照し、従来のn 層を有する貼り合わせSOI基板の製造方法を説明する。 Hereinafter, with reference to the flow sheet of FIG. 5, a manufacturing method of a bonded SOI substrate having a conventional n + layer.

この図に示すように、所定量のヒ素またはアンチモンがドープされた単結晶シリコンインゴットをCZ法により引き上げる。 As shown in this figure, pulled by the CZ method single crystal silicon ingot predetermined amount of arsenic or antimony-doped. その後、得られた単結晶シリコンインゴットに対して、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを順次施す。 Thereafter, the single crystal silicon ingot obtained, block cutting, notching, sequentially performs slicing, beveling and mirror polishing to the surface. こうして、直径8インチの鏡面仕上げされたn型の活性層用ウェーハ(CZウェーハ)101が得られる(図5(a))。 Thus, the mirror-finished n-type active layer wafer (CZ wafer) of 8-inch diameter 101 is obtained (Figure 5 (a)). 一方、この活性層用ウェーハ101と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ102を用意する(図5(b))。 On the other hand, by the same procedure as the active layer wafer 101, the surface is prepared similar supporting substrate wafer 102 which is mirror-finished (Figure 5 (b)). その後、支持基板用ウェーハ102は熱酸化炉に挿入し、ここで熱酸化処理されてその表面に絶縁性のシリコン酸化膜102aが形成される。 Thereafter, the support substrate wafer 102 is inserted into a thermal oxidation furnace, wherein the thermal oxidation is by insulating silicon oxide film 102a is formed on the surface.

次に、活性層用ウェーハ101を中電流イオン注入装置内を用いて、ウェーハ表面からn型ドーパントであるヒ素またはアンチモンを、例えば注入エネルギー80KeV、ドーズ量2×10 15 atoms/cm で注入する。 Then, an active layer wafer 101 using a medium current ion implantation in the device, is injected from the wafer surface arsenic or antimony which is an n-type dopant, for example, implantation energy 80 KeV, a dose of 2 × 10 15 atoms / cm 2 . これにより、活性層用ウェーハ101の表層の所定深さに、イオン注入層Iが形成される。 Thus, a predetermined depth of the surface layer of the active layer wafer 101, the ion implantation layer I is formed.
その後、両ウェーハ101,102の鏡面同士をクリーンルーム内の室温下で重ね合わせる。 Thereafter, the mirror surface of both the wafer 101, 102 superimposed at room temperature in a clean room. これにより、貼り合わせウェーハ103が作製される。 As a result, the bonded wafer 103 is produced. この貼り合わせにより、活性層用ウェーハ101と支持基板用ウェーハ102との間に介在されたシリコン酸化膜102aの部分が、埋め込みシリコン酸化膜102bとなる。 This bonding, intervening portions of the silicon oxide film 102a between the active layer wafer 101 and the support substrate wafer 102, a buried silicon oxide film 102b.

次に、貼り合わせウェーハ103を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で貼り合わせ熱処理する。 Then inserted into a thermal oxidation furnace for bonding the bonded wafer 103 to the bonding heat treatment in an oxygen gas atmosphere. 貼り合わせ熱処理の温度は1100℃、熱処理時間は2時間である(図5(c))。 Bonding temperature of the heat treatment is 1100 ° C., the heat treatment time is 2 hours (FIG. 5 (c)). これにより、貼り合わせウェーハ103の露出面全体にシリコン酸化膜が形成される。 Thus, the silicon oxide film is formed on the entire exposed surface of the bonded wafer 103. このとき、活性層用ウェーハ101の貼り合わせ側の面付近で、イオン注入層Iのヒ素またはアンチモンが熱拡散され、n 層(高濃度不純物層)101aが形成される。 At this time, in the vicinity of the surface of the bonding side of the active layer wafer 101, arsenic or antimony ion implantation layer I are thermally diffused, n + layer (high concentration impurity layer) 101a is formed. その結果、活性層用ウェーハ101が埋め込みシリコン酸化膜(SiO )102bを含む場合、活性層用ウェーハ101は、n/n /SiO 構造となる。 As a result, when the active layer wafer 101 comprises a buried silicon oxide film (SiO 2) 102b, an active layer wafer 101 becomes n / n + / SiO 2 structure.

次いで、超音波照射によるボイド検査を行う。 Then, perform the void inspection by ultrasonic irradiation. 良品の貼り合わせウェーハ103については、面取りされた両ウェーハ101,102の外周部形状に起因した貼り合わせ不良領域を除去する。 The bonding of the non-defective wafer 103, removing the chamfered defective area bonding due to the outer peripheral portion shape of the two wafers 101 and 102 were. 具体的には、活性層用ウェーハ101の外周部が、そのデバイス形成面側から#800〜#1500のメタルボンド研削砥石により外周研削される(図5(d))。 Specifically, the outer peripheral portion of the active layer wafer 101 is grinding the outer periphery by the metal bond grinding wheel # 800 # 1500 from the device forming side (Fig. 5 (d)). 外周研削は、貼り合わせ界面に達しない深さに止められる。 Grinding the outer periphery is fixed to a depth not to reach the bonding interface of.

続いて、削り残し部101cが、アルカリエッチングにより除去される(図5(e))。 Subsequently, uncut portion 101c is removed by alkaline etching (FIG. 5 (e)). すなわち、貼り合わせウェーハ103が、KOHなどのアルカリ性エッチング液に浸漬され、削り残し部101cが溶かされる(外周エッチング)。 Namely, the bonded wafer 103 is immersed in an alkaline etching solution such as KOH, uncut portion 101c is dissolved (outer circumferential etching). こうして、支持基板用ウェーハ102の外周部の領域、具体的には埋め込みシリコン酸化膜102bの外周部が露出される。 Thus, the region of the outer peripheral portion of the supporting substrate wafer 102, the outer peripheral portion of the concrete buried silicon oxide film 102b is exposed.
次に、活性層用ウェーハ101が、そのデバイス形成面側から研削、研磨される。 Next, the active layer wafer 101 is ground from the device forming surface is polished. こうして、n/n /SiO 構造を有する、SOI層101Aが形成された貼り合わせSOI基板が作製される。 Thus, having a n / n + / SiO 2 structure, the bonded SOI substrate SOI layer 101A is formed is fabricated. (図5(f))。 (Fig. 5 (f)).

ところで、貼り合わせSOI基板のSOI層101Aに半導体デバイスを形成するデバイス工程では、n 層101aを有したSOI層101Aに対する金属不純物(鉄、銅、ニッケルなど)の汚染度合いが重要視される。 Incidentally, in the device step of forming a semiconductor device on SOI layer 101A of a bonded SOI substrate, metal impurities for SOI layer 101A having an n + layer 101a (iron, copper, nickel, etc.) pollution degree of the importance. それだけではなく、イオン注入を伴う貼り合わせSOI基板の特有の課題として、イオン注入工程およびその後の高温アニール工程(例えば熱酸化、貼り合わせ熱処理)で金属汚染が発生し、これが問題となっている。 Not only that, as unique challenges of a bonded SOI substrate involving ion implantation, metal contamination occurs in the ion implantation process and subsequent high-temperature annealing process (thermal oxidation, bonding heat treatment), which is a problem.

これらの工程での金属汚染が製品出荷後もSOI層101Aに残留すると、SOI層101Aの表面近傍に欠陥や電気的な準位が形成され、デバイスの特性が劣化する。 If the metal contamination in these processes remains after shipping products to SOI layer 101A, defects and electrical levels near the surface of the SOI layer 101A is formed, the device characteristics are degraded. この問題は、デバイス工程で金属汚染が起きた場合にも発生する。 This problem also occurs when metal contamination occurs in the device process. その結果、デバイスの歩留りが低下する。 As a result, the device yield is lowered. そこで、近年では貼り合わせSOI基板に対して、SOI層101Aの表面近傍に欠陥や電気的な準位を形成しない、イオン注入からデバイス工程まで継続可能なゲッタリング効果の発揮が求められている。 Therefore, with respect to a bonded SOI substrate in recent years, do not form defects or electrical level near the surface of the SOI layer 101A, the exertion of sustainable gettering effect is sought from the ion implantation to the device process.

従来、このような金属汚染の対策として、例えば特許文献1に記載された方法が知られている。 Conventionally, as a countermeasure against such metal contamination, for example, it is known the method described in Patent Document 1. これは、支持基板用ウェーハの略全域に、金属不純物のゲッタリングサイトとなる酸素析出物を形成するとともに、支持基板用ウェーハの埋め込み酸化膜近傍に転位群を形成したものである。 This is substantially the entire area of ​​the wafer for the support substrate, to form the oxygen precipitate which becomes a gettering site of metal impurities, it is obtained by forming a Dislocations the buried oxide film near the supporting substrate wafer. これらの酸素析出物および転位群は、何れも支持基板用ウェーハ内に形成されたIG(Intrinsic Gettering)層である。 These oxygen precipitates and dislocation group are all supported IG formed in the substrate for the wafer (Intrinsic Gettering) layer.
特開平8−293589号公報 JP-8-293589 discloses

しかしながら、従来の貼り合わせSOI基板の製造方法によれば、このようにIG層が支持基板用ウェーハに形成されていたため、埋め込み酸化膜中での拡散速度が遅い(埋め込み酸化膜を透過できない)SOI層中の鉄、ニッケルなどを、支持基板用ウェーハのIG層にゲッタリングすることはできなかった。 However, according to the conventional method of manufacturing a bonded SOI substrate, thus IG layer is due to be formed on the wafer for support substrate, (can not be transmitted through the buried oxide film) a low diffusion rate in an buried oxide film SOI iron in the layer, nickel and the like, could not be gettered to the IG layer of the wafer for the support substrate.

また、CZ法では、インゴット引き上げ時において、単結晶シリコンインゴットの一部に、ドーパントが偏る偏析が発生し易い。 Also, in the CZ method, during ingot pulling, a portion of the single crystal silicon ingot, easy segregation dopant is biased occurs. この偏析により、スライス後のシリコンウェーハ(活性層用ウェーハ)間では、25%程度もの抵抗値のばらつき(ドーパント濃度の不均一)が生じていた。 This segregation, between the silicon wafer after slicing (wafer for active layer), dispersion of the resistance values ​​of even about 25% (non-uniformity of dopant concentration) had occurred. しかも、1枚のシリコンウェーハの面内でも、抵抗値のばらつきが10%程度発生していた。 Moreover, even in the plane of one silicon wafer, variations in resistance value was generated about 10%. そこで、デバイス工場では、貼り合わせSOI基板のSOI層にデバイスを形成する前処理として、SOI層に所定量のドーパントをイオン注入し、ウェーハ間およびウェーハ面内でのSOI層の抵抗値を調整していた。 Therefore, in the device factory, as pretreatment for forming a device in the SOI layer of the bonded SOI substrate, ions are implanted a predetermined amount of dopant in the SOI layer wafer and between adjusts the resistance value of the SOI layer in the wafer surface which was. その結果、貼り合わせSOI基板の製造コストが高騰していた。 As a result, the manufacturing cost of bonded SOI substrates had soared.

一方、前記ウェーハ間およびウェーハ面内におけるSOI層の抵抗値のばらつきを解消する別の方法として、例えばシリコン酸化膜が形成された支持基板用ウェーハの表面に、シリコンをエピタキシャル成長させてSOI層を成膜する方法が知られている。 On the other hand, as another method of eliminating the variation in resistance of the SOI layer in the wafer and between wafers plane, for example, a silicon oxide film formed surface of the support substrate wafer, forming an SOI layer of silicon is epitaxially grown how to film has been known.
しかしながら、この方法でも、エピタキシャル成長を行なうため、単純に活性層用ウェーハと支持基板用ウェーハとを貼り合わせ、その後、活性層用ウェーハを裏面側から研削、研磨して薄膜化する貼り合わせSOI基板の汎用品に比べて、製造コストが高まっていた。 However, even in this method, since the epitaxial growth, simply bonded to the active layer wafer and the supporting substrate wafer, then the wafer for active layer from the back side grinding, polishing of the bonded SOI substrate into a thin film by compared to general-purpose products, it had increased production cost.

そこで、発明者らは鋭意研究の結果、あらかじめ活性層用ウェーハのn 層(高濃度不純物層/イオン注入で形成された抵抗層)にゲッタリングサイトを形成しておけば、デバイス工程の熱処理時において、SOI層中に存在し埋め込み絶縁膜中での拡散速度が遅い(透過できない)鉄、ニッケルなどの金属不純物を、ゲッタリングサイトに補集することができることを知見し、この発明を完成させた。 Therefore, we conducted intensive studies, by forming a gettering site to the n + layer of the wafer for previously active layer (high concentration impurity layer / ion implantation is formed by the resistance layer), the heat treatment of the device process during the diffusion rate in the presence and the buried insulating film in the SOI layer is low (not penetrate) iron, metallic impurities such as nickel, and finding that it is possible to scavenged the gettering site, completed the present invention It was.

また、発明者らは、鋭意研究の結果、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハに酸化膜を形成し、さらに活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理することで、イオン注入されたドーパントを周辺に熱拡散させ、また、貼り合わせ後の活性層用ウェーハを薄膜化処理してドーパントの拡散層からなるSOI層を形成することに想到した。 Moreover, the inventors have made intensive studies that after ion implantation the predetermined amount of dopant to the active layer wafer to form an oxide film on the wafer for active layer, further bonding a wafer for active layer to a wafer for support substrate by heat treatment Te, it is thermally diffused around the ion implanted dopants, also an active layer wafer after bonding to occur to form an SOI layer by thinning treatment a diffusion layer of dopant. これにより、ウェーハ間およびウェーハ面内でのSOI層の抵抗値のばらつきの低減、および、SOI層へのゲッタリングサイトの形成がそれぞれ可能であることを知見し、この発明を完成させた。 Accordingly, wafer-to-wafer and reducing the variation in the resistance value of the SOI layer in the wafer surface, and, by finding that the formation of the gettering site in the SOI layer can be, respectively, to complete the present invention.
このように、SOI層の埋め込み酸化膜側にゲッタリングサイトを形成すれば、SOI層の表面に付着した金属不純物、および、SOI層内に存在する金属不純物などを、デバイス工程での熱処理時に、埋め込み酸化膜直上で捕集することができる。 Thus, by forming the gettering sites in the buried oxide film side of the SOI layer, the metal impurities adhering to the surface of the SOI layer, and, and metal impurities present in the SOI layer, in the heat treatment in a device process, it can be collected directly above the buried oxide film.

この発明は、デバイス工程での熱処理時に、SOI層の金属不純物をゲッタリングすることができる貼り合わせSOI基板およびその製造方法を提供することを目的としている。 The present invention, in the heat treatment in the device process, and its object is to provide a bonded SOI substrate and a manufacturing method thereof of metal impurities in the SOI layer can be gettered.
また、この発明は、イオン注入時に活性層用ウェーハの表層を汚染した金属汚染物質をゲッタリングすることができる貼り合わせSOI基板の製造方法を提供する。 The invention also provides a manufacturing method of a bonded SOI substrate can be gettered metal contaminants contaminate the surface layer of the active layer wafer during ion implantation.
この発明は、イオン注入で形成された抵抗層(n 層)の広がりによるSOI層の厚膜化を防止することができる貼り合わせSOI基板の製造方法を提供することを目的としている。 This invention aims at providing a spreading method for manufacturing a bonded SOI substrate can be prevented thickening of the SOI layer due to the resistance layer formed by ion implantation (n + layer).
この発明は、ウェーハ間およびウェーハ面内におけるSOI層の抵抗値のばらつきを低減することができると同時に、デバイス工程での熱処理時に、SOI層の金属不純物をゲッタリングすることもできる貼り合わせSOI基板を提供することを目的としている。 The present invention, at the same time it is possible to reduce variations in the resistance value of the SOI layer in the wafer and between wafers plane, during the heat treatment in a device process, SOI substrate bonded to the metal impurities in the SOI layer can be gettered is an object of the present invention to provide a.

請求項1に記載の発明は、ドーパントが低濃度に存在する低濃度不純物層およびドーパントが高濃度に存在する高濃度不純物層を有するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせSOI基板である。 According to one aspect of the present invention, the SOI layer dopant having a high concentration impurity layer low concentration impurity layer and the dopants present at a low concentration are present in high concentrations, the wafer for the support substrate for supporting the SOI layer in bonded SOI substrate obtained by bonding via the buried insulating film, the high concentration impurity layer, a bonded SOI substrate gettering site is formed.

請求項1に記載の発明によれば、SOI層の高濃度不純物層にゲッタリングサイトを形成する。 According to the invention described in claim 1, to form a gettering site in the high concentration impurity layer of the SOI layer. これにより、デバイス工程の熱処理時、SOI層に存在する埋め込み絶縁膜を透過できない鉄、ニッケルなどの金属不純物が、高濃度不純物層のゲッタリングサイトに補集される。 Thus, during the heat treatment of the device process, iron can not be transmitted through the buried insulating film present in the SOI layer, metal impurities such as nickel, is scavenged gettering site of the high concentration impurity layer. その結果、SOI層中の金属不純物による金属汚染を原因とし、SOI層の表面近傍に結晶欠陥および電気的な準位が形成されて発生するデバイス特性の劣化を防止することができる。 As a result, it is possible to prevent deterioration of device characteristics is caused by metal contamination due to metal impurities in the SOI layer, generated is formed crystal defects and electrical levels near the surface of the SOI layer. よって、デバイスの歩留りが大きくなる。 Thus, the yield of the device is increased.

ドーパントとしては、ヒ素、アンチモン、リンなどのn型のドーパントまたはボロンなどのp型のドーパントを採用することができる。 The dopant can be employed arsenic, antimony, the p-type dopant, such as n-type dopant or boron, such as phosphorus.
活性層用ウェーハ(SOI層の形成用)、および、活性層用ウェーハに埋め込み絶縁膜を介して貼り合わされる支持基板用ウェーハには、例えばシリコンウェーハを用いることができる。 Active layer wafer (for the formation of the SOI layer), and the supporting substrate wafer to be bonded via the buried insulating film in the active layer wafer, it may be, for example, silicon wafers. 活性層用ウェーハおよび支持基板用ウェーハは、あらかじめn型不純物がドープされたn型のシリコンウェーハでもよいし、p型不純物を含むp型のシリコンウェーハでもよい。 Active layer wafer and the supporting substrate wafer may be a n-type silicon wafer in advance n-type impurity is doped, it may be a p-type silicon wafer containing a p-type impurity.
活性層用ウェーハの支持基板用ウェーハとの貼り合わせ面は、高濃度不純物層側の面である。 Bonding surface between the supporting substrate wafer of the active layer wafer is the surface of the high concentration impurity layer side.

埋め込み絶縁膜としては、例えば埋め込みシリコン酸化膜、埋め込み窒化シリコン膜などを採用することができる。 The buried insulating film, for example, the buried silicon oxide film, may be employed as the buried silicon nitride film.
SOI層の厚さは限定されない。 The thickness of the SOI layer is not limited. 例えば1〜50μm、好ましくは5μm以上である。 For example 1 to 50 [mu] m, preferably 5μm or more. 高濃度不純物層のドーパント濃度と、低濃度不純物層のドーパント濃度との濃度差は限定されない。 And the dopant concentration of the high concentration impurity layer, the concentration difference between the dopant concentration in the low concentration impurity layer is not limited. 例えば、高濃度不純物層のドーパント濃度は、1×10 18 atoms/cm 以上、好ましくは1×10 19 〜1×10 20 atoms/cm である。 For example, the dopant concentration of the high concentration impurity layer, 1 × 10 18 atoms / cm 3 or more, preferably 1 × 10 19 ~1 × 10 20 atoms / cm 3. 低濃度不純物層および高濃度不純物層は、同一電極型である。 The low concentration impurity layer and the high concentration impurity layer is the same electrode type.
ゲッタリングサイトとしては、例えば結晶欠陥を採用することができる。 The gettering site may be employed, for example crystal defects. 結晶欠陥としては、点欠陥、線欠陥、面欠陥、体欠陥が挙げられる。 The crystal defects, point defects, line defects, planar defects, and a body defects.
不純物濃度が低い基板(活性層用ウェーハ)に高濃度層を形成するには、例えばエピタキシャル成長、不純物の熱拡散などの方法がある。 To form the high concentration layer to the lower substrate impurity concentration (wafer for active layer) is, for example, epitaxial growth method such as thermal diffusion of impurities.

請求項2に記載の発明は、ドーパントが低濃度に存在する低濃度不純物層およびドーパントを高濃度にイオン注入したイオン注入層を熱処理して得られた高濃度不純物層を有するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせSOI基板である。 According to a second aspect of the invention, the SOI layer dopant having a high concentration impurity layer obtained by heat-treating the ion-implanted layer which is ion-implanted at a high concentration of low concentration impurity layer and dopants present in low concentrations, this the wafer for the support substrate supporting the SOI layer, the bonded SOI substrate obtained by bonding via the buried insulating film, the high concentration impurity layer, a bonded SOI substrate gettering site is formed.
請求項2に記載の発明に係る貼り合わせSOI基板にあっては、イオン注入により形成された高濃度不純物層にゲッタリングサイトが形成される。 In the bonded SOI substrate according to the invention of claim 2, gettering site is formed in the high concentration impurity layer formed by ion implantation. このゲッタリングサイトに金属不純物が捕集される。 Metal impurities are trapped in the gettering site.

請求項3に記載の発明は、ドーパントが所定の濃度で存在するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、ウェーハ間における前記SOI層の抵抗値のばらつき、および、ウェーハ面内における前記SOI層の抵抗値のばらつきが、それぞれ5%以下で、前記SOI層の埋め込み絶縁膜側に、ゲッタリングサイトが形成された貼り合わせSOI基板である。 The invention according to claim 3, the SOI layer dopant is present at a predetermined concentration, and a support substrate wafer for supporting the SOI layer, the bonded SOI substrate obtained by bonding through an buried insulating film, the wafer variations in the resistance value of the SOI layer between, and the variation of the resistance value of the SOI layer in the wafer surface is 5% or less, respectively, the buried insulating film side of the SOI layer, the gettering site is formed it is a bonded SOI substrate.

請求項3に記載の発明によれば、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハを酸化熱処理して酸化膜を形成する。 According to the invention described in claim 3, after the ion implantation the predetermined amount of dopant to the active layer wafer, by oxidizing heat treatment of the wafer for active layer to form an oxide film. この酸化膜の形成時、イオン注入によりアモルファス化したアモルファス層が再結晶化する。 The formation of the oxide film, amorphous and amorphous layer is recrystallized by ion implantation. しかしながら、アモルファス層には格子間酸素および格子間シリコンが供給されるため、活性層用ウェーハの単結晶化が阻害され、転位、積層欠陥などの結晶欠陥が発生する。 However, since the amorphous layer is supplied interstitial oxygen and interstitial silicon is inhibited is a single crystal of the wafer for active layer, dislocations, crystal defects such as stacking faults occur. しかも、酸化熱処理時の熱により、イオン注入されたドーパントが、活性層用ウェーハ内で熱拡散される。 Moreover, the heat generated during oxidation heat treatment, ion-implanted dopant is thermally diffused in the active layer in the wafer.
次に、活性層用ウェーハを支持基板用ウェーハに貼り合わせ、貼り合わせウェーハを形成する。 Next, bonding a wafer for active layer to a wafer for support substrate to form a bonded wafer. それから、貼り合わせウェーハに対して、貼り合わせ熱処理を行う。 Then, the bonded wafer, performing the bonding heat treatment. このとき、イオン注入されたドーパントがさらに周辺に熱拡散される。 In this case, ion-implanted dopant is further thermally diffused around. 続いて、活性層用ウェーハを薄膜化処理(例えば研削、研磨)し、ドーパントの拡散層からなるSOI層を形成する。 Subsequently, the wafer for active layer thinning process (e.g. grinding, polishing) to form a SOI layer made of the diffusion layer of dopant. なお、薄膜化処理は、貼り合わせ熱処理の前に施してもよい。 Incidentally, thinning process may be performed before the bonding heat treatment.

このように構成することで、ウェーハ間およびウェーハ面内でのSOI層の抵抗値(ドーパント濃度)のばらつきを5%以下までそれぞれ低減することができる。 With this configuration, the wafer and between the resistance value of the SOI layer in the wafer surface variations of (dopant concentration) can be reduced respectively to 5% or less. しかも、SOI層の埋め込み酸化膜側には、ゲッタリングサイトが形成されている。 Moreover, the buried oxide film side of the SOI layer, the gettering site is formed. そのため、SOI層の表面に付着した金属不純物、および、SOI層内に存在する金属不純物(特に、埋め込み酸化膜の浸透が困難な鉄、ニッケルなど)を、デバイス工程での熱処理時に、SOI層中で捕集することができる。 Therefore, the metal impurities adhering to the surface of the SOI layer, and a metal impurities (particularly, penetration difficult iron buried oxide film, nickel, etc.) present in the SOI layer and during heat treatment in a device process, SOI layer in can be collected.

ウェーハ間におけるSOI層の抵抗値のばらつきとは、1本の単結晶インゴットから得られた多数枚のウェーハに基づき作製した多数枚の貼り合わせSOI基板において、任意に選択された2枚の貼り合わせSOI基板のSOI層間の抵抗値のばらつきをいう。 The variation in resistance of the SOI layer between the wafer in a number of sheets of bonded SOI substrate manufactured based on the number of wafers obtained from one single crystal ingot, the two bonding arbitrarily chosen It refers to variation in the resistance value of the SOI layers in the SOI substrate.
ウェーハ面内におけるSOI層の抵抗値のばらつきとは、1本の単結晶インゴットから得られた多数枚のウェーハに基づき作製した多数枚の貼り合わせSOI基板において、各貼り合わせSOI基板のSOI層の面(表面)全域における抵抗値の分布のばらつきをいう。 The variation in resistance of the SOI layer in the wafer plane, in a number of sheets of bonded SOI substrate manufactured based on the number of wafers obtained from one single crystal ingot, the SOI layer of each bonded SOI substrate It refers to variation in the distribution of the resistance value in the plane (surface) areas.
抵抗値のばらつきが5%を超えるとデバイスプロセスでの適正化処理が必要となる。 Variations in the resistance value is optimizing in a device process exceeds 5% is required. 抵抗値のばらつきが5%以下であれば、貼り合わせSOI基板の品質安定化という効果が得られる。 If the variation of the resistance value is 5% or less, an effect that stable quality of bonded SOI substrates can be obtained.
ゲッタリングサイトとしては、例えば前記結晶欠陥(転位、積層欠陥など)を採用することができる。 The gettering site, for example, can be employed the crystal defects (dislocations, etc. stacking faults).

請求項4に記載の発明は、前記ゲッタリングサイトが、転位または積層欠陥である請求項1〜請求項3のうち、何れか1項に記載の貼り合わせSOI基板である。 According to a fourth aspect of the invention, the gettering site, of claims 1 to 3 is a dislocation or a stacking fault, a bonded SOI substrate according to any one.
結晶内部に発生した応力(圧縮、引張り、剪断)がその結晶の弾性変形の降伏点を超えると、結晶の部分領域がすべり面に沿って結晶格子の繰り返し単位の距離で変位し、応力を緩和する。 Crystals inside the generated stress (compression, tension, shear) when exceeding the yield point of the elastic deformation of the crystal, the partial area of ​​the crystal along the slip planes displaced a distance of repeating units of the crystal lattice, relieve stress to. 変位した領域と変位しない領域との境界面(すべり面)の端では、原子間結合の不整合が生じる。 At the end of the boundary surface between the displaced area and not displaced area (sliding surface), mismatch interatomic binding occurs. この不整合が発生している線状領域が転位である。 Linear region where the mismatch has occurred is dislocation. 一般的には複合転位となる。 In general, a complex dislocation. 転位の大きさは、0.01〜0.10μm程度である。 The size of the dislocation is about 0.01~0.10μm.
また、ダイヤモンド結晶構造を有するシリコン結晶の{111}面は、繰り返し単位が平面配列の関係で順番に重なり合って結晶を形成している。 Further, {111} plane of a silicon crystal having a diamond crystal structure, the repeating unit forms a crystal overlap in sequence in relation to a plane array. この配列に余分な原子面が割り込んだもの、または、この配列から原子面が抜けたものが積層欠陥である。 Which interrupted extra atomic planes in the array, or, what atomic surface is missing from this sequence is a stacking fault.
転位密度、積層欠陥密度は、例えば1×10 〜1×10 個/cm である。 Dislocation density, stacking fault density is, for example, 1 × 10 0 ~1 × 10 7 cells / cm 2. 1×1×10 個/cm 未満では、ゲッタリング不足が生じる。 1 In × 1 × 10 than 0 / cm 2, insufficient gettering occurs. また、1×10 個/cm を超えると転位密度が高い場合には、デバイス工程でSOI層にトレンチ溝を形成したとき、転位がスリップ転位に変化する。 Also, 1 case × 10 7 / cm 2 dislocation density and more than is high, when the trenches are formed in the SOI layer in a device process, dislocation is changed to a slip dislocation.

請求項5に記載の発明は、イオン注入されたドーパントが全域に熱拡散されたSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、ウェーハ間における前記SOI層の抵抗値のばらつき、および、ウェーハ面内における前記SOI層の抵抗値のばらつきが、それぞれ5%以下である貼り合わせSOI基板である。 The invention according to claim 5, the SOI layer ion-implanted dopant is thermally diffused into the entire region, the wafer for the support substrate for supporting the SOI layer, SOI bonded by bonding through a buried insulating film in the substrate, variation in the resistance value of the SOI layer between the wafer and the variation in the resistance value of the SOI layer in the wafer surface is a bonded SOI substrate is 5% or less, respectively.

請求項6に記載の発明は、ドーパントを低濃度に含む活性層用ウェーハの表面側にドーパントを高濃度に含む高濃度不純物層を設ける工程と、この活性層用ウェーハの高濃度不純物層の表面付近に転位または積層欠陥を発生させる工程と、この活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせSOI基板の製造方法である。 The invention of claim 6 includes the steps of providing a high concentration impurity layer containing a dopant at a high concentration on the surface side of the active layer wafer containing a dopant at a low concentration, the surface of the high concentration impurity layer of the active layer wafer a step of generating a dislocation or stacking fault near the wafer for the active layer, the production of a bonded SOI substrate having a bonding step by bonding via the insulating film burying the wafer for the support substrate for supporting the it is a method.

請求項6に記載の発明によれば、SOI層の高濃度不純物層にゲッタリングサイトとしての転位または積層欠陥を形成するので、デバイス工程の熱処理時、この熱処理時の熱により、SOI層に存在する金属不純物が転位または積層欠陥に補集される。 According to the invention of claim 6, because it forms a dislocation or stacking fault as a gettering site in the high concentration impurity layer of the SOI layer, the heat treatment of the device process, the heat during the heat treatment, exists in the SOI layer metal impurities is scavenged dislocations or stacking faults. その結果、SOI層の金属汚染を原因とし、SOI層の表面近傍に結晶欠陥、電気的な準位が形成され、デバイス特性の劣化を抑制することができる。 As a result, due to metal contamination of an SOI layer, crystal defects in the vicinity of the surface of the SOI layer, the electrical level is formed, it is possible to suppress degradation of device characteristics. よって、デバイスの歩留りが大きくなる。 Thus, the yield of the device is increased.
高濃度不純物層の形成は、例えばエピタキシャル成長法、熱拡散法などにより行われる。 Formation of the high concentration impurity layer, for example, epitaxial growth is carried out by thermal diffusion method.

請求項7に記載の発明は、ドーパントを低濃度に含む活性層用ウェーハの表面側に、ドーパントをイオン注入してイオン注入層を形成するイオン注入工程と、このイオン注入後、前記活性層用ウェーハに熱処理を施し、前記イオン注入層を高濃度不純物層とするとともに、前記活性層用ウェーハのイオン注入面に酸化膜を形成し、前記高濃度不純物層の表面付近に転位または積層欠陥を発生させる熱処理工程と、前記酸化膜を除去する酸化膜除去工程と、前記活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせSOI基板の製造方法である。 Invention according to claim 7, on the surface side of the active layer wafer containing a dopant at a low concentration, and ion implantation process of a dopant by ion implantation to form an ion implanted layer, after the ion implantation, for active layer wafer heat treatment, the ion-implanted layer with a high concentration impurity layer, an oxide film is formed on the ion-implanted surface of the wafer for the active layer, generating the dislocation or stacking faults near the surface of the high concentration impurity layer a heat treatment step of the oxide film removing step of removing the oxide film, laminated with a wafer for active layer, and a bonding step by bonding via the insulating film burying the wafer for the support substrate for supporting the a method for producing a combined SOI substrate.

請求項7に記載の発明によれば、SOI層の高濃度不純物層にゲッタリングサイトとしての転位または積層欠陥を形成するので、デバイス工程の熱処理時、SOI層に存在する埋め込み絶縁膜を透過できない鉄、ニッケルなどの金属不純物が熱により拡散し、その拡散したSOI層に存在する金属不純物が転位または積層欠陥に補集される。 According to the invention of claim 7, because it forms a dislocation or stacking fault as a gettering site in the high concentration impurity layer of the SOI layer, the heat treatment of the device process, can not be transmitted through the buried insulating film present in the SOI layer iron, metal impurities such as nickel is diffused by heat, the metal impurities present in the diffused SOI layer is scavenged dislocations or stacking faults. その結果、SOI層の金属汚染を原因とし、SOI層の表面近傍に結晶欠陥、電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。 As a result, due to metal contamination of an SOI layer, crystal defects in the vicinity of the surface of the SOI layer, the electrical level is formed, it is possible that the device characteristics can be inhibited from deterioration. よって、デバイスの歩留りが大きくなる。 Thus, the yield of the device is increased.

また、活性層用ウェーハのイオン注入面に酸化膜を形成し、転位または積層欠陥を発生させる工程では、酸化膜の表面およびまたは界面に酸素が存在する状態で熱処理されるため、Si−SiO 界面には多量の格子間Siが生じる。 Further, an oxide film is formed on the ion implanted surface of the wafer for active layer, since in the step of generating dislocations or stacking faults, which are heat-treated in the presence of oxygen in the surface and or the interface of the oxide film, Si-SiO 2 the interface occurs a large amount of interstitial Si. これがイオン注入のダメージ部に集まり、転位または積層欠陥が発生する。 This gathered in damage of the ion implantation, the dislocation or stacking defects occur.
さらには、例えばイオン注入時のクロスコンタミネーションで、活性層用ウェーハの表面が、ボロン、アルミニウムなどの汚染物質により汚染された場合には、イオン注入面を酸化することにより、金属汚染物質などは酸化膜に取り込められる。 Furthermore, for example, cross-contamination during ion implantation, the surface of the wafer for active layer, boron, when it is contaminated by contaminants such as aluminum, by oxidizing the ion implantation surface, metal contaminants, etc. It is be captured in the oxide film. これにより、続く酸化膜除去工程で酸化膜を除去することで、これらの金属不純物質なども活性層用ウェーハの表層から除去される。 Thus, by removing the oxide film in the subsequent oxide film removal step, it is removed from the surface of the wafer for even the active layer including these metals impurity substance.

イオン注入とは、イオン注入装置を用いて、n型またはp型のドーパントをガス状にしてイオン化し、それを電界により加速させ、ウェーハの露出面からウェーハ内に打ち込む方法である。 The ion implantation using an ion implantation apparatus, and the n-type or p-type dopant in the gaseous ionized, it is accelerated by an electric field, a method of implanting the exposed surface of the wafer in the wafer. イオン発生部の高周波放電によりイオン化された不純物原子は、加速系により10〜200KeV程度のエネルギーが与えられ、次に質量分析系で所望のイオンだけが選択され、偏向系によりXY方向に走査されて活性層用ウェーハ内に打ち込まれる。 Impurity atoms are ionized by high-frequency discharge of the ion generating unit, energy of approximately 10~200KeV is given by the acceleration system, only the desired ions then mass spectrometry system is selected, it is scanned in the XY direction by the deflection system It is implanted into the active layer in the wafer. 例えば、中電流イオン注入装置によると、数KeVから数百KeVのエネルギー領域で、1×10 14 atoms/cm 以下の中ドーズ量、低ドーズ量を精度よく高い生産性で注入することができる。 For example, according to the medium current ion implanter, a few hundred KeV energy region of several KeV, 1 × 10 14 atoms / cm 2 or less in the dose can be injected low dose with high precision high productivity .

イオン注入装置としては、各イオンについて得られるビーム電流に基づき分類される。 The ion implantation apparatus, are classified on the basis of the beam current obtained for each ion. 例えば、中電流イオン注入装置、大電流イオン注入装置、高エネルギーイオン注入装置などが挙げられる。 For example, middle-current ion implantation system, a large-current ion implantation system, and the like high-energy ion implanter. これらのイオン注入装置は、主にイオン源、質量分析器、加速管、イオン偏向系、イオン打ち込み室を構成体とする。 These ion implantation apparatus, mainly ion source, mass analyzer, accelerating tube, ion deflection system, and construct an ion implantation chamber. これらは、高真空系の中で操作される。 These are operated in a high vacuum system. イオン注入装置によるイオン注入にあっては、質量分析器により特定のイオンを取り出して加速する。 In the ion implantation with an ion implantation apparatus, it accelerates removed certain ions by the mass analyzer. ただし、加速してから分離してもよい。 However, it may be separated from accelerating.

イオン注入時、クロスコンタミネーションによる金属汚染のおそれがある場合には、予め活性層用ウェーハにスクリーンオキサイドを形成し、その後、イオン注入を施してもよい。 During ion implantation, when there is a risk of metal contamination due to cross-contamination, the screen oxide is formed on the wafer for previously active layer, it may then be subjected to ion implantation. その場合には、イオン注入後、活性層用ウェーハからスクリーンオキサイドを除去し、次にSC−1洗浄およびSC−2洗浄を行う必要がある。 In that case, after the ion implantation, removing the screen oxide from the active layer wafer, then it is necessary to perform SC-1 cleaning and SC-2 cleaning. なお、クロスコンタミネーションのおそれがない場合には、スクリーンオキサイドを形成する必要はなく、イオン注入後も活性層用ウェーハにSC−1洗浄、SC−2洗浄を施せばよい。 When there is no danger of cross-contamination, it is not necessary to form a screen oxide, after the ion implantation also SC-1 cleaning wafer for active layer, may be subjected to SC-2 cleaning.

埋め込み絶縁膜の形成は、例えば活性層用ウェーハおよびまたは支持基板用ウェーハに絶縁膜(例えばシリコン酸化膜)を形成し、両ウェーハを貼り合わせる方法を採用してもよい。 Forming the buried insulating film, for example, to form the active layer wafer and or supporting substrate wafer in an insulating film (e.g., silicon oxide film) may be adopted a method of bonding the two wafers. その場合、絶縁膜が形成されるのは活性層用ウェーハ、支持基板用ウェーハのいずれでもよい。 In that case, the active layer wafer to the insulating film is formed, it may be any of the supporting substrate wafer. さらには、両方のウェーハでもよい。 Further, it may be both wafer. 絶縁膜の形成方法は限定されない。 Method for forming the insulating film is not limited. 例えば、絶縁膜が酸化膜の場合、ドライ酸化、ウェット酸化などを採用することができる。 For example, when the insulating film is an oxide film, it may be employed such as dry oxidation, wet oxidation.

貼り合わせ工程は、例えば酸化膜除去工程後に施される。 Bonding process, for example, is performed after the oxide film removing step.
両ウェーハの貼り合わせは、例えば常温により行われる。 Bonding the two wafers are for example carried out by normal temperature. その後、得られた貼り合わせウェーハに貼り合わせ熱処理を施してもよい。 Then, it may be subjected to the combined heat treatment adhered to the resulting bonded wafer. 貼り合わせ熱処理の加熱温度は800℃以上、例えば1100℃である。 Bonding the heating temperature of the heat treatment is 800 ° C. or higher, such as 1100 ° C.. 貼り合わせ熱処理の時間は、例えば2時間である。 Time of bonding heat treatment is, for example, 2 hours. 雰囲気ガスとしては酸素などが挙げられる。 As the atmosphere gas and the like oxygen. この貼り合わせ熱処理時、活性層用ウェーハのイオン注入層のドーパントを熱拡散して高濃度不純物層を形成してもよい。 During the bonding heat treatment, the dopant of the active layer wafer ion implanted layer may be thermally diffused to form a high concentration impurity layer.
貼り合わせウェーハには、その後、活性層用ウェーハの厚さを減じる表面処理が施される。 The bonded wafer, then the surface treatment to reduce the thickness of the wafer for active layer is applied. 具体的には、研削、研磨を採用することができる。 Specifically, it is possible to employ grinding and polishing. また、エッチングでもよい。 In addition, it may be etching.

転位または積層欠陥を発生させる熱処理の温度は400〜1200℃、好ましくは800〜1000℃である。 The heat treatment for generating the dislocation or stacking fault 400 to 1200 ° C., preferably from 800 to 1000 ° C.. 400℃未満では酸化膜の成長速度が遅い。 Slow growth rate of the oxide film is less than 400 ° C.. また、1200℃を超えると、高濃度不純物層が厚くなり過ぎる。 When it exceeds 1200 ° C., the high concentration impurity layer is too thick.
酸化膜の形成雰囲気は、ドライ雰囲気またはパイロジェック雰囲気である。 Forming atmosphere of the oxide film is a dry atmosphere or pyro Jekku atmosphere.
酸化膜が形成されるイオン注入面とは、活性層用ウェーハのイオン注入面(ウェーハ表面)である。 The ion implantation surface oxide film is formed, an ion implanted surface of the wafer for active layer (wafer surface).
酸化膜は、活性層用ウェーハのイオン注入面側に、活性層用ウェーハの厚さ方向においてイオン注入層と連続するように形成される。 Oxide film on the ion implantation surface of the wafer for active layer, is formed to be continuous with the ion-implanted layer in the thickness direction of the wafer for active layer.
酸化膜の厚さは10〜500nmが好ましい。 The thickness of the oxide film is 10~500nm is preferred. この酸化膜の厚さは、ドーパントの種類、注入エネルギー、ドーズ量に応じて、適宜選択することができる。 The thickness of the oxide film, the kind of the dopant, the implantation energy, depending on the dose, may be appropriately selected.
転位密度が高い場合には、デバイス工程でSOI層にトレンチ溝を形成したとき、転位がスリップ転位に変化する可能性がある。 When the dislocation density is high, when the trenches are formed in the SOI layer in the device process, it is possible that dislocation is changed to a slip dislocation.

請求項8に記載の発明は、前記埋め込み絶縁膜となる絶縁膜が、前記支持基板用ウェーハだけに形成されている請求項6または請求項7に記載の貼り合わせSOI基板の製造方法である。 The invention according to claim 8, the insulating film serving as the buried insulating film, a method for manufacturing the bonded SOI substrate according to the support claim 6 or claim 7 just formed substrate wafer.
活性層用ウェーハのイオン注入面(貼り合わせ面)に絶縁膜を形成すると、熱処理時間が長くなる。 When an insulating film is formed on the ion implanted surface of the wafer for active layer (bonding surface), the heat treatment time becomes long. そのため、活性層用ウェーハ内でドーパントが拡散し、高濃度不純物層が厚くなる。 Therefore, the dopant is diffused in the active layer within the wafer, high concentration impurity layer is increased.

また、活性層用ウェーハと支持基板用ウェーハとに絶縁膜を形成した場合には、貼り合わせ熱処理時に高温で熱処理する必要がある。 Further, in the case of forming the active layer wafer and the supporting substrate wafer and the insulating film, it is necessary to heat treatment at high temperature during the bonding heat treatment. そのため、高濃度不純物層がさらに厚くなる。 Therefore, the high concentration impurity layer is made thicker.
これにより、支持基板用ウェーハのみに絶縁膜を形成し、両ウェーハを貼り合わせた方が、その後の熱処理工程での高濃度不純物層の増厚を抑制することができる。 Accordingly, an insulating film is formed only on the supporting substrate wafer, who bonded to both wafer, the increased thickness of the high concentration impurity layer in the subsequent heat treatment step can be suppressed. その結果、デバイス工程でのトレンチ溝の形成時間を短縮することができる。 As a result, it is possible to shorten the formation time of the trench in the device process. よって、デバイスの製造コストの低下も可能になる。 Therefore, it becomes possible reduction in the manufacturing cost of the device.

請求項9に記載の発明は、ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、このイオン注入後、前記活性層用ウェーハを酸素雰囲気で熱処理し、前記活性層用ウェーハの表面に酸化膜を形成するとともに、前記イオン注入されたドーパントを熱拡散させる工程と、このイオン注入後、前記活性層用ウェーハを、前記酸化膜が形成された表面を貼り合わせ面として支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行う工程と、この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェ The invention according to claim 9, a non-doped or dopants into the active layer wafer including a low concentration, a step of ion-implanting dopant from the surface of the wafer for active layer, after the ion implantation, the wafer for active layer heat-treated in an oxygen atmosphere, thereby forming an oxide film on the surface of the wafer for the active layer, and a step of thermally diffusing the implanted dopants, after the ion implantation, the wafer for the active layer, the oxide film the formed surface as the bonding surface bonded to the support substrate wafer, the steps of the buried oxide film intervening oxidation film between the two wafers, after the bonding, for supporting the substrate and the wafer for the active layer and performing the bonding heat treatment enhances the bonding strength between the wafers, after the bonding, the wafer for the active layer, web for the active layer ハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をSOI層とする工程とを備えた貼り合わせSOI基板の製造方法である。 It treated thinned from the back side of the wafer, of the wafer for active layer, which is the ion-implanted step and method for producing a bonded SOI substrate having a a diffusion portion and the SOI layer of dopant.

請求項9に記載の発明によれば、活性層用ウェーハに所定量のドーパントをイオン注入後、活性層用ウェーハに酸化膜を形成する。 According to the invention described in claim 9, after the ion implantation the predetermined amount of dopant to the active layer wafer, an oxide film is formed on the active layer wafer. この酸化膜の形成時、アモルファス層が再結晶化する。 The formation of the oxide film, an amorphous layer is recrystallized. しかしながら、アモルファス層には格子間酸素および格子間シリコンが供給されるため、活性層用ウェーハの単結晶化が阻害され、転位、積層欠陥などの結晶欠陥が発生する。 However, since the amorphous layer is supplied interstitial oxygen and interstitial silicon is inhibited is a single crystal of the wafer for active layer, dislocations, crystal defects such as stacking faults occur. しかも、酸化熱処理時の熱により、イオン注入されたドーパントが、活性層用ウェーハ内で熱拡散される。 Moreover, the heat generated during oxidation heat treatment, ion-implanted dopant is thermally diffused in the active layer in the wafer. それから、活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理する。 Then, a heat treatment by bonding the wafer for active layer to a wafer for support substrate. このとき、イオン注入されたドーパントが熱拡散される。 At this time, the ion implanted dopants are thermally diffused. ただし、貼り合わせ熱処理時の条件では、アモルファス層を完全に単結晶化させることはできない。 However, in the bonding heat treatment at conditions, it can not be fully single-crystallized amorphous layer. そのため、アモルファス層の一部は、結晶欠陥としてSOI層の埋め込みシリコン酸化膜側に残る。 Therefore, part of the amorphous layer remains in the buried silicon oxide film side of the SOI layer as a crystal defect. 続いて、活性層用ウェーハを薄膜化処理し、ドーパントの拡散層からなるSOI層を形成する。 Subsequently, the wafer for active layer and thinning treatment to form an SOI layer consisting of the diffusion layer of dopant. その結果、ウェーハ間およびウェーハ面内でのSOI層の抵抗値のばらつきを、それぞれ5%以下まで低減することができる。 As a result, the variation in resistance of the SOI layer of the wafer and between wafers plane, can be reduced to 5% or less, respectively. しかも、SOI層の埋め込み酸化膜側には、ゲッタリングサイトが形成される。 Moreover, the buried oxide film side of the SOI layer, the gettering site is formed. そのため、SOI層の表面に付着した金属不純物、および、SOI層内に存在する金属不純物を、デバイス工程での熱処理時に、SOI層中で捕集することができる。 Therefore, the metal impurities adhering to the surface of the SOI layer, and the metal impurities present in the SOI layer, in the heat treatment in a device process, can be collected in a SOI layer. 特に、SOI層の金属不純物が、熱拡散しても埋め込み酸化膜を浸透しない鉄、ニッケルなどの場合にその効果は顕著である。 In particular, metal impurities in the SOI layer, the iron does not penetrate the buried oxide film be thermally diffused, in the case of such as nickel the effect is remarkable. 薄膜化処理は、貼り合わせ熱処理の前に施してもよい。 Thinning treatment may be performed before the bonding heat treatment.

ノンドープの活性層用ウェーハとは、ドーパントが存在しない活性層用ウェーハをいう。 The non-doped active layer wafer, refers to a wafer for the active layer dopant does not exist.
ドーパントを低濃度に含む活性層用ウェーハとは、所望の濃度に影響を与えない程度のドーパントを含む活性層用ウェーハをいう。 The dopant is a wafer for active layer comprising a low concentration, referred to the active layer wafer including the degree of dopant that does not affect the desired concentration. この場合、活性層用ウェーハに低濃度に含まれるドーパントと、イオン注入されるドーパントとは、異なっていてもよい。 In this case, a dopant contained in low concentration in the active layer wafer, the dopant ion implantation, may be different.
酸化膜を形成する酸素雰囲気とは、ドライ酸素雰囲気またはパイロジェック雰囲気である。 The oxygen atmosphere to form an oxide film, a dry oxygen atmosphere or pyro Jekku atmosphere.

酸化膜の形成温度は800〜1200℃である。 Formation temperature of oxide film is 800 to 1200 ° C.. 800℃未満では酸化膜形成に時間がかかるとともに、ドーパントの拡散速度が遅いため、さらに時間がかかる。 Time consuming oxide film is less than 800 ° C., the diffusion rate of the dopant is low, it takes more time. また、1200℃を超えるとスリップ、金属汚染が起こりやすくなる。 Further, the slip exceeds 1200 ° C., the metal contamination is likely to occur.
酸化膜は所望の厚みに形成する。 Oxide film is formed to a desired thickness.

活性層用ウェーハと支持基板用ウェーハとの貼り合わせ熱処理温度は、1000〜1200℃である。 Bonding heat treatment temperature of the active layer wafer and the supporting substrate wafer is 1000 to 1200 ° C.. 1000℃未満では、接着強度が弱く、ドーパントの拡散速度も遅い。 Is less than 1000 ° C., the adhesive strength is weak, the rate of diffusion of the dopant is slow. また、1200℃を超えると、スリップ、金属汚染が起こりやすくなる。 When it exceeds 1200 ° C., slip, metal contamination is likely to occur. 好ましい貼り合わせ熱処理温度は1150℃〜1200℃である。 The preferred bonding heat treatment temperature is 1150 ℃ ~1200 ℃.
活性層用ウェーハを裏面側から薄膜化処理する方法(活性層用ウェーハの厚さを減じる表面処理方法)は限定されない。 Method of processing thinning the wafer for active layer from the back side (surface treatment method of reducing the thickness of the wafer for active layer) is not limited. 例えば、活性層用ウェーハの裏面側に研削し、その後、研磨してもよい。 For example, by grinding the back surface side of the wafer for active layer, it may then be polished. または、エッチング(各種のドライエッチングまたは各種のウエットエッチング)でもよい。 Or, it may be etched (various dry etching or various wet etching).

請求項10に記載の発明は、前記支持基板用ウェーハには、前記活性層用ウェーハとの貼り合わせ前に酸化膜が形成される請求項9に記載の貼り合わせSOI基板の製造方法である。 The invention according to claim 10, wherein the supporting substrate wafer is bonded SOI substrate manufacturing method according to claim 9, oxide film before bonding the wafer for active layer is formed.
請求項11に記載の発明は、ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、このイオン注入後、前記イオン注入された活性層用ウェーハの表面を貼り合わせ面として表面に酸化膜が形成された支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行うことにより、前記イオン注入されたドーパントを熱拡散させる工程と、この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部 Invention according to claim 11, a non-doped or dopants into the active layer wafer including a low concentration, a step of ion-implanting dopant from the surface of the wafer for active layer, after the ion implantation, the ion implantation activity bonded to a supporting substrate wafer having an oxide film formed on the surface as a surface bonded surface layer wafer, a step of the buried oxide film intervening oxidation film between the two wafers, after the bonding, by performing the bonding heat treatment enhances the bonding strength between the active layer wafer and the support substrate wafer, a step of thermally diffusing the implanted dopants, after the bonding, the wafer for the active layer, treated thinned from the back side of the wafer for active layer, of the wafer for active layer, the diffusion of ion-implanted dopant をSOI層とする工程とを備えた貼り合わせSOI基板の製造方法である。 Which is a method for manufacturing the bonded SOI substrate and a step of the SOI layer.

請求項1、請求項2および請求項3に記載の貼り合わせSOI基板、ならびに、請求項6、請求項7に記載の貼り合わせSOI基板の製造方法によれば、SOI層の高濃度不純物層にゲッタリングサイトを形成するので、デバイス工程の熱処理時、SOI層に存在する金属不純物がゲッタリングサイトに補集される。 Claim 1, bonded SOI substrate according to claims 2 and 3, as well as, according to claim 6, according to the method for manufacturing the bonded SOI substrate according to claim 7, the high concentration impurity layer of the SOI layer since forming the gettering site, the heat treatment of the device process, metal impurities present in the SOI layer is scavenged gettering site. その結果、SOI層の金属汚染を原因とし、SOI層の表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。 As a result, due to metal contamination of an SOI layer is formed crystal defects and electrical levels near the surface of the SOI layer, it is possible to suppress device characteristics from deteriorating. よって、デバイスの歩留りを大きくすることができる。 Therefore, it is possible to increase the yield of the device.

特に、請求項7に記載の発明によれば、活性層用ウェーハのイオン注入面に酸化膜を形成し、転位または積層欠陥を発生させる工程では、酸化膜の表面およびまたは界面に酸素が存在する状態で熱処理される。 In particular, according to the invention described in claim 7, to form an oxide film on the ion implanted surface of the wafer for active layer, in the step of generating dislocations or stacking faults, oxygen is present in the surface and or the interface of the oxide film It is heat-treated in the state. そのため、Si−SiO 界面には多量の格子間Siが生じる。 Therefore, the Si-SiO 2 interface caused a large amount of interstitial Si. これらの格子間Siがイオン注入のダメージ部に集まり、転位または積層欠陥が発生する。 These interstitial Si gather the damaged portions of the ion implantation, the dislocation or stacking defects occur.
さらには、例えばイオン注入時のクロスコンタミネーションで、活性層用ウェーハの表面が、ボロン、アルミニウムなどの汚染物質により汚染された場合には、イオン注入面を酸化することにより、金属汚染物質などは酸化膜に取り込められる。 Furthermore, for example, cross-contamination during ion implantation, the surface of the wafer for active layer, boron, when it is contaminated by contaminants such as aluminum, by oxidizing the ion implantation surface, metal contaminants, etc. It is be captured in the oxide film. これにより、続く酸化膜除去工程で酸化膜を除去することで、金属不純物質なども活性層用ウェーハの表層から除去される。 Thus, the subsequent oxide removal step is to remove the oxide film is removed from the surface of the wafer for even the active layer such as a metal impurity substance.

また、請求項8に記載の発明によれば、支持基板用ウェーハだけに絶縁膜を形成するので、その後の熱処理時において、高濃度不純物層の増厚を抑制することができる。 Further, according to the invention of claim 8, because it forms only in the insulating film wafer for support substrate, it is possible at the time of subsequent heat treatment, suppressing the increase thickness of the high concentration impurity layer. その結果、デバイス工程でのトレンチ溝の形成時間を短縮することができる。 As a result, it is possible to shorten the formation time of the trench in the device process. よって、デバイスの製造コストの低下も可能になる。 Therefore, it becomes possible reduction in the manufacturing cost of the device.

さらに、請求項9に記載の貼り合わせSOI基板の製造方法によれば、ドーパントがイオン注入された活性層用ウェーハに酸化膜を形成後、活性層用ウェーハを支持基板用ウェーハに貼り合わせて熱処理するとともに、活性層用ウェーハを薄膜化処理してドーパントの拡散層からなるSOI層を形成するので、ウェーハ間およびウェーハ面内でのSOI層の抵抗値のばらつきを5%以下に低減することができる。 Furthermore, according to the method for manufacturing the bonded SOI substrate according to claim 9, after the dopant forming an oxide film on the wafer for ion-implanted active layer, by bonding the wafer for active layer to a wafer for support substrate heat treatment as well as, because it forms a SOI layer of the wafer for active layer by thinning treatment a diffusion layer of dopant, the variation in resistance of the SOI layer of the wafer and between wafers plane be reduced to 5% or less it can. しかも、SOI層に金属不純物などのゲッタリングサイトを形成することができる。 Moreover, it is possible to form a gettering site, such as metal impurities in the SOI layer.

以下、この発明の実施例を図面を参照して説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings.

図1に示すように、所定量のヒ素またはアンチモンがドープされた単結晶シリコンインゴットをCZ法(FZ法でもよい)により引き上げる。 As shown in FIG. 1, it pulled up by the CZ method (or a FZ method) the single crystal silicon ingot predetermined amount of arsenic or antimony-doped. その後、得られた単結晶シリコンインゴットに、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを施す。 Thereafter, the single crystal silicon ingot obtained, block cutting, notching, slicing, beveling and mirror polishing of the surface subjected. こうして、直径8インチの鏡面仕上げされたn型の活性層用ウェーハ10を用意する(図1(a))。 Thus, to prepare the active layer wafer 10 of n-type which is mirror-finished with a diameter of 8 inches (Figure 1 (a)). 一方、この活性層用ウェーハ10と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ20を用意する(図1(b))。 On the other hand, by the same procedure as the active layer wafer 10, the surface is prepared similar supporting substrate wafer 20 which is mirror-finished (Figure 1 (b)). その後、支持基板用ウェーハ20を熱酸化炉に挿入し、水蒸気ガスの雰囲気で1050℃、4時間の熱酸化処理を施す。 Thereafter, the support substrate wafer 20 is inserted into a thermal oxidation furnace, 1050 ° C. in an atmosphere of water vapor gas, subjected to a thermal oxidation treatment for four hours. これにより、厚さ1.0μmのシリコン酸化膜(絶縁膜)20aが形成される。 Thus, the silicon oxide film having a thickness of 1.0 .mu.m (insulating film) 20a is formed.

次に、活性層用ウェーハ10の表面から、n型ドーパントであるヒ素またはアンチモンを、例えば注入エネルギー80KeV、ドーズ量2×10 15 atoms/cm で注入する。 Is then injected from the surface of the active layer wafer 10, arsenic or antimony which is an n-type dopant, for example, implantation energy 80 KeV, a dose of 2 × 10 15 atoms / cm 2 . これにより、活性層用ウェーハ10の表層の所定深さに、イオン注入層Iが形成される。 Thus, a predetermined depth of the surface layer of the active layer wafer 10, the ion implantation layer I is formed.
それから、活性層用ウェーハ10を熱酸化炉に挿入し、酸素ガスの雰囲気で1000℃、0.5時間の熱酸化処理を施す。 Then, the active layer wafer 10 is inserted into a thermal oxidation furnace, 1000 ° C. in an atmosphere of oxygen gas is subjected to a thermal oxidation treatment for 0.5 hours. これにより、活性層用ウェーハ10に、厚さ0.05μmのシリコン酸化膜10aが形成される(図1(c))。 Thus, the active layer wafer 10, the silicon oxide film 10a having a thickness of 0.05μm is formed (FIG. 1 (c)). このとき、活性層用ウェーハ10の表面付近で、イオン注入層Iのヒ素またはアンチモンが熱拡散され、イオン注入で形成された抵抗層(高濃度不純物層/n 層)10bが形成される。 At this time, in the vicinity of the surface of the active layer wafer 10, arsenic or antimony ion implantation layer I are thermally diffused resistance layer formed by ion implantation (high concentration impurity layer / n + layer) 10b is formed. しかも、シリコン酸化膜10aとこのイオン注入で形成された抵抗層(以下、抵抗層)10bとの間には、ゲッタリングサイトである結晶欠陥(転位、積層欠陥)Rが発生する。 Moreover, the silicon oxide film 10a and a resistor layer formed by the ion implantation (hereinafter, the resistance layer) between the 10b, crystal defects, which is a gettering site (dislocations, stacking faults) of R occurs. すなわち、シリコン酸化膜10aが酸素ガスの雰囲気で形成されるため、Si−SiO 界面付近には多量の格子間Siが生じ、これらの格子間Siがイオン注入のダメージ部に集まり、結晶欠陥Rが発生するのである(図2および図3)。 That is, since the silicon oxide film 10a is formed in an atmosphere of oxygen gas, the Si-SiO 2 near the interface caused a large amount of interstitial Si, these interstitial Si gather the damaged portions of the ion implantation, crystal defects R There is to occur (FIGS. 2 and 3).

その後、活性層用ウェーハ10を、10重量%のフッ酸溶液(室温)に10分間浸漬する。 Thereafter, the active layer wafer 10 is immersed for 10 minutes in 10 weight% hydrofluoric acid solution (room temperature). このとき、シリコン酸化膜10aが、その表面に付着した金属汚染物質などとともに除去される(図1(d))。 At this time, the silicon oxide film 10a is removed, such as with metal contaminants adhering to the surface thereof (FIG. 1 (d)). すなわち、活性層用ウェーハ10の表面は、例えばイオン注入時のクロスコンタミネーションなどにより、ボロン、アルミニウムなどで汚染されている。 That is, the surface of the active layer wafer 10, for example, by cross-contamination during ion implantation, is contaminated boron, aluminum or the like. これらの金属汚染物質などは、シリコン酸化膜10aの形成時にシリコン酸化膜10aに取り込められる。 Etc. These metal contaminants are be captured in the silicon oxide film 10a at the time of forming the silicon oxide film 10a. その結果、このシリコン酸化膜10aを除去することで、金属不純物質なども活性層用ウェーハ10から除去されるのである。 As a result, the silicon oxide film 10a by the removal, it is the metal impurity substance such also removed from the active layer wafer 10. なお、活性層用ウェーハ10のSi−SiO 界面には、結晶欠陥Rの一部が残る。 Note that the Si-SiO 2 interface active layer wafer 10, a part of crystal defects R remains. それから、活性層用ウェーハ10をSC−1洗浄およびSC−2洗浄し、活性層用ウェーハ10の表面をクリーン化する。 Then, the active layer wafer 10 is washed SC-1 cleaning and SC-2, to clean the surface of the active layer wafer 10.

その後、活性層用ウェーハ10の表面(結晶欠陥R側の面)と、支持基板用ウェーハ20の鏡面とを、クリーンルームの室温下で重ね合わせる(図1(e))。 Thereafter, the surface of the active layer wafer 10 (the surface of the crystal defect R side), and a mirror surface of the supporting substrate wafer 20 is superimposed at room temperature in a clean room (Fig. 1 (e)). こうして、貼り合わせウェーハ30が形成される。 In this way, the wafer 30 bonded is formed. このとき、両ウェーハ10,20の間に介在されたシリコン酸化膜20aの部分が、埋め込みシリコン酸化膜(埋め込み絶縁膜)20bとなる。 In this case, intervening portions of the silicon oxide film 20a between the two wafers 10 and 20, a buried silicon oxide film (buried insulating film) 20b.
次に、貼り合わせウェーハ30を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で1100℃、2時間の貼り合わせ熱処理を施す(図1(e))。 Next, bonding is inserted into the thermal oxidation furnace for bonding a wafer 30, 1100 ° C. in an oxygen gas atmosphere, subjected to 2 hours of bonding heat treatment (FIG. 1 (e)).

それから、超音波照射によるボイド検査を行う。 Then, perform the void inspection by ultrasonic irradiation. 良品の貼り合わせウェーハ30については、面取りされた両ウェーハ10,20の外周部形状に起因した貼り合わせ不良領域を除去するため、活性層用ウェーハ10の外周部が、そのデバイス形成面側から#800〜#1500のメタルボンド研削砥石により外周研削される(図1(f))。 The bonded wafer 30 of non-defective to remove the chamfered defective bonding area due to the outer periphery shape of the two wafers 10 and 20 were, the outer peripheral portion of the active layer wafer 10 from the device forming surface # is grinding the outer periphery by the metal bond grinding wheel 800 # 1500 (FIG. 1 (f)). 貼り合わせ不良領域が存在すると、その後の洗浄時、研磨時などで不良部分が剥がれ、SOI層10Aの表面を汚染したり、傷つける。 When defective bonding region is present, during the subsequent washing, peeling defective portion or the like during polishing, or contaminate the surface of the SOI layer 10A, hurt. 外周研削は、貼り合わせ界面に達しない深さに止められる。 Grinding the outer periphery is fixed to a depth not to reach the bonding interface of. ウェーハ外周部の削り残し部10cの厚さは、30μm程度である。 The thickness of the wafer outer peripheral portion of the uncut portion 10c is approximately 30 [mu] m.

続いて、削り残し部10cが、アルカリエッチングにより除去される(図1(g))。 Subsequently, uncut portion 10c is removed by alkaline etching (FIG. 1 (g)). すなわち、貼り合わせウェーハ30が、KOHなどのアルカリ性エッチング液に浸漬され、削り残し部10cが溶かされる。 That is, the wafer 30 bonded is immersed in an alkaline etching solution such as KOH, uncut portion 10c is dissolved. こうして、支持基板用ウェーハ20の外周部の領域、具体的には埋め込みシリコン酸化膜20bの外周部が露出される。 Thus, the region of the outer peripheral portion of the supporting substrate wafer 20, the outer peripheral portion of the concrete buried silicon oxide film 20b is exposed.
次に、活性層用ウェーハ10が、デバイス形成面側から#360〜#2000のレジノイド研削砥石により研削される(図1(h))。 Next, the active layer wafer 10 is ground by resinoid grinding wheel of # 360 to # 2000 from the device forming surface (FIG. 1 (h)). 研削量は650〜700μm、研削後のSOI層10Aの厚さは20μm程度である。 Grinding amount 650~700Myuemu, the thickness of the SOI layer 10A after grinding is approximately 20 [mu] m.

それから、活性層用ウェーハ10の研削面が研磨される(同じく図1(h))。 Then, the grinding surface of the active layer wafer 10 is polished (also FIG. 1 (h)). 具体的には、図示しない枚葉式の研磨装置の研磨ヘッドの下面に、活性層用ウェーハ10側を下向きにして貼り合わせウェーハ30を保持する。 More specifically, the lower surface of the polishing head (not shown) single-wafer polishing apparatus to hold the wafer 30 bonded to the active layer wafer 10 side downward. 次いで、60rpmで回転中の研磨ヘッドを徐々に下降し、所定の研磨圧で、活性層用ウェーハ10の研削面を60rpmで回転中の研磨定盤上の研磨布に押し付け、研磨する。 Then, gradually lower the polishing head during rotation at 60 rpm, at a predetermined polishing pressure, pressing the grinding surface of the active layer wafer 10 in polishing cloth on a polishing platen during rotation at 60 rpm, polishing. 研磨布は、ロデール社製の軟質不織布パッド、Suba600(Asker硬度80°)である。 Polishing cloth, Rodel Inc. soft nonwoven pad, a Suba600 (Asker hardness 80 °). 研磨量は10〜15μm程度である。 Polishing amount is about 10~15μm.
こうして、n/n (結晶欠陥を含む)/SiO 構造のSOI層10Aが形成された貼り合わせSOI基板40が作製される(図1(h))。 Thus, n / n + (including the crystal defects) / SiO 2 structures SOI substrate 40 bonded SOI layer 10A is formed of is prepared (FIG. 1 (h)).
その後、得られた貼り合わせSOI基板40は洗浄され、ウェーハケースなどに梱包されてから、デバイスメーカに出荷される。 Then, SOI substrate 40 bonded obtained is washed, after being packed like in wafer case, it is shipped to the device manufacturer.

このように、SOI層10Aの抵抗層10bに結晶欠陥Rを形成するので、デバイス工程の熱処理時、SOI層10Aに存在する金属不純物が転位または積層欠陥といった結晶欠陥Rに補集される。 Thus, since the formation of crystal defects R the resistance layer 10b of the SOI layer 10A, the heat treatment of the device process, metal impurities present in the SOI layer 10A is scavenged by crystal defects R such dislocations or stacking faults. その結果、SOI層10Aの金属汚染を原因とし、SOI層10Aの表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。 As a result, due to metal contamination of an SOI layer 10A, is formed crystal defects and electrical levels near the surface of the SOI layer 10A, it is possible to suppress device characteristics from deteriorating. よって、デバイスの歩留りを大きくすることができる。 Therefore, it is possible to increase the yield of the device.
また、支持基板用ウェーハ20だけに埋め込みシリコン酸化膜20b用のシリコン酸化膜20aを形成するので、その後の熱処理時において、抵抗層10bの増厚を抑制することができる。 Further, since a silicon oxide film 20a for embedding the silicon oxide film 20b by the support substrate wafer 20, it can be at the time of subsequent heat treatment, suppressing the thickening of the resistance layer 10b. その結果、デバイス工程での図示しないトレンチ溝の形成時間を短縮することができる。 As a result, it is possible to shorten the formation time of the trench (not shown) in the device process. よって、デバイスの製造コストの低下も可能になる。 Therefore, it becomes possible reduction in the manufacturing cost of the device.
なお、高濃度不純物層の形成方法としては、イオン注入法について記載したが,これに限定されるものでないことは、もちろんである。 The method for forming the high-concentration impurity layer has been described with regard to the ion implantation, it is not limited thereto, of course. 例えば低濃度シリコン基板の表面に高濃度のエピタキシャル層を成長させる方法などを採用することができる。 For example it is possible to adopt a method of growing high concentration epitaxial layer of a low density silicon substrate surface. このように、ゲッタリングサイトは任意の方法で形成することができる。 Thus, it is possible to gettering site formed in any manner.

次に、図4を参照して、この発明の実施例2に係る貼り合わせSOI基板およびその製造方法を説明する。 Next, with reference to FIG. 4, the bonded SOI substrate and a manufacturing method thereof according to Embodiment 2 of the present invention.
図4に示すように、ドーパントがドープされていない単結晶シリコンインゴットをCZ法により引き上げる。 As shown in FIG. 4, pulled up by the CZ method single crystal silicon ingot dopant is not doped. その後、得られた単結晶シリコンインゴットに、ブロック切断、ノッチ加工、スライス、面取り、表面への鏡面研磨などを施す。 Thereafter, the single crystal silicon ingot obtained, block cutting, notching, slicing, beveling and mirror polishing of the surface subjected. こうして、直径8インチの鏡面仕上げされたノンドープの活性層用ウェーハ10を用意する(図4(a))。 Thus, providing a non-doped active layer wafer 10 subjected to mirror finish with a diameter of 8 inches (Figure 4 (a)). 一方、この活性層用ウェーハ10と同じ製法により、表面が鏡面仕上げされた同様の支持基板用ウェーハ20を用意する(図4(b))。 On the other hand, by the same procedure as the active layer wafer 10, the surface is prepared a mirror-finished same supporting substrate wafer 20 (Figure 4 (b)).

次に、活性層用ウェーハ10の表面から、ヒ素またはアンチモンを、例えば注入エネルギー60KeV、ドーズ量1×10 15 atoms/cm で注入する。 It is then injected from the surface of the active layer wafer 10, arsenic or antimony, for example, implantation energy 60 KeV, a dose of 1 × 10 15 atoms / cm 2 . これにより、活性層用ウェーハ10の表層の所定深さに、イオン注入層Iが形成される。 Thus, a predetermined depth of the surface layer of the active layer wafer 10, the ion implantation layer I is formed. このとき、イオン注入層Iの活性層用ウェーハ10の部分はアモルファス化している。 At this time, portions of the active layer wafer 10 of the ion implantation layer I is amorphized.
それから、活性層用ウェーハ10を熱酸化炉に挿入し、酸素ガスの雰囲気で1150℃、2時間の熱酸化処理を施す。 Then, the active layer wafer 10 is inserted into a thermal oxidation furnace, 1150 ° C. in an atmosphere of oxygen gas is subjected to a thermal oxidation treatment for 2 hours. これにより、活性層用ウェーハ10に、厚さ1μmのシリコン酸化膜10aが形成される(図4(c))。 Thus, the active layer wafer 10, the silicon oxide film 10a having a thickness of 1μm is formed (FIG. 4 (c)). このとき、活性層用ウェーハ10の表面付近で、イオン注入層Iのヒ素またはアンチモンが熱拡散され、n層10bが形成される。 At this time, in the vicinity of the surface of the active layer wafer 10, arsenic or antimony ion implantation layer I are thermally diffused, n layer 10b is formed. しかも、シリコン酸化膜10aとn層10bとの間には、ゲッタリングサイトである結晶欠陥Rが発生する。 Moreover, between the silicon oxide film 10a and the n-layer 10b, the crystalline defect R is generated, which is a gettering site. すなわち、シリコン酸化膜10aが酸素ガスの雰囲気で形成されるため、Si−SiO 界面付近には多量の格子間酸素および格子間Siが生じ、これらの格子間酸素および格子間Siがイオン注入のダメージ部に集まり、結晶欠陥Rが発生するのである(図2および図3)。 That is, since the silicon oxide film 10a is formed in an atmosphere of oxygen gas, the Si-SiO 2 near the interface caused a large amount of interstitial oxygen and interstitial Si, these interstitial oxygen and interstitial Si is ion-implanted gathering the damaged portions, it is the crystal defect R is generated (FIGS. 2 and 3).
それから、活性層用ウェーハ10をSC−1洗浄およびSC−2洗浄し、活性層用ウェーハ10の表面をクリーン化する。 Then, the active layer wafer 10 is washed SC-1 cleaning and SC-2, to clean the surface of the active layer wafer 10.

その後、活性層用ウェーハ10の表面と、支持基板用ウェーハ20の鏡面とを、クリーンルームの室温下で重ね合わせる(図4(d))。 Thereafter, the surface of the active layer wafer 10 and the mirror surface of the supporting substrate wafer 20 is superimposed at room temperature in a clean room (Fig. 4 (d)). こうして、貼り合わせウェーハ30が形成される。 In this way, the wafer 30 bonded is formed. このとき、両ウェーハ10,20の間に介在されたシリコン酸化膜10aの部分が、埋め込みシリコン酸化膜10cとなる。 In this case, intervening portions of the silicon oxide film 10a between the two wafers 10 and 20, a buried silicon oxide film 10c.
次に、貼り合わせウェーハ30を貼り合わせ用の熱酸化炉に挿入し、酸素ガス雰囲気で1100℃、2時間の貼り合わせ熱処理を施す(図4(d))。 Next, bonding is inserted into the thermal oxidation furnace for bonding a wafer 30, 1100 ° C. in an oxygen gas atmosphere, subjected to 2 hours of bonding heat treatment (FIG. 4 (d)).

それから、超音波照射によるボイド検査を行う。 Then, perform the void inspection by ultrasonic irradiation. 良品の貼り合わせウェーハ30については、貼り合わせ不良領域を除去するため、活性層用ウェーハ10の外周部が、そのデバイス形成面側から#800〜#1500のメタルボンド研削砥石により外周研削される(図4(e))。 The wafer 30 bonded non-defective, to remove the defective bonding area, the outer peripheral portion of the active layer wafer 10 is grinding the outer periphery by the metal bond grinding wheel # 800 # 1500 from the device formation surface side ( Figure 4 (e)). ウェーハ外周部の削り残し部10dの厚さは、50μm程度である。 The thickness of the wafer outer peripheral portion of the uncut portion 10d is about 50 [mu] m.

続いて、削り残し部10dが、KOHなどのアルカリ性エッチング液によりアルカリエッチングされる(図4(f))。 Subsequently, uncut portion 10d is alkali etching with an alkaline etching solution such as KOH (Fig 4 (f)). こうして、支持基板用ウェーハ20の外周部の領域が露出される。 Thus, the region of the outer peripheral portion of the supporting substrate wafer 20 is exposed.
次に、活性層用ウェーハ10が、デバイス形成面側から#360〜#2000のレジノイド研削砥石により研削される(図4(g))。 Next, the active layer wafer 10 is ground by resinoid grinding wheel of # 360 to # 2000 from the device forming surface side (Fig. 4 (g)). 研削後のSOI層10Aの厚さは数十μm程度である。 The thickness of the SOI layer 10A after grinding is about several tens of [mu] m.

それから、活性層用ウェーハ10の研削面が研磨される(同じく図4(g))。 Then, the grinding surface of the active layer wafer 10 is polished (also FIG. 4 (g)). 具体的には、図示しない枚葉式の研磨装置の研磨ヘッドの下面に、活性層用ウェーハ10側を下向きにして貼り合わせウェーハ30を保持する。 More specifically, the lower surface of the polishing head (not shown) single-wafer polishing apparatus to hold the wafer 30 bonded to the active layer wafer 10 side downward. 次いで、60rpmで回転中の研磨ヘッドを徐々に下降し、所定の研磨圧で、活性層用ウェーハ10の研削面を60rpmで回転中の研磨定盤上の研磨布に押し付け、研磨する。 Then, gradually lower the polishing head during rotation at 60 rpm, at a predetermined polishing pressure, pressing the grinding surface of the active layer wafer 10 in polishing cloth on a polishing platen during rotation at 60 rpm, polishing. 研磨布は、ロデール社製の軟質不織布パッド、Suba600(Asker硬度80°)である。 Polishing cloth, Rodel Inc. soft nonwoven pad, a Suba600 (Asker hardness 80 °). 研磨量は10μm程度である。 Polishing amount is about 10μm.
こうして、n(結晶欠陥Rを含む)/SiO 構造のSOI層10Aが形成された貼り合わせSOI基板40が作製される(図4(g))。 Thus, n (crystal defects including R) / SiO 2 structures SOI substrate 40 bonded SOI layer 10A is formed of is prepared (FIG. 4 (g)).
その後、得られた貼り合わせSOI基板40は洗浄され、ウェーハケースなどに梱包されてから、デバイスメーカに出荷される。 Then, SOI substrate 40 bonded obtained is washed, after being packed like in wafer case, it is shipped to the device manufacturer.

このように、SOI層10Aであるn層10bに結晶欠陥Rを形成したので、デバイス工程の熱処理時、SOI層10Aに存在する金属不純物が転位または積層欠陥といった結晶欠陥Rに補集される。 Thus, since the formed crystal defects R in n-layer 10b is a SOI layer 10A, the heat treatment of the device process, metal impurities present in the SOI layer 10A is scavenged by crystal defects R such dislocations or stacking faults. その結果、SOI層10Aの金属汚染を原因とし、SOI層10Aの表面近傍に結晶欠陥および電気的な準位が形成され、デバイス特性が劣化するのを抑制することができる。 As a result, due to metal contamination of an SOI layer 10A, is formed crystal defects and electrical levels near the surface of the SOI layer 10A, it is possible to suppress device characteristics from deteriorating. よって、デバイスの歩留りを大きくすることができる。 Therefore, it is possible to increase the yield of the device.

また、ドーパントがイオン注入された活性層用ウェーハ10の酸化熱処理時、その際の熱により、イオン注入を原因として活性層用ウェーハ10内に発生したアモルファス層が再結晶化する。 Also, when the dopant oxidation heat treatment of the active layer wafer 10 that has been ion implanted, the heat at that time, re-crystallization amorphous layer generated in the active layer wafer 10 in causes the ion implantation. しかしながら、活性層用ウェーハ10は酸素雰囲気での熱処理となるので、アモルファス層には格子間酸素および格子間シリコンが供給される。 However, since the active layer wafer 10 is the heat treatment in the oxygen atmosphere, the amorphous layer interstitial oxygen and interstitial silicon is supplied. これにより、活性層用ウェーハ10の単結晶化が阻害され、転位、積層欠陥などの結晶欠陥Rが発生する。 Thus, the single crystallization is inhibited in the active layer wafer 10, dislocations, crystal defects R such stacking faults occur. しかも、酸化膜形成時には、イオン注入されたドーパントが活性層用ウェーハ10内で熱拡散される。 Moreover, at the time of oxide film formation, ion-implanted dopant is thermally diffused in the active layer wafer 10.. この熱拡散は、続く貼り合わせ熱処理時に助長される。 The thermal diffusion is facilitated when the bonding heat treatment continues. ただし、貼り合わせ熱処理時の条件では、アモルファス層を完全に単結晶化させることはできない。 However, in the bonding heat treatment at conditions, it can not be fully single-crystallized amorphous layer. そのため、アモルファス層の一部は、結晶欠陥RとしてSOI層10Aの埋め込みシリコン酸化膜10c側に残る。 Therefore, part of the amorphous layer remains in the buried silicon oxide film 10c side of the SOI layer 10A as a crystal defect R.

その結果、ウェーハ間およびウェーハ面内でのSOI層10Aの抵抗値のばらつきを、従来では、ウェーハ間でのSOI層の抵抗値のばらつきが150%、ウェーハ面内でのSOI層の抵抗値のばらつきが10%であったものを、何れも5%以下(ここでは3%)まで低減させることができる。 As a result, the variation in resistance of the SOI layer 10A between wafers and wafer plane, in the past, the resistance value of the SOI layer between the wafer variation 150%, the resistance value of the SOI layer in the wafer surface what variation was 10%, both less than 5% (in this case 3%) can be reduced to.
さらに、SOI層10Aの埋め込みシリコン酸化膜10c側には、ゲッタリングサイトが形成されている。 Further, the buried silicon oxide film 10c side of the SOI layer 10A is gettering site is formed. そのため、SOI層10Aの表面に付着した金属不純物、および、SOI層10A内に存在する金属不純物を、デバイス工程での熱処理時に、SOI層10A内で捕集することができる。 Therefore, the metal impurities adhering to the surface of the SOI layer 10A, and, the metal impurities present in the SOI layer 10A, in the heat treatment in a device process, can be collected in the SOI layer 10A. その効果は、特に金属不純物が埋め込みシリコン酸化膜10cに対して熱拡散が難しい鉄、ニッケルなどの場合に顕著となる。 The effect is the thermal diffusion becomes remarkable when such hard iron, nickel, particularly for silicon oxide film 10c buried metal impurities.

このように、SOI層10Aの抵抗値は、活性層用ウェーハ10に対するドーパントのイオン注入条件と、貼り合わせウェーハ30に対する熱処理条件とによって決定される。 Thus, the resistance value of the SOI layer 10A includes an ion implantation conditions of the dopant to the active layer wafer 10, it is determined by the heat treatment conditions for the combined wafer 30 together. そのため、ウェーハ間およびウェーハ面内におけるSOI層10Aの抵抗値のばらつきが小さい貼り合わせSOI基板40を製造することができる。 Therefore, the wafer and between the bonded variation in resistance of the SOI layer 10A is small in the wafer surface can be produced an SOI substrate 40. また、アモルファス化したイオン注入層Iが再結晶化するとき、結晶欠陥Rが発生する。 Further, when the amorphous ion implantation layer I is recrystallized, crystal defects R is generated. これにより、SOI層10Aの埋め込みシリコン酸化膜10c側に、結晶欠陥Rからなるゲッタリングサイトが形成される。 Thus, the buried silicon oxide film 10c side of the SOI layer 10A, the gettering site formed of crystal defect R is formed.

実施例2においては、あらかじめ支持基板用ウェーハ20に酸化膜を形成してもよい。 In Example 2, an oxide film may be formed in advance supporting substrate wafer 20.
また、実施例2ではドーパントとしてヒ素およびアンチモンを採用している。 Further, it adopts the arsenic and antimony as a dopant in the second embodiment. これらのドーパントは、活性層用ウェーハ10の熱酸化処理中にシリコン酸化膜に取り込まれ難い。 These dopants hardly taken into the silicon oxide film during thermal oxidation of the active layer wafer 10. そのため、熱酸化処理後、埋め込みシリコン酸化膜10cの活性層用ウェーハ10側付近のドーパント濃度が高まってしまう。 Therefore, after the thermal oxidation treatment, thereby increasing the dopant concentration in the vicinity of the active layer wafer 10 side of the buried silicon oxide film 10c. しかしながら、貼り合わせ熱処理時の再加熱により、活性層用ウェーハ10の高濃度化された部分のドーパント濃度は平準化される。 However, the re-heating during the bonding heat treatment, the dopant concentration of the highly concentrated portion of the active layer wafer 10 is leveled. これにより、貼り合わせSOI基板40のウェーハ間およびウェーハ面内での抵抗値が均一化する。 Accordingly, the resistance value within the wafer and between wafers surface of the SOI substrate 40 bonded becomes uniform.
さらに、ドーパントとしてボロンを採用した場合には、熱酸化処理時、ボロンが埋め込みシリコン酸化膜10cに取り込まれる。 Furthermore, in the case of employing boron as dopant, during the thermal oxidation process, boron is incorporated into the buried silicon oxide film 10c. これにより、埋め込みシリコン酸化膜10cのSOI層10A側付近のドーパント濃度が低下する。 Thus, the dopant concentration of the SOI layer 10A side near the buried silicon oxide film 10c is reduced. しかしながら、貼り合わせ熱処理時の再加熱により、活性層用ウェーハ10の高濃度化された部分のドーパント濃度が平準化され、貼り合わせSOI基板40のウェーハ間およびウェーハ面内での抵抗値が均一化する。 However, the re-heating during the bonding heat treatment, the dopant concentration of the highly concentrated portion of the active layer wafer 10 is equalized, between the SOI substrate 40 bonded wafer and resistance uniform in the wafer plane to.
そして、何れのドーパントの場合でも、前記貼り合わせ熱処理時にドーパント濃度の平準化されないときには、貼り合わせ熱処理後に活性層用ウェーハ10を薄膜化してから、さらに加熱処理することで、この平準化(各抵抗値の均一化)を施せる。 And, in any case the dopant, when not in leveling dopant concentration at the bonding heat treatment, the active layer wafer 10 after the bonding heat treatment after thinning, by further heat treatment, the leveling (each resistor Hodokoseru uniform) value. この熱処理は、ウェーハ製造工程で行ってもよいし、デバイス工程で行ってもよい。 This heat treatment may be performed in a wafer manufacturing process may be performed in the device process.

また、使用される活性層用ウェーハ10としては、ノンドープウェーハでなくても、実施例1のようにドーパントが低濃度に存在する低ドーズウェーハでもよい。 As the active layer wafer 10 to be used, without a non-doped wafer, a dopant may be a low dose wafers present in low concentrations as in Example 1.
それから、活性層用ウェーハ10へのイオン注入の前に、活性層用ウェーハ10に図示しないスルー酸化膜を形成してもよい。 Then, prior to the ion implantation into the active layer wafer 10, it may be formed through oxide film (not shown) in the active layer wafer 10. スルー酸化膜とは、イオン注入時のクロスコンタミネーションなどを原因とし、活性層用ウェーハがボロン、アルミニウムなどで汚染されることを防ぐシリコン酸化膜である。 The through oxide film, and due to such cross-contamination during ion implantation, a silicon oxide film to prevent the active layer wafer is contaminated boron, aluminum or the like. スルー酸化膜は、イオン注入後、フッ酸溶液と接触させることで、汚染物質であるボロン、アルミニウムとともに、活性層用ウェーハから除去される。 Through oxide film after the ion implantation, is contacted with hydrofluoric acid solution, boron is pollutants, together with aluminum, are removed from the wafer for active layer.
また、支持基板用ウェーハには、あらかじめ酸化膜を形成してもよい。 Further, the wafer for the support substrate may be formed in advance oxide film.
貼り合わせ後、活性層用ウェーハを薄膜化してから貼り合わせ熱処理を行ってもよい。 After bonding, the active layer wafer may be subjected to bonding heat treatment after thinning. その場合、SOI層10Aが薄いので、さらにウェーハ間およびウェーハ面内での抵抗値の均一化が促進されることとなる。 In that case, since the SOI layer 10A is thin, so that the further wafer and between uniformity of resistance values ​​in the wafer surface is promoted.
また、SOI層10Aには、イオン注入のドーパントが熱拡散していない部分を残してもよい。 Further, the SOI layer 10A, may leave a portion of the ion implantation of the dopant is not thermal diffusion. そのときには、例えばデバイス工程の熱処理時に、ウェーハ間およびウェーハ面内での抵抗値が均一化される。 At that time, for example during heat treatment of the device process, the resistance value of the wafer and between wafers plane is made uniform.

この発明の実施例1に係る貼り合わせSOI基板の製造方法を示すフローシートである。 Is a flow sheet showing a manufacturing method of a bonded SOI substrate according to the first embodiment of the present invention. この発明の活性層のSi−SiO 界面に発生した結晶欠陥の顕微鏡写真である。 It is a photomicrograph of the crystal defects generated in the Si-SiO 2 interface of the active layer of the present invention. この発明の活性層のSi−SiO 界面に発生した結晶欠陥のTEM写真の模式図である。 It is a schematic diagram of a TEM photograph of the crystal defects generated in the Si-SiO 2 interface of the active layer of the present invention. この発明の実施例2に係る貼り合わせSOI基板の製造方法を示すフローシートである。 Is a flow sheet showing a manufacturing method of a bonded SOI substrate according to a second embodiment of the present invention. 従来手段に係る貼り合わせSOI基板の製造方法を示すフローシートである。 Bonded according to conventional means is a flow sheet showing a manufacturing method of an SOI substrate.

符号の説明 DESCRIPTION OF SYMBOLS

10 活性層用ウェーハ、 10 active layer wafer,
10A SOI層、 10A SOI layer,
10a シリコン酸化膜、 10a the silicon oxide film,
10b イオン注入で形成された抵抗層、 Resistance layer formed by 10b ion implantation,
20 支持基板用ウェーハ、 20 supporting substrate wafer,
20a シリコン酸化膜(絶縁膜)、 20a the silicon oxide film (insulating film),
20b 埋め込みシリコン酸化膜(埋め込み絶縁膜)、 20b buried silicon oxide film (buried insulating film),
30 貼り合わせウェーハ、 30 bonded wafer,
40 貼り合わせSOI基板、 40 bonded SOI substrate,
I イオン注入層、 I ion-implanted layer,
R 結晶欠陥(ゲッタリングサイト;転位または積層欠陥)。 R crystal defects (gettering sites; dislocations or stacking faults).

Claims (11)

  1. ドーパントが低濃度に存在する低濃度不純物層およびドーパントが高濃度に存在する高濃度不純物層を有するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、 A SOI layer dopant having a high concentration impurity layer low concentration impurity layer and the dopants present at a low concentration are present in high concentrations, the wafer for the support substrate for supporting the SOI layer, bonding via the buried insulating film in the bonded SOI substrate,
    前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせSOI基板。 The high concentration impurity layer, bonded SOI substrate gettering site is formed.
  2. ドーパントが低濃度に存在する低濃度不純物層およびドーパントを高濃度にイオン注入したイオン注入層を熱処理して得られた高濃度不純物層を有するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、 A SOI layer dopant having a high concentration impurity layer obtained by heat-treating the ion-implanted layer which is ion-implanted at a high concentration of low concentration impurity layer and dopants present in low concentrations, the supporting substrate wafer which supports the SOI layer preparative, in bonded SOI substrate obtained by bonding via the buried insulating film,
    前記高濃度不純物層に、ゲッタリングサイトが形成された貼り合わせSOI基板。 The high concentration impurity layer, bonded SOI substrate gettering site is formed.
  3. ドーパントが所定の濃度で存在するSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、 A SOI layer dopant is present at a predetermined concentration, and a support substrate wafer for supporting the SOI layer, the bonded SOI substrate obtained by bonding via the buried insulating film,
    ウェーハ間における前記SOI層の抵抗値のばらつき、および、ウェーハ面内における前記SOI層の抵抗値のばらつきが、それぞれ5%以下で、 Variations in the resistance value of the SOI layer between the wafer and the variation in the resistance value of the SOI layer in the wafer surface is 5% or less, respectively,
    前記SOI層の埋め込み絶縁膜側に、ゲッタリングサイトが形成された貼り合わせSOI基板。 The buried insulating film side of the SOI layer, SOI substrate bonding gettering site is formed.
  4. 前記ゲッタリングサイトが、転位または積層欠陥である請求項1〜請求項3のうち、何れか1項に記載の貼り合わせSOI基板。 The gettering sites, among claims 1 to 3 is a dislocation or a stacking fault, a bonded SOI substrate according to any one.
  5. イオン注入されたドーパントが全域に熱拡散されたSOI層と、このSOI層を支持する支持基板用ウェーハとを、埋め込み絶縁膜を介して貼り合わせた貼り合わせSOI基板において、 A SOI layer ion-implanted dopant is thermally diffused into the entire region, the wafer for the support substrate for supporting the SOI layer, the bonded SOI substrate obtained by bonding via the buried insulating film,
    ウェーハ間における前記SOI層の抵抗値のばらつき、および、ウェーハ面内における前記SOI層の抵抗値のばらつきが、それぞれ5%以下である貼り合わせSOI基板。 Variations in the resistance value of the SOI layer between the wafer and the variation in resistance of the SOI layer, bonded SOI substrate is 5% or less, respectively, in the wafer surface.
  6. ドーパントを低濃度に含む活性層用ウェーハの表面側にドーパントを高濃度に含む高濃度不純物層を設ける工程と、 A step of providing a high concentration impurity layer containing a dopant at a high concentration on the surface side of the active layer wafer containing a dopant at a low concentration,
    この活性層用ウェーハの高濃度不純物層の表面付近に転位または積層欠陥を発生させる工程と、 A step of generating a dislocation or stacking faults near the surface of the high concentration impurity layer of the active layer wafer,
    この活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせSOI基板の製造方法。 A wafer for the active layer, the bonded SOI substrate manufacturing method and a bonding step by bonding via the insulating film burying the wafer for the support substrate that supports it.
  7. ドーパントを低濃度に含む活性層用ウェーハの表面側に、ドーパントをイオン注入してイオン注入層を形成するイオン注入工程と、 On the surface side of the active layer wafer containing a dopant at a low concentration, and ion implantation process of a dopant by ion implantation to form an ion implanted layer,
    このイオン注入後、前記活性層用ウェーハに熱処理を施し、前記イオン注入層を高濃度不純物層とするとともに、前記活性層用ウェーハのイオン注入面に酸化膜を形成し、前記高濃度不純物層の表面付近に転位または積層欠陥を発生させる熱処理工程と、 After this ion implantation, a heat treatment to the wafer for the active layer, the ion implantation layer with a high concentration impurity layer, an oxide film is formed on the ion-implanted surface of the wafer for the active layer, the high concentration impurity layer a heat treatment step of generating dislocations or stacking defects near the surface,
    前記酸化膜を除去する酸化膜除去工程と、 And oxide film removal step of removing the oxide film,
    前記活性層用ウェーハと、これを支持する支持基板用ウェーハとを埋め込み絶縁膜を介して貼り合わせる貼り合わせ工程とを備えた貼り合わせSOI基板の製造方法。 Said active layer wafer, method for manufacturing the bonded SOI substrate having a support substrate wafer and the bonding step by bonding through a buried insulating film for supporting the.
  8. 前記埋め込み絶縁膜となる絶縁膜が、前記支持基板用ウェーハだけに形成されている請求項6または請求項7に記載の貼り合わせSOI基板の製造方法。 The buried insulating film become insulation film, method for producing a bonded SOI substrate according to the support claim 6 or claim 7 just formed substrate wafer.
  9. ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、 The active layer wafer comprising a non-doped or dopants in a low concentration, a step of the dopant ions are implanted from the surface of the wafer for active layer,
    このイオン注入後、前記活性層用ウェーハを酸素雰囲気で熱処理し、前記活性層用ウェーハの表面に酸化膜を形成するとともに、前記イオン注入されたドーパントを熱拡散させる工程と、 After this ion implantation, the wafer for the active layer was heat-treated in an oxygen atmosphere, thereby forming an oxide film on the surface of the wafer for the active layer, and the step of the ion-implanted dopant is thermally diffused,
    このイオン注入後、前記活性層用ウェーハを、前記酸化膜が形成された表面を貼り合わせ面として支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、 After this ion implantation, the step of the wafer for the active layer, the bonded to the support substrate wafer as surface bonding a surface where the oxide film is formed, and interposed oxide film buried oxide film between the two wafers When,
    この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行う工程と、 After the bonding, and performing bonding bonding increase strength heat-treated and the active layer wafer and the support substrate wafer,
    この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をSOI層とする工程とを備えた貼り合わせSOI基板の製造方法。 After the bonded, the wafer for the active layer, and thinning treatment from the back side of the wafer for active layer, of the wafer for active layer, a step of the diffusion part of the ion-implanted dopants and SOI layer method for manufacturing the bonded SOI substrate having a.
  10. 前記支持基板用ウェーハには、前記活性層用ウェーハとの貼り合わせ前に酸化膜が形成される請求項9に記載の貼り合わせSOI基板の製造方法。 The support substrate wafer, the method for manufacturing the bonded SOI substrate according to claim 9, oxide film before bonding the wafer for active layer is formed.
  11. ノンドープまたはドーパントを低濃度に含む活性層用ウェーハに、該活性層用ウェーハの表面からドーパントをイオン注入する工程と、 The active layer wafer comprising a non-doped or dopants in a low concentration, a step of the dopant ions are implanted from the surface of the wafer for active layer,
    このイオン注入後、前記イオン注入された活性層用ウェーハの表面を貼り合わせ面として表面に酸化膜が形成された支持基板用ウェーハに貼り合わせ、両ウェーハの間に介在された酸化膜を埋め込み酸化膜とする工程と、 After this ion implantation, bonding the ion implanted supporting substrate wafer an oxide film on the surface as a bonding surface of the surface of the active layer wafer is formed, buried oxidation film interposed between the two wafers oxide a step of a film,
    この貼り合わせ後、前記活性層用ウェーハと支持基板用ウェーハとの貼り合わせ強度を高める貼り合わせ熱処理を行うことにより、前記イオン注入されたドーパントを熱拡散させる工程と、 After the bonding, by performing the bonding bonding increase strength heat-treated and the active layer wafer and the supporting substrate wafer, and the step of the ion implanted dopant thermal diffusion,
    この貼り合わせ後、前記活性層用ウェーハを、該活性層用ウェーハの裏面側から薄膜化処理し、該活性層用ウェーハのうち、前記イオン注入されたドーパントの拡散部分をSOI層とする工程とを備えた貼り合わせSOI基板の製造方法。 After the bonded, the wafer for the active layer, and thinning treatment from the back side of the wafer for active layer, of the wafer for active layer, a step of the diffusion part of the ion-implanted dopants and SOI layer method for manufacturing the bonded SOI substrate having a.
JP2005147310A 2004-05-19 2005-05-19 Laminating soi substrate and its manufacturing method Pending JP2006005341A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004149707 2004-05-19
JP2005147310A JP2006005341A (en) 2004-05-19 2005-05-19 Laminating soi substrate and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005147310A JP2006005341A (en) 2004-05-19 2005-05-19 Laminating soi substrate and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2006005341A true true JP2006005341A (en) 2006-01-05

Family

ID=35773410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005147310A Pending JP2006005341A (en) 2004-05-19 2005-05-19 Laminating soi substrate and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2006005341A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007097179A1 (en) * 2006-02-21 2007-08-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing soi substrate
KR100837280B1 (en) 2007-03-12 2008-06-11 삼성전자주식회사 Semiconductor devices including a getting region and methods of forming the same
US7622362B2 (en) 2006-11-09 2009-11-24 Nec Electronics Corporation Method for manufacturing semiconductor device
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US20130341649A1 (en) * 2008-08-14 2013-12-26 Commissariat A L'energie Atomique Et Aux Ene Alt Method for making a semiconductor structure with a buried ground plane

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116816A (en) * 1990-09-06 1992-04-17 Shin Etsu Handotai Co Ltd Junction wafer and manufacture thereof
JPH0661235A (en) * 1992-04-22 1994-03-04 Hitachi Ltd Semiconductor integrated circuit substrate, semiconductor integrated circuit device using the substrate, and their production
JPH06163862A (en) * 1992-11-27 1994-06-10 Nec Corp Soi substrate structure and its manufacture
JP2000196047A (en) * 1998-12-25 2000-07-14 Shin Etsu Handotai Co Ltd Soi substrate and manufacture thereof
JP2000332021A (en) * 1999-05-18 2000-11-30 Hitachi Ltd Soi substrate and manufacture thereof, and semiconductor device and manufacture thereof
JP2001144273A (en) * 1999-11-17 2001-05-25 Denso Corp Method for fabricating semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116816A (en) * 1990-09-06 1992-04-17 Shin Etsu Handotai Co Ltd Junction wafer and manufacture thereof
JPH0661235A (en) * 1992-04-22 1994-03-04 Hitachi Ltd Semiconductor integrated circuit substrate, semiconductor integrated circuit device using the substrate, and their production
JPH06163862A (en) * 1992-11-27 1994-06-10 Nec Corp Soi substrate structure and its manufacture
JP2000196047A (en) * 1998-12-25 2000-07-14 Shin Etsu Handotai Co Ltd Soi substrate and manufacture thereof
JP2000332021A (en) * 1999-05-18 2000-11-30 Hitachi Ltd Soi substrate and manufacture thereof, and semiconductor device and manufacture thereof
JP2001144273A (en) * 1999-11-17 2001-05-25 Denso Corp Method for fabricating semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007097179A1 (en) * 2006-02-21 2007-08-30 Shin-Etsu Handotai Co., Ltd. Method for manufacturing soi substrate
JP2007227459A (en) * 2006-02-21 2007-09-06 Shin Etsu Handotai Co Ltd Soi substrate manufacturing method
US7981754B2 (en) 2006-09-07 2011-07-19 Renesas Electronics Corporation Manufacturing method of bonded SOI substrate and manufacturing method of semiconductor device
US7622362B2 (en) 2006-11-09 2009-11-24 Nec Electronics Corporation Method for manufacturing semiconductor device
KR100837280B1 (en) 2007-03-12 2008-06-11 삼성전자주식회사 Semiconductor devices including a getting region and methods of forming the same
US8293613B2 (en) 2007-03-12 2012-10-23 Samsung Electronics Co., Ltd. Gettering structures and methods and their application
US20130341649A1 (en) * 2008-08-14 2013-12-26 Commissariat A L'energie Atomique Et Aux Ene Alt Method for making a semiconductor structure with a buried ground plane
US9214515B2 (en) 2008-08-14 2015-12-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for making a semiconductor structure with a buried ground plane

Similar Documents

Publication Publication Date Title
US6150239A (en) Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US5877070A (en) Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US7148119B1 (en) Process for production of semiconductor substrate
US20020022348A1 (en) Semiconductor substrate and production method thereof
EP1045448A1 (en) Method of producing soi wafer by hydrogen ion implanting separation method and soi wafer produced by the method
US5013681A (en) Method of producing a thin silicon-on-insulator layer
US6339011B1 (en) Method of forming semiconductive active area having a proximity gettering region therein and method of processing a monocrystalline silicon substrate to have a proximity gettering region
US20050196937A1 (en) Methods for forming a semiconductor structure
US20060214257A1 (en) Production method of strained silicon-SOI substrate and strained silicon-SOI substrate produced by same
US20080124929A1 (en) Process for Regenerating Layer Transferred Wafer and Layer Transferred Wafer Regenerated by the Process
JP2010251444A (en) Method of manufacturing soi wafer
US20040150006A1 (en) Semiconductor structure for providing strained crystalline layer on insulator and method for fabricating same
JP2000036583A (en) Semiconductor substrate, manufacture of semiconductor thin film and multilayer structure
US20050229842A1 (en) Manufacturing method of silicon wafer
JPH11307472A (en) Soi wafer and manufacture soi by hydrogen ion releasing method
US20080200010A1 (en) Method for Manufacturing Bonded Wafer
EP1688991A2 (en) SOI wafer production method
JP2012059849A (en) Silicon epitaxial wafer and manufacturing method thereof
US20070032043A1 (en) Soi wafer and its manufacturing method
JP2002164520A (en) Method for manufacturing semiconductor wafer
JP2010040864A (en) Epitaxial silicon wafer and method of manufacturing the same
JP2003163216A (en) Epitaxial silicon wafer and its manufacturing method
US20060055003A1 (en) Bonded SOI substrate, and method for manufacturing the same
US20060121696A1 (en) Method for manufacturing SOI wafer
US7399680B2 (en) Method and structure for implanting bonded substrates for electrical conductivity

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110617

A02 Decision of refusal

Effective date: 20120120

Free format text: JAPANESE INTERMEDIATE CODE: A02