JP2005530999A - オープン／ショートテスタのためのマルチソケット基盤 - Google Patents

Abstract

インターフェイス構造（４００）は第１の部分（４０２ａ）および第２の部分（４０２ｂ）を含む。第１の部分は、関連する素子テスタ（３５２）のドッキング区域（３５６）と適合する物理的な大きさを有し、第１のＢＧＡパッケージ（１００）を受けるよう構成された第１のソケット（３０４）を含む。第１の部分に近接しかつこれと隣り合う第２の部分は、素子テスタのドッキング区域を越えて横方向に延在して、１つ以上の付加的なソケット（４０４）を含み得る付加的なテスト区域を設ける。一実施例では、第２の部分は、第２のＢＧＡパッケージ（２００）を受けるよう構成された第２のソケット（４０４）を含み、第２のＢＧＡパッケージの第２のサイズおよび構成は第１のＢＧＡパッケージサイズおよび構成とは異なっている。

Description

発明の分野
この発明は、概して、集積回路のテストに関し、より具体的には、ボールグリッドアレイでパッケージ化された集積回路と集積回路素子テスタとの間でテスト信号を送るためのインターフェイス構造に関する。

背景
集積回路（ＩＣ）デバイスは、典型的には、プラスチック、セラミックまたは金属から形成されたパッケージに収容されるＩＣチップを含む。このＩＣチップは、シリコンの薄片（たとえば「チップ」）上に形成された集積回路を含む。パッケージはＩＣチップを支持および保護して、集積回路と外部の回路またはシステムとの間に電気的接続を提供する。

ボールグリッドアレイ（ＢＧＡ）、ピングリッドアレイ（ＰＧＡ）、プラスチック・リード・チップ・キャリアおよびプラスチック・クワッド・フラット・パックを含むいくつかのパッケージタイプが存在する。各々のパッケージタイプは典型的には多数のサイズおよび構成で利用可能である。特定のＩＣチップのためにＩＣの製造業者によって選択されるパッケージのタイプおよび構成は、ＩＣチップのサイズおよび複雑性によって、および／または顧客の要件に従って決定され得る。

たとえば、ＢＧＡパッケージは、ＩＣチップと外部の回路またはシステムとの間に電気的接続を提供する任意の好適な数のはんだボールを含み得る。はんだボールはパッケージの底面の全体またはその一部分にわたって形成され得る。たとえば、パッケージの底部全体にわたって形成されるはんだボールを含むＢＧＡパッケージは全面フットプリントを有すると言われているが、パッケージの底部の周囲に形成されるはんだボールを含むＢＧＡパッケージは周辺フットプリントを有すると言われている。加えて、はんだボール間の横方向の距離として規定され得るピッチは、ＢＧＡパッケージ間で異なり得る。

図１Ａおよび図１Ｂは、それぞれ、全面フットプリントを有する典型的なＢＧＡパッケージ１００を示す底断面図および側断面図である。ＢＧＡパッケージ１００は、基板１０４の底面１０４ａ上に形成される複数のはんだボール１０２を含む。ボール１０２は、基板の底面１０４ａの長さＬおよび幅Ｗにわたってマトリクスに配置される。ＩＣチップ１０６はパッケージ基板１０４の上面１０４ｂ上に装着される。ボンドワイヤ１０８は、ＩＣチップ１０６のボンディングパッド１１０と基板１０４上に形成されるコンタクトパッド１１２との間に電気的接続を提供する。コンタクトパッド１１２は、基板１０４に形成される導電性ビア１１４によって、対応するボール１０２に電気的に接続される。保護カバー１１６、たとえばキャップまたは「グロブ・トップ（glob top）」は、ＩＣチップ１０６およびボンドワイヤ１０８を覆うよう形成される。

図２Ａおよび図２Ｂは、それぞれ、周辺フットプリントを有する典型的なＢＧＡパッケージ２００を示す底断面図および側断面図である。ＢＧＡパッケージ１００（図１Ａおよび図１Ｂ）と同様に、ＢＧＡパッケージ２００は、基板２０４の底面２０４ａ上に形成され、ボンドワイヤ２０８および導電性ビア２１４によってＩＣチップ２０６に接続される複数のはんだボール２０２を含む。しかしながら、ＢＧＡパッケージ１００とは異なり、ＢＧＡパッケージ２００のボール２０２は基板の底面２０４ａの周囲に配置され、これにより、基板の底面２０４ａの中央区域がボール２０２のない状態にされる。

ＩＣの製造業者は、典型的には、顧客に出荷する前に周知のＩＣテストシステムを用いてＩＣパッケージをテストする。典型的なＩＣテストシステムは、素子テスタ、素子ハンドラおよびインターフェイス構造を含む。この素子テスタは、テスト信号をインターフェイス構造に供給し、素子テスタと被試験ＩＣデバイス（ＤＵＴ）のリード（たとえば、はんだボール）との間で信号を伝送する複数のテストプローブを含む。素子ハンドラは、記憶領域とインターフェイス構造との間でＩＣデバイスを自動的に動かす高精度のロボットである。

図３は、図１Ａおよび図１ＢのＢＧＡパッケージ１００をテストするのに用いられ得る従来のインターフェイス構造３００を示す上面図である。インターフェイス構造３００は、ソケット３０４が中央のテスト区域に位置している長方形のプリント基板（ＰＣＢ）３０２を含む。ＰＣＢ３０２は、関連する素子テスタ（図示せず）のドッキング区域の中に受入れられ得るサイズおよび形状である。ソケット３０４は、ＢＧＡパッケージ１００（図３には図示せず）の対応するボール１０２と噛み合いかつ接触するようにマトリクスに配置されるポゴピン３０６などの複数の圧縮ピンを含む。こうして、ソケット３０４のポゴピン３０６の配置は、ＢＧＡパッケージ１００のボール１０２の配置に対応する。ＰＣＢ３０２は、ソケット３０４の周囲に位置決めされる導電性コンタクト３１０のグループ３０８を含む。コンタクト３１０はＰＣＢ３０２の底面を通って延在して、素子テスタから延在する対応するテストプローブ（図示せず）を受け、導電性ライン（たとえば、金属トレース）３１２によってソケット３０４の対応するポゴピン３０６に接続される。簡潔にするために、図３には導電性トレース３１２を数本しか示さない。

図３に示されるコンタクトグループ３０８の配置は、ワシントン州（Washington）のアーリントン（Arlington）にあるチェックサム・インコーポレイテッド（Checksum, Inc.）によるモデルＴＲ−８ＭＤＡテスタと適合する。簡潔にするために、グループ３０８の各々は４つのコンタクト３１０を含んでいるように示されるが、ただし、グループ３０８は任意の好適な数のコンタクト３１０を含み得る。たとえば、モデルＴＲ−８ＭＤＡテスタとの適合性のために、グループ３０８は各々、４８個のコンタクト３１０を含む。

図４は、インターフェイス構造３００および素子テスタ３５２、たとえばモデルＴＲ−８ＭＤＡテスタなどを用いる従来のＩＣテストシステム３５０の分解側面図を示す。たとえばパーソナルコンピュータ（ＰＣ）であり得るコンピュータ３６０は素子テスタ３５２に接続され、内部メモリ（たとえば、システムメモリまたはハードディスク）にある周知のテストソフトウェアを含む。ＢＧＡパッケージ１００は、そのはんだボール１０２がソケット３０４のポゴピン３０６（図４には図示せず）と接触するように、（たとえば素子ハンドラを用いて）ソケット３０４上に装着される。インターフェイス構造３００は、コンタクト３１０が素子テスタ３５２の対応するテストプローブ３５４と位置合わせされ、これらと電気的に接触するように、素子テスタ３５２のドッキング区域３５６上に装着される。テストソフトウェアは、ＢＧＡパッケージ１００に関連付けられるテストパラメータに従ってテスト信号および制御信号を素子テスタ３５２に供給する。テストパラメータは、コンピュータメモリにあるファイルに記憶され得るか、または、いずれかの好適な入力装置、たとえばキーボード（図示せず）などを用いてコンピュータ３６０に入力され得る。

図１Ａ、図１Ｂおよび図３をさらに参照すると、素子テスタ３５２は、テストプローブ３５４を通じてテスト信号をコンタクト３１０に供給し、トレース３１２に沿ってソケットのポゴピン３０６に、そして最後にＢＧＡパッケージ１００の対応するボール１０２に供給する。たとえば、素子テスタ３５２の対応するテスタプローブ３５４によってコンタクト３１０ａに与えられるテスト信号は、導電性トレース３１２ａに沿ってポゴピン３０
６ａに通され、その後、ＢＧＡパッケージ１００の対応するボール１０２に送られる。信号は、同様の態様でＢＧＡパッケージ１００から素子テスタ３５２に戻される。

従来のインターフェイス構造３００に伴う問題は、ソケット３０４が１つのＢＧＡパッケージサイズおよび構成（たとえば、ＢＧＡパッケージ１００）しかサポートし得ないことである。したがって、パッケージ基板の物理的な大きさがソケット３０４のサイズに合わないか、または、そのはんだボールの数および配置がポゴピン３０６の配置と合わない場合、インターフェイス構造３００を用いてパッケージをテストすることができない。たとえば、図２Ａおよび図２ＢのＢＧＡパッケージ２００が全面フットプリントではなく周辺フットプリントを有し、および／または、図１Ａおよび図１ＢのＢＧＡパッケージ１００とは異なるボールピッチを有し得るので、インターフェイス構造３００はＢＧＡパッケージ２００をテストするのに好適であり得ない。したがって、いくつかのＢＧＡパッケージサイズおよび構成を利用するＩＣ製造業者は、各ＢＧＡパッケージサイズおよび構成のために別個のインターフェイス構造を購入しなければならず、このため、デバイスをテストする費用が増える。加えて、素子テスタ上に装着される別々のインターフェイス構造間で切換えを行うことにより、テスト時間が不所望に長くなる。したがって、サイズおよび構成の異なるＢＧＡパッケージをテストすることが可能なインターフェイス構造が必要とされる。

概要
単一のインターフェイス構造が、関連する素子テスタとの適合性を保持しつつ、サイズおよび構成の異なるＢＧＡパッケージを収容することが可能な方法および装置が開示される。この発明の一実施例に従うと、インターフェイス構造は第１の部分および第２の部分を含む。第１の部分は、関連する素子テスタのドッキング区域と適合する物理的な大きさを有し、第１のＢＧＡパッケージを受けるよう構成された第１のソケットを含む。第１の部分に近接しかつ隣り合う第２の部分は、素子テスタのドッキング区域を越えて横方向に延在して、１つ以上の付加的なソケットを含み得る付加的なテスト区域を設ける。一実施例においては、第２の部分は、第２のＢＧＡパッケージを受けるよう構成された第２のソケットを含むが、第２のＢＧＡパッケージの第２のサイズおよび構成は第１のＢＧＡパッケージサイズおよび構成とは異なっている。したがって、第１のソケットは、第１のＢＧＡパッケージの対応するはんだボールに接続するための複数のピンを有し、第２のソケットは、第２のＢＧＡパッケージの対応するはんだボールに接続するための複数のピンを有する。第１の部分は、素子テスタの対応するテストプローブと整列しかつこれらに接触する配置で形成される複数の導電性コンタクトを含む。第１の部分における各々の導電性コンタクトは、対応する第１の導電性トレースによって第１のソケットにおける対応するピンに電気的に接続され、対応する第２の導電性トレースによって第２のソケットにおける対応するピンに電気的に接続される。

第２のソケットを含むための付加的なテスト区域を設けることにより、有利には、サイズおよび／または構成の異なる第１のＢＧＡパッケージと第２のＢＧＡパッケージとを、同じインターフェイス盤および素子テスタを用いてテストすることが可能となり、これによりテストの費用が減じられ、時間が節約される。たとえば、インターフェイス構造は、インターフェイス構造の第１の部分が素子テスタのドッキング区域と整列しかつこれと噛み合い、第２の部分が素子テスタのドッキング区域を越えて延在するように、関連する素子テスタの上に装着される。第１のテスト手順中に、第１のＢＧＡパッケージがインターフェイス構造の第１のソケット上に装着され、第１のＢＧＡパッケージに関連付けられるテスト信号が、素子テスタと第１のＢＧＡパッケージとの間で伝送されて、第１のＢＧＡ
パッケージをテストする。次いで、第１のＢＧＡパッケージが第１のソケットから取外される。第２のテスト手順中に、第２のＢＧＡパッケージがインターフェイス構造の第２のソケット上に装着される。第２のＢＧＡパッケージに関連付けられるテスト信号が素子テスタと第２のＢＧＡパッケージとの間で伝送されて、第２のＢＧＡパッケージをテストする。

この発明の特徴および利点は、例示する目的で示され、この発明の範囲を図示される特定の実施例に限定することを意図するものではない。

同様の参照番号は、図面全体を通じて対応する部分を指す。

詳細な説明
この発明の実施例が、チェックサム・インコーポレイテッドによるモデルＴＲ−８ＭＤＡテスタと適合するインターフェイス構造の文脈において以下に述べられる。単に簡潔にするためだけにこの単一のインターフェイス構造が説明される。この発明の実施例が、他の製造業者から入手可能な他の素子テスタと適合するインターフェイス構造に同様に適用可能であることを理解されたい。さらに、この明細書中で用いられるように、「ＢＧＡ」という用語は、外部の回路またはシステムに接続するためのはんだボールを有するいずれかのＩＣ製品またはパッケージを指す。加えて、「パッケージサイズ」という用語は、ＢＧＡパッケージ基板の周囲のサイズおよび形状を説明するのに用いられ、「構成」という用語は、ＢＧＡパッケージ基板上のはんだボールの間隔および配置を説明するのに用いられる。したがって、この発明は、この明細書中に記載される特定の例に限定されるものと解釈されるべきではないが、むしろ、添付の特許請求の範囲によって規定されるすべての実施例をその範囲内に含むものである。

図５は、同じ素子テスタを用いてパッケージサイズおよび／または構成の異なるＢＧＡパッケージをテストするのに用いることのできる、この発明の一実施例に従ったインターフェイス構造４００を示す。インターフェイス構造４００は、第１の部分４０２ａと第２の部分４０２ｂとを有するプリント基板（ＰＣＢ）４０２を含む。第１の部分４０２ａは図３の従来のインターフェイス構造３００に類似しており、関連する素子テスタのドッキング区域との適合性を与えるサイズおよび形状をしている。たとえば、同様に図６を参照すると、第１の部分４０２ａは、第１の部分４０２ａ内に含まれるコンタクト３１０が素子テスタ３５２の対応するテストプローブ３５４と整列しかつこれらと電気的に接触するように、素子テスタ３５２のドッキング区域３５６と整列しかつこれの上に載る。したがって、第１の部分４０２ａは、素子テスタ３５２のドッキング区域３５６内に収まる外周の境界を含む。簡潔にするために、コンタクトグループ３０８の各々は、素子テスタ３５２の対応するテストプローブ３５４に接触する４つのコンタクト３１０を含んでいるように示される。実際の実施例については、コンタクトグループ３０８は、素子テスタ３５２の対応するテストプローブと噛み合う任意の好適な数のコンタクト３１０を含み得る。一実施例については、各コンタクトグループ３０８は４８個のコンタクト３１０を含み、チェックサム・インコーポレイテッドによるモデルＴＲ−８ＭＤＡテスタと適合している。他の実施例については、インターフェイス構造４００の第１の部分４０２ａのコンタクトグループ３０８は、他の素子テスタのテストプローブと整列するよう配置され得る。

第１の部分４０２ａは、たとえば、図１Ａおよび図１ＢのＢＧＡパッケージ１００などの第１のＢＧＡパッケージの対応するはんだボールと噛み合いかつ接触するようにマトリクスに配置されるポゴピン３０６などの複数の第１の圧縮ピンを有する第１のソケット３０４を含む。第１のソケット３０４における各ピン３０６は、対応する導電性トレース３１２によって第１の部分４０２ａに形成される対応するコンタクト３１０に接続される。

第２の部分４０２ｂは、図６に図示のとおり、第１の部分４０２ａに近接しかつこれと隣り合っており、素子テスタ３５２のドッキング区域３５６を越えて横方向に延在して、付加的なテスト区域を設ける。こうして、第２の部分４０２ｂは、素子テスタ３５２のドッキング区域３５６の完全に外側にある外周の境界を含む。第２の部分４０２ｂは、たとえば図２Ａおよび図２ＢのＢＧＡパッケージ２００などの第２のＢＧＡパッケージの対応するはんだボールと噛み合いかつこれらに接触するようにマトリクスに配置されるポゴピン４０６などの複数の第２の圧縮ピンを有する第２のソケット４０４を含む。この場合、第２のＢＧＡパッケージサイズおよび／または構成は、第１のＢＧＡパッケージサイズおよび／または構成とは異なる可能性がある。したがって、第１のソケットのピン３０６の数および配置は、第２のソケットのピン４０６の数および配置とは異なる可能性がある。第２のソケット４０４における各ピン４０６は、対応する導電性トレース４１２によって、第１の部分４０２ａに形成される対応するコンタクト３１０に接続される。簡潔にするために、図５には導電性トレース４１２を数本しか示さない。

一実施例については、第２の部分４０２ｂに形成される第２の導電性トレース４１２は、第１の部分４０２ａにまで延在し、第１の部分４０２ａに形成される対応する第１のトレース３１２に接続する。たとえば、第２のソケット４０４のポゴピン４０６ａは第２の導電性トレース４１２ａに接続され、次に、第１の導電性トレース３１２ａを介して対応するコンタクト３１０ａに接続される。他の実施例については、第２の導電性トレース４１２は、第１の部分４０２ａにおける対応するコンタクト３１０に直接接続されてもよい。この態様では、インターフェイス構造４００の各コンタクト３１０は、第１のソケット３０４における対応するピン３０６と、第２のソケット４０４における対応するピン４０６とに接続される。

第１のソケット３０４および第２のソケット４０４は、周知のいかなるＩＣデバイスのテストソケットであってもよい。一実施例については、ソケット３０４および４０４の種類は、一般に所有される米国特許第５，９５５，８８８号に記載されるものである。別の実施例については、ソケット３０４および４０４の種類は、ホーンチェク（Hornchek）およびマージ（Mardi）による「サイズの異なるボールグリッドアレイ集積回路をテストするためのインターフェイス装置および方法（“Interface Apparatus and Method for Testing Different Sized Ball Grid Array Integrated Circuits”）」と題され、一般に所有される米国特許第６，５４１，９９１号に記載される種類である。

上述のように、第１のソケット３０４および第２のソケット４０４は、さまざまなサイズおよび構成のＢＧＡパッケージを受けるために、好適ないかなるサイズであってもよく、好適ないかなる配置にも位置決めされるポゴピンをいくつ含んでいてもよい。したがって、第１のソケット３０４は、全面フットプリントを有するＢＧＡパッケージを受けるよう配置された６４個のピンを有するものとして図５に示されるが、他の実施例では、第１のソケット３０４は、たとえば、周辺フットプリントを有するＢＧＡパッケージを受けるために他の配置を有する異なる数のピンを含み得る。同様に、第２のソケット４０４は、周辺フットプリントを有するＢＧＡパッケージを受けるよう配置された４８個のピンを有するものとして図５に示されるが、他の実施例では、第２のソケット４０４は、たとえば、全面フットプリントを有するＢＧＡパッケージを受けるために他の配置を有する異なる数のピンを含み得る。さらに、第１のソケット３０４および第２のソケット４０４のそれぞれのピンのピッチは、テストされるべき別々のＢＧＡパッケージとの適合性を与えるために、所望のとおりに異なり得る。

一実施例については、第１のソケット３０４は、適合する４５ｍｍ×４５ｍｍのＢＧＡパッケージを受けるために１ｍｍのピッチを有する２０４８個のピン３０６の全面マトリ
クスを含み、第２のソケット４０４は、適合する４２．５ｍｍ×４２．５ｍｍのＢＧＡパッケージを受けるために１．２７ｍｍのピッチを有する５６０個のピン４０６の周辺マトリクスを含む。別の実施例については、第２のソケット４０４は、適合する３５ｍｍ×３５ｍｍのＢＧＡパッケージを受けるために１．２７ｍｍのピッチを有する３５２個のピン４０６の周辺マトリクスを含む。

図７のフローチャートを参照すると、インターフェイス構造４００が、以下のとおり、図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図５および図６にも参照されるように、さまざまなＢＧＡパッケージをテストするために準備される。インターフェイス構造４００は、図６に図示のとおり、第１の部分４０２ａがドッキング区域３５６の上で位置合わせされ、テストプローブ３５４が第１の部分４０２ａの対応するコンタクト３１０に接続されるように、素子テスタ３５２上に装着される（ステップ７００）。素子ハンドラ（図示せず）は、第１のソケット３０４のポゴピン３０６が第１のＢＧＡパッケージの対応するはんだボールに接触するように、インターフェイス構造４００の第１のソケット３０４に第１のＢＧＡパッケージ（たとえば、ＢＧＡパッケージ１００）を位置決めする（ステップ７０２）。コンピュータ３６０上で実行される周知のテストソフトウェアが、周知の態様で、第１のＢＧＡパッケージに関連付けられるテストパラメータをロードし、適切なテスト信号および制御信号を素子テスタ３５２に伝送する（ステップ７０４）。次いで、素子テスタ３５２が第１のＢＧＡパッケージとの間でテスト信号をやり取りする（ステップ７０６）。たとえば、素子テスタ３５２によって供給されるテスト信号は、対応するテストプローブ３５４を介して第１の部分４０２ａにおけるコンタクト３１０に供給され、その後、導電性トレース３１２および第１のソケットのポゴピン３０６を介して第１のＢＧＡパッケージの対応するはんだボールに伝送される。テスト信号の伝送が完了すると、素子ハンドラが、第１のソケット３０４から第１のＢＧＡパッケージを取外す（ステップ７０８）。

次いで、素子ハンドラは、第２のソケット４０４のポゴピン４０６が第２のＢＧＡパッケージの対応するはんだボールに接触するように、インターフェイス構造４００の第２のソケット４０４に第２のＢＧＡパッケージ（たとえば、ＢＧＡパッケージ２００）を位置決めする（ステップ７１０）。コンピュータ３６０上で実行されるテストソフトウェアが、周知の態様で、第２のＢＧＡパッケージに関連付けられるテストパラメータをロードし、好適なテスト信号および制御信号を素子テスタ３５２に伝送する（ステップ７１２）。次いで、素子テスタ３５２が第２のＢＧＡパッケージとの間でテスト信号をやり取りする（ステップ７１４）。たとえば、素子テスタ３５２によって供給されるテスト信号は、対応するテストプローブ３５４を介して第１の部分４０２ａにおけるコンタクト３１０に供給され、その後、導電性トレース３１２および４１２ならびに第２のソケットのポゴピン４０６を介して第２のＢＧＡパッケージの対応するはんだボールに伝送される。テスト信号の伝送が完了すると、素子ハンドラが第２のソケット４０４から第２のＢＧＡパッケージを取外す（ステップ７１６）。

インターフェイス構造４００のコンタクト３１０が、第１の導電性トレース３１２を介して第１のソケットのピン３０６と、第２の導電性トレース４１２を介して第２のソケットのピン４０６との両方に接続されるので、素子テスタ３５２によってインターフェイス構造４００に供給されるテスト信号はソケット３０４およびソケット４０４の両方に自動的に送られ、これにより、コンタクト３１０とソケット３０４およびソケット４０４との間におけるスイッチング回路の必要性をなくす。したがって、いつでもテストを行うために、ソケット３０４およびソケット４０４のうち１つだけが、対応するＢＧＡパッケージを受けるべきである。他の実施例については、インターフェイス構造４００は、コンタクト３１０から第１のソケット３０４または第２のソケット４０４に選択的にテスト信号を送るためのスイッチング回路を含み得る。

この発明に従ったインターフェイス構造は、第２の部分４０２ｂによって設けられる付加的なテスト区域に２つ以上のテストソケットを含み得る。たとえば、図８は、第１のソケット３０４を有する第１の部分５０２ａと、第２のソケット５０４および第３のソケット５０８を有する第２の部分５０２ｂとを含むインターフェイス構造５００を示す。第１のソケット３０４は、図５に関して上述されたように、たとえばＢＧＡパッケージ１００などの第１のＢＧＡパッケージの対応するはんだボールと噛み合いかつこれらに接触するようにマトリクスに配置されるポゴピン３０６などの複数の第１の圧縮ピンを含む。

第２のソケット５０４は、第１のＢＧＡパッケージ（図示せず）とはサイズおよび／または構成が異なる第２のＢＧＡパッケージ（図示せず）の対応するはんだボールと噛み合いかつこれらに接触するようにマトリクスに配置されるポゴピン５０６などの複数の第２の圧縮ピンを含む。第２のソケット５０４における各ピン５０６は、対応する第２の導電性トレース５１２によって第１の部分５０２ａに形成される対応するコンタクト３１０に接続される。たとえば、第２のソケット５０４のピン５０６ａは、第２の導電性トレース５１２ａおよび第１の導電性トレース３１２ａによってコンタクト３１０ａに接続される。簡潔にするために、図８には導電性トレース５１２を数本しか示さない。

第３のソケット５０８は、第１のＢＧＡパッケージおよび第２のＢＧＡパッケージ（図示せず）とはサイズおよび／または構成の異なる第３のＢＧＡパッケージ（図示せず）の対応するはんだボールと噛み合いかつこれらに接触するようにマトリクスに配置されるポゴピン５１０などの複数の第３の圧縮ピンを含む。第３のソケット５０８における各ピン５１０は、対応する導電性トレース５１２によって第１の部分５０２ａに形成される対応するコンタクト３１０に接続される。

一実施例については、第２の部分５０２ｂに形成される第２の導電性トレース５１２が第１の部分５０２ａにまで延在し、第１の部分５０２ａに形成される対応する第１のトレース３１２に接続する。たとえば、第２のソケット５０４のポゴピン５０６ａと第３のソケット５０８のポゴピン５１０ａとが第２の導電性トレース５１２ａに接続され、次に、この第２の導電性トレース５１２ａが、第１の導電性トレース３１２ａを介して対応するコンタクト３１０ａに接続される。他の実施例については、第２の導電性トレース５１２は、第１の部分５０２ａにおける対応するコンタクト３１０に直接接続されてもよい。この態様では、インターフェイス構造５００の各コンタクト３１０が、第１のソケット３０４における対応するピン３０６と、第２のソケット５０４における対応するピン５０６と、第３のソケット５０８における対応するピン５１０とに接続される。

さらに別の実施例においては、５０２ｂなどの２つ以上の付加的なテスト区域が設けられ、こうして、インターフェイス構造を取外さずに、よりさまざまな種類のソケットを収容して、より多くの種類のデバイスをテストすることが可能となる。

インターフェイス構造５００のソケット３０４、５０４および５０８は、さまざまなサイズおよび構成のＢＧＡパッケージを受けるために、好適ないかなるサイズであってもよく、好適ないかなる配置にも位置決めされるポゴピンをいくつ含んでもよい。一実施例については、第１のソケット３０４は、適合する４５ｍｍ×４５ｍｍのＢＧＡパッケージを受けるために１ｍｍのピッチを有する２０４８個のピン３０６の全面マトリクスを含み、第２のソケット５０４は、適合する４２．５ｍｍ×４２．５ｍｍのＢＧＡパッケージを受けるために１．２７ｍｍのピッチを有する５６０個のピン４０６の周辺マトリクスを含み、第３のソケット５０８は、適合する３５ｍｍ×３５ｍｍのＢＧＡパッケージを受けるために１．２７ｍｍのピッチを有する３５２個のピン４０６の周辺マトリクスを含む。

全面フットプリントを有する従来のＢＧＡパッケージを示す底面図である。 図１ＡのＢＧＡパッケージの、線Ａ−Ａに沿った側断面図である。 周辺フットプリントを有する従来のＢＧＡパッケージを示す底面図である。 図２ＡのＢＧＡパッケージの、線Ａ−Ａに沿った側断面図である。 従来のインターフェイス構造を示す上面図である。 素子テスタと図３の従来のインターフェイス構造とを含む従来のＩＣテストシステムを示す分解側面図である。 この発明の一実施例に従ったインターフェイス構造を示す上面図である。 素子テスタと図５のインターフェイス構造とを含むＩＣテストシステムを示す分解側面図である。 図５のインターフェイス構造を用いて第１のＢＧＡパッケージおよび第２のＢＧＡパッケージの例示的なテスト動作の一実施例を示すフローチャートである。 この発明の別の実施例に従ったインターフェイス構造を示す上面図である。

Claims (12)

1. さまざまなパッケージ化された集積回路と、複数のテストプローブを含むドッキング区域を有する素子テスタとの間でテスト信号を送るためのインターフェイス構造であって、
   前記素子テスタの前記ドッキング区域と整列し、かつその上に載るよう適合される第１の部分を含み、前記第１の部分は、前記素子テスタの前記ドッキング区域内に収まる外周の境界を有し、前記第１の部分は、
   第１のパッケージ化された集積回路を受けるための第１のソケットを含み、前記第１のソケットは、前記第１のパッケージ化された集積回路に接続するための複数のピンを有し、前記第１の部分はさらに、
   前記素子テスタの対応するテストプローブに接触するよう予め定められた配置で形成される複数のコンタクトと、
   複数の第１の導電性トレースとを含み、各々は対応するコンタクトと前記第１のソケットの対応するピンとの間で接続され、前記インターフェイス構造はさらに、
   前記第１の部分を越えて横方向に延在して付加的なテスト区域を設ける第２の部分を含み、前記第２の部分は、前記素子テスタの前記ドッキング区域を越えて位置決めされる外周の境界を有し、前記第２の部分は、
   第２のパッケージ化された集積回路を受けるための第２のソケットを含み、前記第２のソケットは前記第２のパッケージ化された集積回路に接続するための複数のピンを有し、前記第２の部分はさらに、
   複数の第２の導電性トレースを含み、各々は前記第１の部分にまで延在し、対応するコンタクトと前記第２のソケットの対応するピンとの間に接続される、インターフェイス構造。
2. 前記第１のソケットおよび前記第２のソケットの前記ピンは圧縮ポゴピンを含む、請求項１に記載のインターフェイス構造。
3. 前記第１のソケットの前記ピンは第１の構成に位置決めされ、前記第２のソケットのピンは前記第１の構成とは異なる第２の構成に位置決めされる、請求項１に記載のインターフェイス構造。
4. 前記第１のソケットの前記ピンは、全面フットプリントを有するＢＧＡパッケージと適合し、前記第２のソケットの前記ピンは周辺フットプリントを有するＢＧＡパッケージと適合している、請求項３に記載のインターフェイス構造。
5. 各コンタクトは、スイッチング回路なしで、対応する第１のソケットのピンと、対応する第２のソケットのピンとに接続される、請求項１に記載のインターフェイス構造。
6. 集積回路のテストシステムであって、
   複数のテストプローブを含むドッキング区域を有する素子テスタと、
   前記素子テスタと第１のパッケージ化された集積回路または第２のパッケージ化された集積回路との間でテスト信号を送るためのインターフェイス構造とを含み、前記インターフェイス構造は、
   前記素子テスタの前記ドッキング区域内に収まる外周の境界を有する第１の部分を含み、前記第１の部分は、前記第１のパッケージ化された集積回路を受けるための第１のソケットと、前記素子テスタの対応するテストプローブに接触するよう予め定められた配置で形成される複数のコンタクトと、対応するコンタクトと前記第１のソケットとの間で接続される複数の第１の導電性トレースとを含み、前記インターフェイス構造はさらに、
   前記第１の部分に近接しかつこれと隣り合い、前記素子テスタの前記ドッキング区域の少なくとも部分的に外側にある外周の境界を有する第２の部分を含み、前記第２の部分は
   、前記第２のパッケージ化された集積回路を受けるための第２のソケットと、前記第１の部分にまで延在し、対応するコンタクトと前記第２のソケットとの間で接続される複数の第２の導電性トレースとを含む、集積回路テストシステム。
7. 前記第１のソケットは、前記第１のパッケージ化された集積回路の対応するリードと接続するための複数のピンを含み、前記第２のソケットは、前記第２のパッケージ化された集積回路の対応するリードと接続するための複数のピンを含む、請求項６に記載のシステム。
8. 前記第１のソケットの前記ピンは第１の構成に位置決めされ、前記第２のソケットの前記ピンは、前記第１の構成とは異なる第２の構成に位置決めされる、請求項７に記載のシステム。
9. 前記第１のソケットおよび前記第２のソケットの前記ピンは圧縮ポゴピンを含む、請求項６に記載のインターフェイス構造。
10. 各コンタクトは、スイッチング回路なしで、前記第１のソケットおよび前記第２のソケットにおける対応するピンに接続される、請求項６に記載のインターフェイス構造。
11. 第１のパッケージ化された集積回路または第２のパッケージ化された集積回路をテストするための方法であって、
    第１の部分および第２の部分を有するインターフェイス構造を素子テスタのドッキング区域の上に装着するステップを含み、前記第１の部分は、前記素子テスタの前記ドッキング区域内に収まる外周の境界を有し、前記第１のパッケージ化された集積回路を受けるよう構成された第１のソケットを含み、前記第２の部分は、前記素子テスタの前記ドッキング区域の外側にある外周の境界を有し、前記第２のパッケージ化された集積回路を受けるよう構成された第２のソケットを含み、前記方法はさらに、
    前記第１のパッケージ化された集積回路を前記第１のソケットに挿入するステップと、
    前記第１のパッケージ化された集積回路に関連付けられるテスト信号を前記素子テスタから前記第１のソケットおよび前記第２のソケットに伝送するステップと、
    前記第１のパッケージ化された集積回路からのテスト信号を前記素子テスタに受けるステップとを含む、方法。
12. 前記第１のソケットから前記第１のパッケージ化された集積回路を取外すステップと、
    前記第２のパッケージ化された集積回路を前記第２のソケットに挿入するステップと、
    前記第２のパッケージ化された集積回路に関連付けられるテスト信号を前記素子テスタから前記第１のソケットおよび前記第２のソケットに伝送するステップと、
    前記第２のパッケージ化された集積回路からのテスト信号を前記素子テスタに受けるステップとをさらに含む、請求項１１に記載の方法。

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