JP2005519260A5 - - Google Patents

Download PDF

Info

Publication number
JP2005519260A5
JP2005519260A5 JP2003537118A JP2003537118A JP2005519260A5 JP 2005519260 A5 JP2005519260 A5 JP 2005519260A5 JP 2003537118 A JP2003537118 A JP 2003537118A JP 2003537118 A JP2003537118 A JP 2003537118A JP 2005519260 A5 JP2005519260 A5 JP 2005519260A5
Authority
JP
Japan
Prior art keywords
defect
sub
test
potential
test structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003537118A
Other languages
Japanese (ja)
Other versions
JP2005519260A (en
JP4505225B2 (en
Filing date
Publication date
Priority claimed from US10/265,051 external-priority patent/US6995393B2/en
Priority claimed from US10/264,625 external-priority patent/US7067335B2/en
Application filed filed Critical
Priority claimed from PCT/US2002/033154 external-priority patent/WO2003034492A2/en
Publication of JP2005519260A publication Critical patent/JP2005519260A/en
Publication of JP2005519260A5 publication Critical patent/JP2005519260A5/ja
Application granted granted Critical
Publication of JP4505225B2 publication Critical patent/JP4505225B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Claims (42)

電圧コントラスト検査のために設計されたテスト構造を備えるテスト用半導体装置であって、
電圧コントラスト検査中に第1電位に帯電するよう設計され複数のフローティング導電構造を有する第1サブ構造領域、および
記電圧コントラスト検査中に前記第1電位とは異なる第2電位に帯電するように選択されたサイズを有する導電構造に結合された第2サブ構造領域
を備えるテスト用半導体装置
A test semiconductor device having a test structure designed for voltage contrast inspection,
The first sub-structure region having a plurality of floating conductive structure designed to charge the first potential in the voltage contrast test, and
Before Symbol Voltage testing a semiconductor device including a second sub-structure region coupled to a conductive structure having a size selected so that to a static-different second potential to the first potential during contrast test.
請求項1に記載のテスト用半導体装置であって、前記第1および第2サブ構造領域は単一のフォトリソグラフィステップで形成されるテスト用半導体装置A testing semiconductor device according to claim 1, wherein the first and second sub-structures area semiconductor device for testing, which is formed in a single photolithographic step. 請求項1または2に記載のテスト用半導体装置であって、前記第1および第2サブ構造領域は前記基板に結合されないテスト用半導体装置A testing semiconductor device according to claim 1 or 2, wherein the first and second sub-structures area semiconductor devices for testing are not bonded to the substrate. 請求項1ないし請求項3のいずれかに記載のテスト用半導体装置であって、前記第1および第2サブ構造領域は共に同じレベル上にあるテスト用半導体装置A testing semiconductor device according to any one of claims 1 to 3, wherein the first and second sub-structure region both test semiconductor device at the same level on. 請求項1ないし請求項4のいずれかに記載のテスト用半導体装置であって、前記第2サブ構造領域は、前記第1サブ構造領域の導電ライン群のうちの1つにそれぞれ隣接する複数の平行ストリップセグメントを含むテスト用半導体装置A testing semiconductor device according to any one of claims 1 to 4, wherein the second sub-structure region, respectively adjacent to one of the conductive line group of said first sub-structure region A test semiconductor device comprising a plurality of parallel strip segments. 請求項5に記載のテスト用半導体装置であって、前記第2サブ構造領域はジグザグ形状を形成するテスト用半導体装置A testing semiconductor device according to claim 5, wherein the second sub-structure region testing a semiconductor device to form a zigzag shape. 請求項1ないし請求項6のいずれかに記載のテスト用半導体装置であって、前記第2サブ構造領域は、電圧コントラスト検査中に前記第1サブ構造領域よりもより遅く帯電するよう設計されテスト用半導体装置A testing semiconductor device according to any one of claims 1 to 6, wherein the second sub-structure region is designed to charge more slowly than the first sub-structure region during voltage contrast test semiconductor device for a test. 請求項1〜7のいずれかに記載のテスト用半導体装置であって、前記第2サブ構造領域は、電圧コントラスト検査中に前記第1サブ構造領域とは異なる輝度レベルを有するように設計されテスト用半導体装置A testing semiconductor device according to claim 1, wherein the second sub-structure region is designed to have a different brightness level than the first sub-structure region during voltage contrast test semiconductor device for a test. 請求項1ないし請求項8のいずれかに記載のテスト用半導体装置であって、前記第2サブ構造領域の前記導電構造は、電圧コントラスト検査中に、前記第2サブ構造領域に存在する部分開放が検査されえるように選ばれたサイズを有するテスト用半導体装置A testing semiconductor device according to any one of claims 1 to 8, wherein the conductive structures of the second sub-structure region, in the voltage contrast test, before Symbol second sub structure area A test semiconductor device having a size selected such that an existing partial opening can be inspected. 電圧コントラスト検査のために設計されるテスト用半導体装置を製造する方法であって、
電子ビームによる走査によって第1電位に帯電するよう設計され複数のフローティング導電構造を有する第1サブ構造領域を形成すること、および
前記電子ビームによる走査によって前記第1電位とは異なる第2電位に帯電させるように選択されたサイズを有する導電構造に結合される第2サブ構造領域を形成すること
を含み、
前記第1および第2サブ構造領域は共に単一のフォトリソグラフィステップで形成される製造方法。
A method of manufacturing a test semiconductor device designed for voltage contrast inspection,
Forming a first sub-structure region having a plurality of floating conductive structure designed to charge the first potential by the scanning by the electron beam, and a different second potential to the first potential by scanning by the electron beam comprises forming the second sub-structure region which is coupled to a conductive structure having a selected size so as to charge the,
Wherein the first and second sub-structure region manufacturing method together formed in a single photolithographic step.
請求項10に記載の製造方法であって、前記第1および第2サブ構造領域は単一のフォトリソグラフィステップで形成される製造方法。 A method according to claim 10, the manufacturing method wherein the first and second sub-structure region is formed in a single photolithographic step. 請求項10または11に記載の製造方法であって、前記第1および第2サブ構造領域は前記基板に結合されない製造方法。 A method according to claim 10 or 11, the manufacturing method wherein the first and second sub-structure region is not bonded to the substrate. 請求項10ないし請求項13のいずれかに記載の製造方法であって、前記第1および第2サブ構造領域は共に同じレベル上にある製造方法。 Manufacturing method A manufacturing method according to any one of claims 10 to 13, wherein the first and second sub-structure region which is both on the same level on. 請求項10ないし請求項13のいずれかに記載の製造方法であって、前記第2サブ構造領域は、前記第1サブ構造領域の導電ライン群のうちの1つにそれぞれ隣接する複数の平行ストリップセグメントを含む製造方法。 A process according to any one of claims 10 to 13, wherein the second sub-structure region, a plurality of respectively adjacent to one of the conductive line group of said first sub-structure region A manufacturing method comprising parallel strip segments. 請求項14に記載の製造方法であって、前記第2サブ構造領域はジグザグ形状を形成する製造方法。 A method according to claim 14, the manufacturing method the second sub-structure region to form a zigzag shape. 請求項10ないし請求項15のいずれかに記載の製造方法であって、前記第2サブ構造領域は、電圧コントラスト検査中に前記第1サブ構造領域よりもより遅く帯電するよう設計されている製造方法。 A process according to any one of claims 10 to 15, wherein the second sub-structure region is designed to charge more slowly than the first sub-structure region during voltage contrast test Tei Ru manufacturing method. 請求項10ないし請求項16のいずれかに記載の製造方法であって、前記第2サブ構造領域は、電圧コントラスト検査中に前記第1サブ構造領域とは異なる輝度レベルを有するように設計されている製造方法。 A process according to any one of claims 10 to 16, wherein the second sub-structure region is designed to have a different brightness level than the first sub-structure region during voltage contrast test production methods that have been. 請求項10ないし請求項17のいずれかに記載の製造方法であって、前記第2サブ構造領域の前記導電構造は、電圧コントラスト検査により、前記第2サブ構造領域内に存在する部分開放が検査されえるサイズとして形成した製造方法。 A process according to any one of claims 10 to 17, wherein the conductive structures of the second sub-structure region, the voltage contrast test, partially open present in the second sub-structure region Manufacturing method formed as a size that can be inspected. 請求項10ないし請求項18のいずれかに記載の製造方法であって、サブ構造領域の一部を電子ビームで走査し、走査された部分の電圧コントラスト画像を得ることによって前記第1および第2サブ構造領域を検査することをさらに含む製造方法。 A process according to any one of claims 10 to 18, a part of the sub-structure region is scanned with an electron beam, the first and by obtaining a voltage contrast image of the scanned portion further comprising producing method to inspect the second sub-structure region. 請求項19に記載の製造方法であって、前記電圧コントラスト画像に基づいて前記第1および/または第2サブ構造領域内に欠陥が存在するかを決定すること、および欠陥が存在するときには、前記第1および/または第2サブ構造領域のさまざまな部分に前記電子ビームをステップ移動させることによってその欠陥の位置を決定することをさらに含む製造方法。 A method according to claim 19, determining whether a defect is present in the first and / or second sub-structure in the region based on the voltage contrast image, and when a defect is present, further comprising producing method to determine the position of the defect by step moving the electron beam to different parts of the first and / or second sub-structure region. 半導体に設けられたテスト構造を検査する方法であって、
最初に前記テスト構造の2つ以上の初期部分を帯電された粒子ビームで走査することによって、前記初期走査の結果として前記テスト構造内に予期しないパターンの電位が存在するかに基づいて、前記テスト構造内に欠陥が存在するか否かを決定すること、および
欠陥が存在するとき、前記テスト構造の1つ以上の潜在的欠陥部分に順次にステップ移動し、前記テスト構造の前記1つ以上の潜在的欠陥部分を、帯電された粒子ビームで走査し、それにより前記欠陥を位置特定すること
を含む方法。
A method for inspecting a test structure provided in a semiconductor ,
Based on whether there is an unexpected pattern of potential in the test structure as a result of the initial scan by first scanning two or more initial portions of the test structure with a charged particle beam. Determining whether a defect is present in the structure; and, when there is a defect, sequentially stepping to one or more potential defect portions of the test structure, the one or more of the test structure Scanning a potential defect with a charged particle beam, thereby locating the defect.
請求項21に記載の方法であって、前記ステップ移動は、前記欠陥を位置特定する2進探索パターンの形状による方法。 The method of claim 21, wherein the step moves to a process according to shape of the binary search pattern to locate the defect. 請求項21または22に記載の方法であって、最初に前記テスト構造の2つ以上の初期部分を、帯電された粒子ビームで走査することによって、欠陥が存在するか否かを決定することは、
前記テスト構造の第1端を走査することによって前記第1端の第1電位を得ること、
前記テスト構造の第2端を走査することによって前記第2端の第2電位を得ること、および
前記第1端の電位が前記第2端の電位と異なるとき、前記テスト構造は開放欠陥を有すると決定すること
を含む方法。
23. A method according to claim 21 or 22, wherein first determining two or more initial portions of the test structure with a charged particle beam to determine whether a defect is present. ,
Obtaining a first potential at the first end by scanning a first end of the test structure;
Obtaining a second potential at the second end by scanning the second end of the test structure; and when the potential at the first end is different from the potential at the second end, the test structure has an open defect. A method that includes determining then.
請求項21ないし請求項23に記載の方法であって、前記テスト構造の1つ以上の潜在的欠陥部分に順次にステップ移動し、前記テスト構造の前記1つ以上の潜在的欠陥部分を帯電された粒子ビームで走査し、それにより前記欠陥の位置を特定することは、
(a)前記テスト構造の第1現在位置にステップ移動し、前記テスト構造の前記第1現在位置を欠陥を探して走査すること、
(b)前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こるとき、前記前の走査および前記現在の走査の間にある前記テスト構造の次の部分へステップ移動すること、および
(c)前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こらないとき、前記前の走査および前記現在の走査の間ではない前記テスト構造の次の部分へステップ移動すること
を含む方法。
24. A method as claimed in claim 21 to claim 23, sequentially stepping to one or more potential defect portions of the test structure and charging the one or more potential defect portions of the test structure. Scanning with a focused particle beam, thereby locating the defect,
(A) stepping to a first current position of the test structure and scanning the first current position of the test structure looking for a defect;
(B) when the defect is not found and a luminance transition occurs between the previous scan and the current scan, step to the next part of the test structure between the previous scan and the current scan And (c) the test structure not between the previous scan and the current scan when the defect is not found and a luminance transition does not occur between the previous scan and the current scan. Including stepping to the next part of the.
請求項24に記載の方法であって、
前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こるとき、前記次の部分は、前記前の走査および前記現在の走査の間の中間にあるとし、
前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こらないとき、前記次の部分は、前記現在の走査と、前記前の走査および前記現在の走査の間ではない前記テスト構造の一端との間の中間にあるとする
方法。
25. The method of claim 24, comprising:
The defect is not found, and when the transition of brightness occurring between the previous scan and the current scan, the next portion, intermediate near suppose between said previous scan and said current scan,
When the defect is not found and no luminance transition occurs between the previous scan and the current scan, the next portion is between the current scan and the previous scan and the current scan. and in the middle between the free end of the test structure
Method.
請求項25に記載の方法であって、
前記現在の走査が、欠陥ではない前記現在の走査についての輝度の遷移点を含むかを決定することをさらに含み、
前記次の部分へステップ移動する操作は、前記現在の走査が欠陥ではない前記輝度の遷移点を含むとき、新しい向きにおいて実行される
方法。
26. The method of claim 25, comprising:
Further determining whether the current scan includes a luminance transition point for the current scan that is not defective;
The method of stepping to the next part is performed in a new orientation when the current scan includes the luminance transition point that is not defective.
請求項26に記載の方法であって、前記次の走査の前記新しい向きは前記前の走査の向きに垂直とする方法。 27. The method of claim 26, wherein the new orientation of the next scan is perpendicular to the orientation of the previous scan. 請求項24に記載の方法であって、前記欠陥が見つかるまで操作前記(b)および(c)を繰り返す方法。 The method according to claim 24, a method of repeating the operation until said the defect is found (b) and (c). 請求項21ないし請求項28のいずれかに記載の方法であって、
前記欠陥は開放欠陥でありえ、前記欠陥は、輝度の遷移が前記テスト構造自身の中に起きているとき、前記開放欠陥であるとする方法。
A method according to any of claims 21 to 28, wherein
The defect is an open defect example, the defect when the transition of brightness is happening in the test structure itself, a method of the said is an open defect.
請求項29に記載の方法であって、前記開放欠陥は部分開放欠陥でありえる方法。   30. The method of claim 29, wherein the open defect can be a partial open defect. 請求項21ないし請求項28のいずれかに記載の方法であって、
前記欠陥は短絡欠陥でありえ、前記欠陥は、物理的短絡が前記テスト構造内で見つかったときに前記短絡欠陥であるとする方法。
A method according to any of claims 21 to 28, wherein
How to the defect is short defect example, the defect is the short defect when physical short circuit is bought One found within the test structure.
半導体に設けられたテスト構造内における欠陥を検出する検査システムであって、
電子ビームを発生するビーム発生器、
電子を検出する検出器、および
最初に前記テスト構造の2つ以上の初期部分を帯電された粒子ビームで走査することによって、前記初期走査の結果として前記テスト構造内に予期しないパターンの電位が存在するかに基づいて、前記テスト構造内に欠陥が存在するかを決定し、
欠陥が存在するとき、前記テスト構造の1つ以上の潜在的欠陥部分に順次にステップ移動し、前記テスト構造の前記1つ以上の潜在的欠陥部分を帯電された粒子ビームで走査し、それにより前記欠陥を位置特定するように構成されたコントローラ
を備える検査システム。
An inspection system for detecting contact Keru defects in the test structure provided on a semiconductor,
A beam generator for generating an electron beam,
A detector that detects electrons, and by initially scanning two or more initial portions of the test structure with a charged particle beam, there is an unexpected pattern of potential in the test structure as a result of the initial scan. Based on whether or not there are defects in the test structure;
When a defect is present, it sequentially steps to one or more potential defect portions of the test structure and scans the one or more potential defect portions of the test structure with a charged particle beam, thereby An inspection system comprising a controller configured to locate the defect.
請求項32に記載の検査システムであって、前記テスト構造の1つ以上の潜在的欠陥部分に順次にステップ移動する際、前記欠陥を位置特定する2進探索パターンの形状で移動する検査システム。 Inspection system An inspection system according to claim 32, when that sequentially move step to one or more potential defect of the test structure, which moves in the form of binary search pattern to locate the defect . 請求項32または33に記載の検査システムであって、
最初に前記テスト構造の2つ以上の初期部分を帯電された粒子ビームで走査することによって、前記テスト構造内に欠陥が存在するかを決定することは、
前記テスト構造の第1端を走査することによって前記第1端の第1電位を得ること、
前記テスト構造の第2端を走査することによって前記第2端の第2電位を得ること、および
前記第1端の電位が前記第2端の電位と異なるとき、前記テスト構造は開放欠陥を有すると決定すること
によって達成される検査システム。
The inspection system according to claim 32 or 33,
Determining whether a defect is present in the test structure by first scanning two or more initial portions of the test structure with a charged particle beam;
Obtaining a first potential at the first end by scanning a first end of the test structure;
Obtaining a second potential at the second end by scanning the second end of the test structure; and when the potential at the first end is different from the potential at the second end, the test structure has an open defect. An inspection system achieved by deciding upon.
請求項32ないし請求項34のいずれかに記載の検査システムであって、
前記テスト構造の1つ以上の潜在的欠陥部分に順次にステップ移動し、前記テスト構造の前記1つ以上の潜在的欠陥部分を帯電された粒子ビームで走査し、それにより前記欠陥を位置特定することは、
(a)前記テスト構造の第1現在位置にステップ移動し、前記テスト構造の前記第1現在位置を欠陥を探して走査すること、
(b)前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こるとき、前記前の走査および前記現在の走査の間にある前記テスト構造の次の部分へステップ移動すること、および
(c)前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こらないとき、前記前の走査および前記現在の走査の間ではない前記テスト構造の次の部分へステップ移動すること
を含む検査システム。
An inspection system according to any of claims 32 to 34,
Stepping sequentially to one or more potential defect portions of the test structure, scanning the one or more potential defect portions of the test structure with a charged particle beam, thereby locating the defect That is
(A) stepping to a first current position of the test structure and scanning the first current position of the test structure looking for a defect;
(B) when the defect is not found and a luminance transition occurs between the previous scan and the current scan, step to the next part of the test structure between the previous scan and the current scan And (c) the test structure not between the previous scan and the current scan when the defect is not found and a luminance transition does not occur between the previous scan and the current scan. Inspection system including stepping to the next part of
請求項35に記載の検査システムであって、
前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こるとき、前記次の部分は、前記前の走査および前記現在の走査の間の中間にあるとし
前記欠陥が見つからず、かつ輝度の遷移が前記前の走査および現在の走査の間で起こらないとき、前記次の部分は、前記現在の走査と、前記前の走査および前記現在の走査の間ではない前記テスト構造の一端との間の中間にあるとする
検査システム。
The inspection system according to claim 35, wherein
The defect is not found, and when the transition of brightness occurring between the previous scan and the current scan, the next portion, intermediate near suppose between said previous scan and said current scan,
When the defect is not found and no luminance transition occurs between the previous scan and the current scan, the next portion is between the current scan and the previous scan and the current scan. and in the middle between the free end of the test structure
Inspection system.
請求項36に記載の検査システムであって、
前記コントローラは、前記現在の走査が、欠陥ではない前記現在の走査についての輝度の遷移点を含むかを決定するようにさらに構成され、
前記次の部分へステップ移動する操作は、前記現在の走査が欠陥ではない前記輝度の遷移点を含むとき、新しい向きにおいて実行される
検査システム。
The inspection system according to claim 36, wherein
The controller is further configured to determine whether the current scan includes a luminance transition point for the current scan that is not defective;
The stepping operation to the next part is performed in a new orientation when the current scan includes a non-defective luminance transition point.
請求項37に記載の検査システムであって、前記次の走査の前記新しい向きは前記前の走査の向きに垂直である検査システム。   38. The inspection system of claim 37, wherein the new orientation of the next scan is perpendicular to the previous scan orientation. 請求項35に記載の検査システムであって、前記欠陥が見つかるまで操作(b)および(c)を繰り返す検査システム。   36. The inspection system according to claim 35, wherein operations (b) and (c) are repeated until the defect is found. 請求項32ないし請求項39のいずれかに記載の検査システムであって、
前記欠陥は開放欠陥でありえ、前記欠陥は、輝度の遷移が前記テスト構造自身の中に起きているときには、前記開放欠陥であるとする検査システム。
40. The inspection system according to any one of claims 32 to 39, wherein:
Inspection system wherein defect example an open defect, the defect is to be when the transition of brightness is happening in the test structure itself is the open defect.
請求項40に記載の検査システムであって、前記開放欠陥は部分開放欠陥である検査システム。   41. The inspection system according to claim 40, wherein the open defect is a partial open defect. 請求項32ないし請求項39のいずれかに記載の検査システムであって、
前記欠陥は短絡欠陥であり、前記欠陥は、物理的短絡が前記テスト構造内に見つかったときに前記短絡欠陥であるとする検査システム。
40. The inspection system according to any one of claims 32 to 39, wherein:
The defect is a short defect, the defect inspection system that said a short defect when physical short circuit was not find in the test structure.
JP2003537118A 2001-10-17 2002-10-16 Apparatus and method for semiconductor IC defect detection Expired - Fee Related JP4505225B2 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US32980401P 2001-10-17 2001-10-17
US10/265,051 US6995393B2 (en) 2000-08-25 2002-10-02 Apparatus and methods for semiconductor IC failure detection
US10/264,625 US7067335B2 (en) 2000-08-25 2002-10-02 Apparatus and methods for semiconductor IC failure detection
PCT/US2002/033154 WO2003034492A2 (en) 2001-10-17 2002-10-16 Apparatus and methods for semiconductor ic failure detection

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009219052A Division JP5238659B2 (en) 2001-10-17 2009-09-24 Apparatus and method for semiconductor IC defect detection

Publications (3)

Publication Number Publication Date
JP2005519260A JP2005519260A (en) 2005-06-30
JP2005519260A5 true JP2005519260A5 (en) 2006-01-05
JP4505225B2 JP4505225B2 (en) 2010-07-21

Family

ID=27401722

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003537118A Expired - Fee Related JP4505225B2 (en) 2001-10-17 2002-10-16 Apparatus and method for semiconductor IC defect detection

Country Status (2)

Country Link
JP (1) JP4505225B2 (en)
WO (1) WO2003034492A2 (en)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US9805994B1 (en) 2015-02-03 2017-10-31 Pdf Solutions, Inc. Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US9646961B1 (en) 2016-04-04 2017-05-09 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144901A (en) * 1991-11-21 1993-06-11 Oki Electric Ind Co Ltd Detection of defective point of device having fine pattern
JP3356056B2 (en) * 1998-05-15 2002-12-09 日本電気株式会社 Wiring fault detecting circuit, wiring fault detecting semiconductor wafer, and wiring fault detecting method using the same
US6268717B1 (en) * 1999-03-04 2001-07-31 Advanced Micro Devices, Inc. Semiconductor test structure with intentional partial defects and method of use
US6452412B1 (en) * 1999-03-04 2002-09-17 Advanced Micro Devices, Inc. Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography
JP3708763B2 (en) * 1999-08-31 2005-10-19 株式会社東芝 Defect detection method

Similar Documents

Publication Publication Date Title
US6995393B2 (en) Apparatus and methods for semiconductor IC failure detection
JP2005519260A5 (en)
US20030071261A1 (en) Apparatus and methods for semiconductor IC failure detection
US7733099B2 (en) Monitoring pattern for detecting a defect in a semiconductor device and method for detecting a defect
JP3698075B2 (en) Semiconductor substrate inspection method and apparatus
US7973281B2 (en) Semiconductor substrate, substrate inspection method, semiconductor device manufacturing method, and inspection apparatus
Patterson et al. Enhancement of voltage contrast inspection signal using scan direction
US7217579B2 (en) Voltage contrast test structure
JPH10313027A (en) Detecting method and device of defective wafer
TWI754151B (en) Wafer-level testing method and test structure thereof
JP4505225B2 (en) Apparatus and method for semiconductor IC defect detection
JP4953590B2 (en) Test apparatus and device manufacturing method
US7113629B2 (en) Pattern inspecting apparatus and method
JP3356056B2 (en) Wiring fault detecting circuit, wiring fault detecting semiconductor wafer, and wiring fault detecting method using the same
JPH02292838A (en) Structure for testing semiconduc- -tor integrated circuit on semicon- -ductor wafer
JP3708763B2 (en) Defect detection method
JP2002313862A (en) Method and apparatus for inspecting semiconductor device
Richter et al. Implementation of early monitor by advanced ebeam metrology for charging damage failure mechanism
JP3859446B2 (en) Semiconductor substrate inspection apparatus and semiconductor substrate inspection method
JP2002313861A (en) Pattern inspection apparatus and method therefor
US20230012946A1 (en) System and method for defect inspection using voltage contrast in a charged particle system
JP5238659B2 (en) Apparatus and method for semiconductor IC defect detection
JP5055871B2 (en) Wiring failure detection test structure and wiring failure detection method
JP2008311439A (en) Semiconductor device, and connection inspection method of conductive wiring of same
Patterson et al. Rapid failure analysis of low-yielding electrical test structures using e-beam physical and voltage contrast inspection