JP2005510882A - 高温プロセスに適合するｐＦＥＴ用金属ゲート電極およびその製作方法 - Google Patents
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Abstract
【課題】Ｒｅ、Ｒｈ、Ｐｔ、ＩｒまたはＲｕ金属によるＣＭＯＳゲート電極ならびにこのようなゲート電極を含むＣＭＯＳ構造を製作する方法を提供すること。
【解決手段】これらの金属の仕事関数により、これらの金属は現在のｐＦＥＴ要件に適合している。例えば、これらの金属は、化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧に耐えることができる。ＳｉＯ２、Ａｌ２Ｏ３その他の適切な誘電体材料などの誘電体層上におけるこれらの金属の熱安定性により、これらの金属は１０００℃までの後処理温度に適合性がある。Ｒｅを被着させる際に、原材料としてＲｅ２（ＣＯ）１０を用いる低温／低圧ＣＶＤ技術を利用する。
【解決手段】これらの金属の仕事関数により、これらの金属は現在のｐＦＥＴ要件に適合している。例えば、これらの金属は、化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧に耐えることができる。ＳｉＯ２、Ａｌ２Ｏ３その他の適切な誘電体材料などの誘電体層上におけるこれらの金属の熱安定性により、これらの金属は１０００℃までの後処理温度に適合性がある。Ｒｅを被着させる際に、原材料としてＲｅ２（ＣＯ）１０を用いる低温／低圧ＣＶＤ技術を利用する。
Description
本発明は、一般に、ｐ型電界効果トランジスタ用の金属ゲート電極およびこのような電極を製作する方法に関し、より詳細には、ｐ型ＦＥＴの高温プロセスに適合する金属ゲート電極およびこのような電極を製作する方法に関する。
金属ゲートを伴うＣＭＯＳ（相補型金属酸化膜半導体）集積回路デバイスの製作では、（クヌーセン・セルからの）熱蒸着法および化学気相成長法を含めて金属ゲート用の被着方法が好ましい。というのは、そうすると、ゲート誘電体の損傷および長期的な信頼性の問題が最小限に抑えられるからである。スパッタ法および電子ビーム蒸着法など他の物理気相成長プロセスでは、形成ガスまたは水素アニール処理によって損傷の一部が修復され得るとしても、長期的な信頼性の問題になると考えられるゲート誘電体の損傷が生じる。一般に、化学気相成長法は、より広範囲の様々な金属ゲート統合化方式を用いることができる比較的アスペクト比が大きいダマシン・フィーチャを充填するのに利用することができるという点で熱蒸着法に比べて利点を有する。
当技術分野の他の技術者によって化学気相成長技術を用いたＲｅ金属の被着が試みられてきたが、ハロゲン化物前駆体を用いてＲｅ被膜を被着させると、ハロゲン化物が組み込まれ、かつ成長温度が高いという問題が生じる。前駆体としてＲｅ２（ＣＯ）１０を用いることによってＲｅ被膜を成長させる他の試みでは、炭素濃度が高い被膜が生じる。
半導体応用でレニウムカルボニルを使用できる可能性があるが、超薄（すなわち、５０Å未満の）ゲート誘電体材料などの誘電体材料上にｐチャネルＲｅゲートを設けるのに、ＣＶＤ原材料としてＲｅ２（ＣＯ）１０を用いた開示はない。
したがって、本発明の目的は、従来の方法の欠点や短所がないＲｅゲート電極を伴うＭＯＳ（金属酸化膜半導体）デバイスを製作する方法を提供することである。
本発明の別の目的は、Ｒｅ、Ｒｈ、Ｐｔ、ＩｒおよびＲｕから選択した金属で製作したゲート電極を伴う金属酸化膜半導体デバイスを製作する方法を提供することである。
本発明の別の目的は、ｐＦＥＴ要件に適合する仕事関数を有するＲｅ、Ｒｈ、Ｉｒ、ＰｔまたはＲｕから製作したゲート電極を含む電界効果トランジスタを製作する方法を提供することである。
本発明の別の目的は、化学的な変化を受けずに適切なパッシベーション処理が施された界面を生成するのに必要な高水素圧に耐えることができる金属から形成したゲート電極を備える電界効果トランジスタを提供することである。
本発明の別の目的は、１０００℃までの後処理温度に適合するゲート電極を備える電界効果トランジスタを製作する方法を提供することである。
本発明は、Ｒｅ、Ｒｈ、Ｐｔ、ＩｒまたはＲｕ金属を用いることによってＣＭＯＳゲート電極を製作する方法を提供する。これらの金属の仕事関数により、これらの金属は現在のｐＦＥＴ要件に適合している。例えば、Ｒｅを用いるとき、この金属は、化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧に耐えることができる。ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２および他の様々な誘電体上におけるＲｅの熱安定性により、Ｒｅは１０００℃までの後処理温度に適合性がある。本発明の方法により、ＦＥＴを製作し、かつこれらのＦＥＴの金属／誘電体界面をパッシベーション処理して、Ｄｉｔ＝５×１０１０／ｃｍ２ｅＶよりも良好な界面状態にすることができる。
ｐＦＥＴの金属ゲートにより、ポリシリコンの空乏の問題が回避され、デバイス・ゲート・スタックの実効容量を減少させることができる。金属ゲートを使用することにより、そうでない場合にポリシリコン・ゲートで求められるよりもゲート誘電体を厚くすることができる。同時に、これらの金属ゲート材料の熱安定性により、これらの金属は、標準の後処理技術、すなわち活性化アニールなどに完全に適合する。
本発明の方法におけるＲｅ、Ｒｈ、Ｉｒ、ＰｔおよびＲｕを用いた電極の製作は、Ｒｅを被着させるときには、原材料としてＲｅ２（ＣＯ）１０を用いる低温／低圧ＣＶＤ技術を利用することによって実現される。
好ましい実施形態では、ソースおよびドレイン領域を有する半導体基板と、この半導体基板上の厚さ１００Å未満のゲート誘電体層と、このゲート誘電体層の上面上にＲｅ、Ｒｈ、Ｉｒ、ＰｔおよびＲｕからなる群から選択した金属で形成したゲートとを含む金属酸化膜半導体デバイスが提供される。
金属酸化膜半導体デバイスでは、このゲート誘電体層の厚さは５０Å未満であることが好ましい。このゲート誘電体層は、ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物から選択した材料で形成することもできるし、シリケートおよび窒素添加物を含むＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３およびそれらの混合物から選択した材料で形成することもできる。特定の一実施形態では、この誘電体層をＳｉＯ２で形成し、半導体基板をシリコンで形成し得る。この半導体基板は、ｐ型またはｎ型とし得る。この半導体基板は、シリコン、ＳｉＧｅ、ＳＯＩ、Ｇｅ、ＧａＡｓおよび有機半導体からなる群から選択した材料で形成することができる。
本発明は、少なくとも１つのソースおよび１つのドレイン領域を有する半導体基板と、この半導体基板上の厚さ１００Å未満のゲート誘電体層と、このゲート誘電体層の上面上にＲｅ、Ｒｈ、Ｉｒ、ＰｔおよびＲｕからなる群から選択した金属で形成したゲートとを含む電界効果トランジスタをさらに対象とする。
この電界効果トランジスタでは、好ましくはゲート誘電体層は５０Å未満の厚さを有し、ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物からなる群から選択した材料で形成し得る。さらに、この誘電体材料層は、シリケートおよび窒素添加物を含むＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３およびそれらの混合物から形成し得る。この半導体基板は、ｐ型またはｎ型とすることができ、シリコン、ＳｉＧｅ、ＳＯＩ、ＧｅおよびＧａＡｓから選択した材料で形成することができる。特定の一実施形態では、このＦＥＴの半導体基板はシリコンから形成し、ゲート誘電体層はＳｉＯ２から形成する。
さらに、本発明は、半導体デバイス中に金属接点を形成する方法を対象とする。この方法は、あらかじめ処理した半導体基板の活動表面上に厚さ１００Å未満の誘電体材料層を被着させる操作ステップと、化学気相成長法によってＲｅ、Ｒｈ、Ｐｔ、ＩｒおよびＲｕからなる群から選択した金属の層を被着させる操作ステップと、この金属層をパターン化し誘電体層上に金属電極を形成する操作ステップと、形成ガス（Ａｒ／Ｈ２またはＮ２／Ｈ２）中でこれらの金属電極および誘電体層をパッシベーション処理する操作ステップとによって実施することができる。
半導体デバイス中に金属接点を形成する方法は、ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物から選択した材料によって、好ましくは５０Å未満の薄い厚さの誘電体層を被着させるステップをさらに含む。さらに、この誘電体材料層は、シリケートおよび窒素添加物を含むＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３またはそれらの混合物などの材料で被着させることができる。この方法は、原材料としてＲｅ２（ＣＯ）１０を用いる化学気相成長技術によってＲｅ金属層を被着させるステップをさらに含み得る。この方法は、形成ガス中でアニールすることによって金属電極および誘電体材料層をパッシベーション処理するステップをさらに含み得る。この方法は、高圧水素プロセス中で金属電極および誘電体材料層をパッシベーション処理するステップをさらに含み得る。この方法は、半導体基板全体にわたってほぼ均一な厚さで、すなわち、１０％未満の厚さの変動で金属層を被着させるステップをさらに含み得る。
本発明の上記その他の目的、特徴および利点は、以下の詳細な説明および添付の図面から明らかである。
本発明は、Ｒｅ、Ｒｈ、Ｐｔ、ＩｒまたはＲｕ金属を組み込んだＣＭＯＳゲート電極を製作する方法を開示する。これらの金属の仕事関数により、これらの金属は現在のｐ−ＦＥＴ要件に適合している。以下に示すｐ−ＦＥＴ用ゲート材料の要件は、被着技術、物理的な特徴づけ、電気的な特徴づけおよび統合化という４つの区分に分かれる。
被着技術
本発明におけるＲｅ電極の製作は、原材料としてＲｅ２（ＣＯ）１０を用いる低温／低圧ＣＶＤ技術を利用することによって実現される。具体的には、本発明の方法は、（ａ）半導体基板上に配置した超薄ゲート誘電体材料などの誘電体材料上に直接Ｒｅの均一な層を被着させるステップであって、Ｒｅ層を形成するのに十分な条件下で、原材料としてＲｅ２（ＣＯ）１０を用いるＣＶＤによって実施するステップと、（ｂ）Ａｌを被着させ、この構造を選択的に湿式エッチングすることを含む簡単なパターン化プロセスあるいは標準リソグラフィ技術を用いてステップ（ａ）で形成した構造をパターン化して、この誘電体材料上にテスト・コンデンサまたはｐチャネルＲｅゲートを含むＭＯＳトランジスタを形成するステップとを含む。本発明の方法では、誘電体材料上にＲｅ層を被着させるのに化学的な活性化ステップを必要としないことを強調しておく。本発明は、本発明の方法に従って準備した少なくとも１つのｐチャネルＲｅゲートを含むＦＥＴなどのＭＯＳデバイスも提供する。本発明のデバイスは、既存技術に従って準備した従来型デバイスと同等のゲート漏れ量を示し、これらのデバイスは、金属ゲート仕事関数に関して許容される値を示す。本発明の好ましい実施形態によれば、このＲｅ電極は、
（Ａ）誘電体材料上にＲｅ層を被着させるステップであって、原材料としてＲｅ２（ＣＯ）１０を用いるＣＶＤ（化学気相成長法）によって実施するステップと、
（Ｂ）このＲｅ層をパターン化して、誘電体材料上にＲｅ電極を形成するステップと、
（Ｃ）従来方式の形成ガス・アニールまたは高圧水素を用いて、Ｒｅ材料および誘電体材料をパッシベーション処理して、極めて低い界面電荷密度のデバイス構造を生成するステップとを含む方法によって製作する。
本発明におけるＲｅ電極の製作は、原材料としてＲｅ２（ＣＯ）１０を用いる低温／低圧ＣＶＤ技術を利用することによって実現される。具体的には、本発明の方法は、（ａ）半導体基板上に配置した超薄ゲート誘電体材料などの誘電体材料上に直接Ｒｅの均一な層を被着させるステップであって、Ｒｅ層を形成するのに十分な条件下で、原材料としてＲｅ２（ＣＯ）１０を用いるＣＶＤによって実施するステップと、（ｂ）Ａｌを被着させ、この構造を選択的に湿式エッチングすることを含む簡単なパターン化プロセスあるいは標準リソグラフィ技術を用いてステップ（ａ）で形成した構造をパターン化して、この誘電体材料上にテスト・コンデンサまたはｐチャネルＲｅゲートを含むＭＯＳトランジスタを形成するステップとを含む。本発明の方法では、誘電体材料上にＲｅ層を被着させるのに化学的な活性化ステップを必要としないことを強調しておく。本発明は、本発明の方法に従って準備した少なくとも１つのｐチャネルＲｅゲートを含むＦＥＴなどのＭＯＳデバイスも提供する。本発明のデバイスは、既存技術に従って準備した従来型デバイスと同等のゲート漏れ量を示し、これらのデバイスは、金属ゲート仕事関数に関して許容される値を示す。本発明の好ましい実施形態によれば、このＲｅ電極は、
（Ａ）誘電体材料上にＲｅ層を被着させるステップであって、原材料としてＲｅ２（ＣＯ）１０を用いるＣＶＤ（化学気相成長法）によって実施するステップと、
（Ｂ）このＲｅ層をパターン化して、誘電体材料上にＲｅ電極を形成するステップと、
（Ｃ）従来方式の形成ガス・アニールまたは高圧水素を用いて、Ｒｅ材料および誘電体材料をパッシベーション処理して、極めて低い界面電荷密度のデバイス構造を生成するステップとを含む方法によって製作する。
本発明は、ＭＯＳデバイス上に存在する誘電体材料上に直接ｐチャネルＲｅゲートを製作する方法を提供する。この方法に従って生成したｐチャネルＲｅゲートは、ＭＯＳデバイス上に見られる超薄ゲート誘電体材料に適合し、その比抵抗値は、１００ｎｍの被膜厚さにおける理想的なバルク値の３倍以下である。
本発明の方法によれば、Ｒｅ層を形成するのに十分な条件下で、原材料としてＲｅ２（ＣＯ）１０を用いるＣＶＤを利用することによって、半導体基板の上面上にある誘電体材料の表面上にＲｅ層を直接被着させる。次いで、当業者に周知の従来技術を利用して、このＲｅ層を含む構造をパターン化する。
このＣＶＤ装置は、グラファイト製サンプル・ホルダ・カートリッジを含むロード・ロック式コールドウォール型のステンレス鋼製反応器を備える。さらに、この反応器は、被着中にサンプルを加熱する窒化ホウ素製のヒータ・アセンブリと、被着中に１０−７トールの基底圧を提供する圧力制御用の２つの超高真空ターボ分子ポンプとを含む。ただし、本発明の方法は、加熱方法またはヒータを構成する材料あるいはサンプル・ホルダの性質によって限定されるものではない。
原材料のジレニウムデカカルボニル（Ｒｅ２（ＣＯ）１０）を、ステンレス鋼バルブを介して反応チャンバ内に導入し、この反応器内に入れたテスト・ウエハに送る。白色の固体である原材料のＲｅ２（ＣＯ）１０をガラス・チューブに入れ、被着中、２０℃〜７０℃の範囲の一定温度に維持する。搬送ガスとしてＡｒ（または任意の不活性ガス）を用いて前駆体を送達し、成長が行われる間、Ａｒ搬送ガス流および基板温度によってチャンバ圧を制御する。
Ｒｅ２（ＣＯ）１０のＣＶＤは、約３００℃〜約５５０℃の温度で行う。より好ましくは、ＣＶＤによるＲｅの被着は、約３５０℃〜約４５０℃の温度で行う。ＣＶＤ中、反応器（前駆体および搬送ガス）の全圧力は約３×１０−２トールである。一般に、このＣＶＤプロセスは約１０分〜約５時間行う。前駆体温度をより高くし、搬送ガスの流れをより速くすることによって、被着速度をより大きくすることができる。
上記の条件下で、約２ｎｍ〜約２００ｎｍ、より好ましくは約２０ｎｍ〜約１００ｎｍの厚さを有するＲｅ層を直接誘電体材料上に被着させることに留意されたい。
本発明で用いる超薄誘電体材料は、ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物または組合せを含む。当業者に周知の技術を利用して、本発明で用いる誘電体を成長させ、被着させ、また反応させることができる。本明細書で前に述べたゲート誘電体材料のうち、ＳｉＯ２、薄く窒化した（窒化物の全含有量が５％以下の）ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、またはＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３が好ましい。
Ｒｅ層を被着させた後で、ハード・マスクとしてＡｌを用いるか、あるいは、当業者に周知の標準リソグラフィ技術を用いて、これらのサンプルをパターン化する。これは、ＣＶＤによるＲｅ層の表面上にフォトレジストを配置することと、このフォトレジストを現像することと、エッチング技術によってフォトレジストを含まない区域を取り除くこととを含む。エッチングは、当業者に周知の湿式または乾式技術を用いて実施し得る。湿式エッチングを用いるときには、化学的エッチング液は、Ｈ２Ｏ２、クロム酸、リン酸、酢酸などからなる群から選択する。本発明で用いる好ましい化学的エッチング液はＨ２Ｏ２である。本発明で乾式化学エッチングを用いるときには、ＲＩＥ（反応性イオン・エッチング）、ＩＢＥ（イオン・ビーム・エッチング）またはレーザ・アブレーションによってエッチングを実施することができる。
ＭＯＳコンデンサを形成するために、２ｎｍ〜２０．０ｎｍの範囲の厚さを有する熱成長させた二酸化シリコンの薄膜を用いてテスト試料を製作した。厚さ１ｎｍ〜２ｎｍの誘電体を含むデバイス構造ウエハおよび分子線エピタキシによって成長させたＡｌ２Ｏ３層に関して追加の実験を行った。約０．１オーム・センチメートル〜約０．２オーム・センチメートルの比抵抗を有するｐ型またはｎ型ウエハ上に被膜を成長させた。テスト・ウエハ上一面にＲｅ被膜を被着させた。具体的には、基底圧が約１０−７トールのロード・ロック式ステンレス鋼製の反応器内で、Ｒｅの被着を行った。ジレニウムデカカルボニルＲｅ２（ＣＯ）１０を原料ガスとして用い、ステンレス鋼バルブを介して反応器内に入れ、サンプル上に送った。搬送ガスとしてＡｒを用いることによって前駆体の送達速度を制御した。グラファイト製サンプル・ホルダ・カートリッジ上にサンプルを導入し、それを、反応器チャンバ内に配置したヒータ・アセンブリ内に導入した。被着は２００℃〜５５０℃の温度範囲で行った。このシステム中での成長速度は、概ね、前駆体および被着温度に応じて約０．１〜１．５ｎｍ／分とした。
物理的な特徴づけ
金属ゲート材料には、統合化方式に応じて、アグロメレーションからの（好ましくは１０００℃までの）熱安定性、誘電体との反応（ゲート金属と誘電体の間の中間層の形成）およびアニール雰囲気（ＦＧ（形成ガス）またはＨ（水素））との反応からの熱安定性が求められる。第２の要件は、ゲート接点に対しては１〜２ミリオーム・センチメートル、より好ましくは、ゲート接点かつ局所的な相互接続に用いるには５０マイクロオーム・センチメートル未満（シリサイドのものと同様）という低い比抵抗である。レニウムの比抵抗は、ＳｉＯ２およびＡｌ２Ｏ３誘電体上で１０００℃のＦＧアニール処理後、５０マイクロオーム・センチメートルよりも小さくなる。
金属ゲート材料には、統合化方式に応じて、アグロメレーションからの（好ましくは１０００℃までの）熱安定性、誘電体との反応（ゲート金属と誘電体の間の中間層の形成）およびアニール雰囲気（ＦＧ（形成ガス）またはＨ（水素））との反応からの熱安定性が求められる。第２の要件は、ゲート接点に対しては１〜２ミリオーム・センチメートル、より好ましくは、ゲート接点かつ局所的な相互接続に用いるには５０マイクロオーム・センチメートル未満（シリサイドのものと同様）という低い比抵抗である。レニウムの比抵抗は、ＳｉＯ２およびＡｌ２Ｏ３誘電体上で１０００℃のＦＧアニール処理後、５０マイクロオーム・センチメートルよりも小さくなる。
シンクロトロン光源を利用する３つの技術を用いて、ＳｉＯ２およびＡｌ２Ｏ３の誘電体と接触する様々なゲート材料の熱安定性を調べた。このような技術には、金属電極が誘電体層またはＦＧアニール雰囲気と相互作用しているかどうかを決定するのに用いる時間分解Ｘ線回折分析、温度の関数として被膜がアグロメレーションまたは熱劣化を受けているかどうかを決定するのに用いる光散乱および抵抗分析が含まれる。ＦＧ中で１００°から１０００℃にサンプルを加熱しながら、これら３つのすべての技術を同時にモニタした。５００ｎｍ ＳｉＯ２または３００ｎｍ Ａｌ２Ｏ３上の３０ｎｍのＲｅ、Ｒｈ、ＰｔまたはＩｒのスタックに関して、アニール処理中に熱劣化または反応がなかったことを確認した。図１〜２および図３〜４に、ＦＧ中で１０００℃にアニールした５０ｎｍ ＣＶＤ Ｒｅ／５００ｎｍ ＳｉＯ２および３０ｎｍ ＰＶＤ Ｒｅ／３００ｎｍ Ａｌ２Ｏ３スタックからの結果を示す。図１および図３に、光散乱信号に変化が生じず、アニール処理中に金属表面が滑らかなままであることが示されている。
図１に、横方向長さが異なる２つのスケール（０．５ミクロンおよび５ミクロン）における光散乱分析を示す。図の変化は、被膜中に生じた表面粗さを示し、このために熱劣化が生じる。この場合、変化が見られず、この被膜ではアグロメレーションが生じていないことを示している。図２に、５００ｎｍ ＳｉＯ２上の５０ｎｍ ＣＶＤ Ｒｅ被膜を、ＦＧ中で３℃／秒で１０００℃までアニールした結果を示す。輪郭プロット（回折角と温度の関係であり、スケールはＸ線強度を示し、上部および下部領域が最低強度、中央領域が最高強度）は、温度の関数としてＲｅの（００２）の向きに従う。アニールすると、格子が広がるためにピークがより小さな角度に直線的に移動し、約７５０℃で強度が増加し、それによって被膜中の結晶粒成長を示していることに留意されたい。誘電体またはアニール雰囲気との反応を示す追加のピークまたは（００２）ピークの強度の減少は示されていない。
図３に、横方向長さが異なる２つのスケール（０．５ミクロンおよび５ミクロン）における光散乱分析を示す。図の変化は、被膜中に生じた表面粗さを示し、このために熱劣化が生じる。この場合、変化が見られず、この被膜ではアグロメレーションが生じていないことを示している。図４に、３００ｎｍ Ａｌ２Ｏ３上の３０ｎｍのＰＶＤ Ｒｅ被膜を、ＦＧ中で３℃／秒で１０００℃までアニールした結果を示す。輪郭プロット（回折角と温度の関係であり、色スケールはＸ線強度を示し、上部および下部領域が最低強度、中央領域が最高強度）は、温度の関数としてＲｅの（００２）の向きに従う。アニールすると、格子が広がるためにピークがより小さな角度に直線的に移動することに留意されたい。誘電体またはアニール雰囲気との反応を示す追加のピークまたは（００２）ピークの強度の減少は示されていない。
ここで用いた時間分解技術では、ＳｉＯ２またはＡｌ２Ｏ３誘電体と接触するＲｅ、Ｒｈ、ＰｔおよびＩｒのゲート材料に関する熱劣化または反応の徴候は示されなかった。時間分解Ｘ線回折技術は、厚さが約４〜５ｎｍよりも厚い中間層を形成するゲート金属と誘電体の間の反応にしか感度がない。この界面において相互作用があったかどうかを決定するためのより精密な検査としてＸ線反射分析を用いた。この技術では、数Å程度の金属−誘電体界面における粗さの変化を検出することができ、それによって相互作用が示される。この技術により、存在する各層の厚さの変化を決定することもできる。このようにして、誘電体層が薄くなる場合、あるいは、中間層が形成される場合には、これが金属と誘電体の間の相互作用を示すことになろう。この技術がもたらす別の結果は、被膜の表面粗さが示されることである。表１にそれらの結果をまとめる。被着させたままだと、ＣＶＤによるＲｅ被膜の表面粗さは、ＰＶＤに比べて６〜７倍も大きいことに留意されたい。４５０℃／３０分の形成ガス・アニール処理の後で、Ｒｅ、ＲｈおよびＩｒのサンプルの界面粗さはわずかしか増加せず、金属と誘電体の間の相互作用がほとんどないことを示している。実際、Ｐｔ被膜は、ＦＧアニール処理の後でより滑らかになった。ＳｉＯ２およびＡｌ２Ｏ３上のＲｅ被膜では、ＦＧアニール処理の後で誘電体の厚さに変化がなかった。これらの結果から、この場合も、４５０℃のＦＧアニール処理の後で、Ｒｅ、Ｒｈ、ＰｔおよびＩｒゲート金属材料および誘電体の間で相互作用がないことがわかる。中間層形成の例として、ＦＧアニール処理の後で、極めて反応性の高い材料であるチタンを、ＳｉＯ２上のゲート金属として用いる場合、中間層がはっきりと確認され、金属と誘電体の間の反応が示される。
図５および図６に、Ｒｅ、Ｒｈ、ＰｔおよびＩｒのＰＶＤによる３０ｎｍの被膜の比抵抗が、様々な熱処理（ＦＧ中、３℃／秒で４５０℃、５５０℃、７５０℃および１０００℃までアニール）を受けた後で、５０マイクロオーム・センチメートル未満に維持されることを示す。図５に５００ｎｍのＳｉＯ２誘電体上に被着させた被膜、図６に３００ｎｍのＡｌ２Ｏ３誘電体上に被着させた被膜についての結果を示す。これらの結果から、これらの被膜は熱的に安定であり、標準の高温統合化方式において、ゲート接点としてだけでなく、局所的な相互接続部としても用いることができることが示される。
ＣＶＤにより被着させたＳｉＯ２上のＲｅ被膜は、Ｘ線回折分析によって強い（００２）テクスチャを示す。このテクスチャ化された被膜は、厚さ１００ｎｍ未満の被膜について成長温度とは無関係に観察された。図７に、標準のθ／２θ Ｘ線回折の回折図を示す。図では、約４０．５° ２θのところで強いＲｅ（００２）テクスチャ・ピークが示されている。図８に、カイ・スキャン（ファイバ・プロット）を示す。これは、この被膜の大きくテクスチャ化された性質をさらに示している。
電気的な特徴づけ
ゲート金属ｐＦＥＴ接点の場合、シリコンの価電子帯端（Ｅｖ）から約０．２ｅＶ以内の仕事関数が必要である。Ｒｅ金属ゲート材料の仕事関数は、４．６ｅＶと５．０ｅＶの間で確定された。この仕事関数に加えて別の重要な問題は界面捕捉電荷であり、これは、被着後に、水素アニール処理によって最小限に抑えることができる。従来方式の処理はＦＧアニールであるが、４００トールの水素を３５０℃で用いる新しいプロセスにより、優れた結果が得られることが示されている。Ｒｅゲート金属では、材料が化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧を用いることによって、Ｄｉｔ（界面捕捉電荷）が３〜４×１０１０／ｃｍ２ｅＶ１に低減される。
ゲート金属ｐＦＥＴ接点の場合、シリコンの価電子帯端（Ｅｖ）から約０．２ｅＶ以内の仕事関数が必要である。Ｒｅ金属ゲート材料の仕事関数は、４．６ｅＶと５．０ｅＶの間で確定された。この仕事関数に加えて別の重要な問題は界面捕捉電荷であり、これは、被着後に、水素アニール処理によって最小限に抑えることができる。従来方式の処理はＦＧアニールであるが、４００トールの水素を３５０℃で用いる新しいプロセスにより、優れた結果が得られることが示されている。Ｒｅゲート金属では、材料が化学的な変化を受けずに適切にパッシベーション処理された界面を生成するのに必要な高水素圧を用いることによって、Ｄｉｔ（界面捕捉電荷）が３〜４×１０１０／ｃｍ２ｅＶ１に低減される。
Ｒｅ被膜の被着後、湿式エッチング用のハード・マスクとして、厚さ６０ｎｍの蒸着Ａｌドットを用いてコンデンサをパターン化した。Ｈ２Ｏ２を用いてレニウム被膜を湿式エッチングした。こうして、約１×１０−６〜約１×１０−２ｃｍ２の範囲の面積でコンデンサ構造を形成した。さらに、デバイス構造ウエハ用の標準のリソグラフィ技術を用いて湿式エッチングによってＲｅ被膜をパターン化した。
高周波および準静的容量−電圧（Ｃ−Ｖ）技術ならびに電流−電圧（Ｉ−Ｖ）技術を用いて、Ｒｅ被膜コンデンサをテストした。図９に、約４．３ｎｍの厚さを有するＳｉＯ２誘電体上に形成したＲｅゲート・コンデンサ構造の典型的なＣ−Ｖデータを示す。ｎ型シリコン・ウエハ上に形成したコンデンサについてのデータを示す。破線および実線は、４００℃で約３０分間、Ｈを１０％含む窒素中で実施する金属ゲート被着後の標準ＦＧＡ（形成ガス・アニール）ステップ前後のＣ−Ｖデータを示す。
このＣ−Ｖデータの分析から、ＦＧＡにかけたサンプルでは界面状態密度が３〜４×１０１１ｃｍ−２ｅＶ−１という低い値であることが示される。図９に示すように、被着させたままのサンプルには欠陥状態がいくらか存在するが、これは標準のＦＧＡステップによって取り除くことができる。誘電体の厚さが２〜２０ｎｍの他のＲｅコンデンサについてＣ−Ｖデータが得られ、仕事関数は５．０ｅＶと求められた。このことは、それ自体で、この金属ゲートのフェルミ・レベルがシリコンの価電子帯端の極めて近くに位置することを示しており、Ｒｅがｐ−ＦＥＴ ＭＯＳ構造に適切な選択であることを示している。
従来方式のＦＧＡにより、許容可能な範囲の界面状態密度が得られるが、この値は、新たに開発された高圧Ｈ２アニール・プロセスを用いることによって改善することができる。このプロセスは、Ｈｅランプ・ヒータを用いるロード・ロック式チャンバ内で実施する。パターン化したサンプルをこのチャンバ内に入れ、３５０℃に維持し、一般に４００トールの高圧Ｈ２を３０分間導入する。このプロセスにより、界面状態密度が、（３〜４）×１０１０ｃｍ−２ｅＶ−１に減少する。図１０に、酸化物の厚さが約２０ｎｍのＲｅコンデンサ構造について、高圧アニール・プロセス後の典型的な高周波および準静的Ｃ−Ｖデータを示す。
図１１および図１２に、酸化物の厚さが２ｎｍのＲｅを用いたコンデンサ・デバイス構造に関するＣ−ＶおよびＩ−Ｖデータを示す。破線および実線は、標準のＦＧＡステップ前後のＣ−ＶおよびＩ−Ｖデータを示す。これらのデータは、Ｒｅコンデンサが、２ｎｍという薄いゲート誘電体上で機能し、その漏れ電流が標準のポリシリコン・ベースのコンデンサのものと同じくらい低いことを示している。
図１３に、厚さ約６ｎｍのＡｌ２Ｏ３誘電体上に形成したＲｅコンデンサ構造に関するＣ−Ｖデータを示す。このコンデンサは、ｎ型シリコン・ウエハ上に形成したものである。フラット・バンド電圧は、ＳｉＯ２上とほぼ同じ約０．４８ｅＶであった。これは、誘電体としてＡｌ２Ｏ３を用いるｐチャネル金属ゲート用の電極材料としてＲｅを用いることができることを示している。図１３は、本発明に従って厚さ６ｎｍのＡｌ２Ｏ３被膜上に形成したＲｅコンデンサ構造について、ＦＧＡ後の高周波および準静的容量−電圧のグラフである。
統合化
選択する統合化方式により、ゲート金属／誘電体が持ちこたえなければならない最大温度が決まる。
選択する統合化方式により、ゲート金属／誘電体が持ちこたえなければならない最大温度が決まる。
１．ソースおよびドレインの活性化アニールの前に誘電体およびポリシリコン接点が定位置にある標準のＣＭＯＳプロセスでは、このスタックは、１０００℃の熱処理に持ちこたえなければならない。上記で説明したように、Ｒｅ、Ｒｈ、Ｐｔ、ＩｒおよびＲｕは、少なくとも数秒間、熱劣化せずにこのような処理に耐えられる。
２．２つの追加の可能な統合化方式は、ソースおよびドレインのシリサイド形成前、ただし活性化アニールの後で、金属／誘電体の組合せを定位置に配置することを含む。この場合、この組合せは、ＣｏＳｉ２を形成するために７５０℃でのアニール処理に持ちこたえなければならない。
３．最後の統合化方式では、標準のプロセス（すなわち、ポリシリコンのフロー）に従う。スタックを構築した後で、ポリシリコンをエッチング除去し、誘電体を被着させ、その後、ダマシン・フィーチャに金属を充填する（ＣＶＤプロセス）。次いで、ＣＭＰ（化学機械研磨）を用いてこの構造を平坦化する。この方式では、最高プロセス温度は４００℃である。
本発明を例示的に説明してきたが、ここで用いた用語は限定的なものではなく、説明の文言の性質をもつものであることを理解されたい。
さらに、好ましい実施形態に関して本発明を説明してきたが、これらの教示は本発明の他の可能な変形形態に容易に適用されることが当業者には理解されよう。
Claims (17)
- ソースおよびドレイン領域を有する半導体基板と、
前記半導体基板上の厚さ１００Å未満のゲート誘電体層と、
前記ゲート誘電体層上面上で、Ｒｅ、Ｒｈ、Ｉｒ、ＰｔおよびＲｕからなる群から選択した金属で形成したゲートとを備える、金属酸化膜半導体（ＭＯＳ）デバイス。 - 前記ゲート誘電体層の厚さが５０Å未満である、請求項１に記載の金属酸化膜半導体デバイス。
- ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物からなる群から選択した材料で前記ゲート誘電体層を形成する、請求項１に記載の金属酸化膜半導体デバイス。
- シリケートおよび窒素添加物を含むＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３およびそれらの混合物からなる群から選択した材料で前記ゲート誘電体層を形成する、請求項１に記載の金属酸化膜半導体デバイス。
- 前記誘電体層をＳｉＯ２で形成する、請求項１に記載の金属酸化膜半導体デバイス。
- 前記半導体基板が、少なくとも１つのソースおよび１つのドレイン領域を有する、請求項１に記載の金属酸化膜半導体デバイス。
- 前記半導体基板がｐ型またはｎ型である、請求項１に記載の金属酸化膜半導体デバイス。
- シリコン、ＳｉＧｅ、ＳＯＩ、Ｇｅ、ＧａＡｓおよび有機半導体からなる群から選択した材料で前記半導体基板を形成する、請求項１に記載の金属酸化膜半導体デバイス。
- 前記半導体基板をシリコンで形成する、請求項１に記載の金属酸化膜半導体デバイス。
- 少なくとも１つのソースおよび１つのドレイン領域を有する半導体基板と、
前記半導体基板上の厚さ１００Å未満のゲート誘電体層と、
前記ゲート誘電体層上面上で、Ｒｅ、Ｒｈ、Ｉｒ、ＰｔおよびＲｕからなる群から選択した金属で形成したゲートとを備える、電界効果トランジスタ（ＦＥＴ）。 - あらかじめ処理した半導体基板の活動表面上に、厚さ１００Å未満の誘電体材料層を被着させるステップと、
化学気相成長法によって、Ｒｅ、Ｒｈ、Ｐｔ、ＩｒおよびＲｕからなる群から選択した金属の層を被着させるステップと、
前記金属層をパターン化して前記誘電体層上に金属電極を形成するステップと、
形成ガス中で前記金属電極および前記誘電体層をパッシベーション処理するステップとを含む、半導体デバイス中に金属接点を形成する方法。 - ＳｉＯ２、窒化ＳｉＯ２、Ｓｉ３Ｎ４、酸化金属およびそれらの混合物からなる群から選択した材料によって前記誘電体層を被着させるステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
- ５０Å未満の厚さで前記誘電体層を被着させるステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
- シリケートおよび窒素添加物を含むＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３およびそれらの混合物からなる群から選択した材料によって前記誘電体層を被着させるステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
- 前記化学気相成長法によって、原材料としてＲｅ２（ＣＯ）１０を用いることによってＲｅ金属層を被着させるステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
- 形成ガス中でアニールすることによって、前記金属電極および前記誘電体材料層をパッシベーション処理するステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
- 前記半導体基板全体にわたって、厚さの変動が１０％未満のほぼ均一な厚さで、前記金属層を被着させるステップをさらに含む、請求項１１に記載の半導体デバイス中に金属接点を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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