KR100754311B1 - 금속 산화물 반도체 소자, 전계 효과 트랜지스터 및 이에 제공되는 금속 접점 형성 방법 - Google Patents
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Abstract
본 발명은 Re, Rh, Pt, Ir 또는 Ru 금속을 이용하여 CMOS 게이트 전극을 제조하는 방법과, 이러한 게이트 전극을 포함하는 CMOS 구조를 개시한다. 이들 금속의 일함수는 현재의 p-FET 요건에 부합되는 것이다. 예컨대, 이들 금속은 화학적 변화를 겪지 않으면서 적절하게 패시베이션된 계면을 발생시키는 데 필요한 높은 수소 압력을 견딜 수 있다. SiO2, Al2O3 및 기타 적합한 유전체 등의 유전층 상에서의 금속의 열 안정성은 1000℃에 이르는 후처리 온도와 부합되는 것이다. Re를 증착할 때 소스 재료로서 Re2(CO)10을 채용하는 저온/저압 CVD 기법을 사용한다.
Description
본 발명은 p형 전계 효과 트랜지스터용의 금속 게이트 전극에 관한 것이다. 보다 구체적으로 말하면, 본 발명은 p형 FET의 고온 처리에 적합한 금속 게이트 전극을 갖는 금속 산화물 반도체 소자, 전계 효과 트랜지스터 및 이에 제공되는 금속 접점 형성 방법에 관한 것이다.
금속 게이트를 구비한 상보형 금속 산화물 반도체(CMOS) 집적 회로 소자를 제조할 때에는, 〔너드센 셀(knudsen cells)에 의한〕 열 증착 및 화학적 증착을 포함한 게이트 금속용 증착 방법이 바람직한데, 그 이유는 게이트 유전성 손상 및 장기간 신뢰성 문제가 최소로 되기 때문이다. 스퍼터링 및 전자-빔(e-beam) 증착 등의 다른 물리적 증착 공정은, 일부 손상이 형성 가스 또는 수소 어닐링 처리에 의해 복구될 수 있는 경우라도 장기간 신뢰성 문제가 있을 것으로 생각되는 게이트 유전성 손상을 초래한다. 일반적으로, 화학적 증착은 높은 종횡비의 다마신 특징부(feature)를 메워서 매우 다양한 금속 게이트 집적 방식(integration scheme)을 허용하는 데 사용될 수 있다는 점에서 열 증착에 비하여 유리하다.
해당 분야에서는 화학적 증착법을 이용하여 Re 금속을 증착시키는 것이 시도 되어 왔지만, 할라이드 전구체를 이용하여 증착된 Re 필름에는 할로겐이 혼입되고 성장 온도가 높아진다는 문제가 야기된다. 전구체로서 Re2(CO)10을 이용하여 Re 필름을 성장시키는 시도를 한 결과, 탄소 농도가 높은 필름이 형성되었다.
반도체 용례에서 레늄 카르보닐을 잠재적으로 사용하고 있음에도 불구하고, Re2(CO)10을 CVD 소스 재료로서 사용하여 초박(즉, 50Å 미만) 게이트 유전체 등의 유전체 상에 p-채널 Re 게이트를 제공하는 것은 개시되어 있지 않다.
따라서, 본 발명의 목적은, 종래 기술의 방법의 결점 또는 단점이 없는 Re 게이트 전극을 구비한 금속 산화물 반도체(MOS) 소자를 제공하는 것이다.
본 발명의 다른 목적은, Re, Rh, Pt, Ir 및 Ru로부터 선택된 금속으로 제조된 게이트 전극을 구비하는 금속 산화물 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은, p-FET 요건에 부합되는 일함수를 갖는 Re, Rh, Ir, Pt 또는 Ru로 제조된 게이트 전극을 포함하는 전계 효과 트랜지스터를 제조하는 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 화학적 변화를 겪지 않으면서 적절하게 패시베이션한 계면을 형성하는 데 필요한 높은 수소 압력을 견딜 수 있는 금속으로 형성된 게이트 전극을 구비한 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은, 1000℃에 이르는 후처리 온도에 적절한 게이트 전극을 구비한 전계 효과 트랜지스터를 제조하는 제조 방법을 제공하는 것이다.
본 발명은 Re, Rh, Pt, Ir 또는 Ru 금속을 이용하여 CMOS 게이트 전극을 갖는 금속 산화물 반도체 소자 및 전계 효과 트랜지스터 및 이의 제조 방법을 제공한다. 이들 금속의 일함수는 현재의 p-FET 요건에 부합되는 것이다. 예컨대, Re를 사용하는 경우에, Re는 화학적 변화를 겪지 않으면서 적절하게 패시베이션된 계면을 형성하는 데 필요한 높은 수소 압력을 견딜 수 있다. SiO2, Al2O3, ZrO2, HfO2 및 각종의 다른 유전체 상에서 Re의 열 안정성은 1000℃에 이르는 후처리 온도에 부합되는 것이다. 본 발명의 방법은 FET의 금속/유전체 계면이 Dit = 5E10/㎠eV의 계면 상태보다 양호하게 패시베이션될 수 있는 FET를 제조할 수 있다.
p-FET 금속 게이트는 폴리실리콘 결핍의 문제를 방지하고 소자 게이트 스택의 유효 정전용량의 감소를 허용한다. 금속 게이트를 사용하는 경우의 게이트 유전층은 폴리실리콘 게이트를 사용하는 경우에 필요한 것보다 두껍게 될 수 있다. 동시에, 이들 금속 게이트 재료의 열 안정성은 표준 후처리법, 즉 활성화 어닐링 등과 전적으로 부합되는 것이다.
본 발명의 방법에 있어서 Re, Rh, Ir, Pt 및 Ru를 활용한 전극 제조는 Re가 증착될 때 Re2(CO)10을 소스 재료로 하는 저온/저압 CVD 기법을 이용함으로써 달성된다.
바람직한 실시예에서, 소스 및 드레인 영역을 포함하는 반도전성 기판과, 상기 반도전성 기판 상에 100Å 미만의 두께로, 소스 및 드레인 영역을 포함하는 반도전성 기판과, 상기 반도전성 기판 상에 100Å 미만의 두께로, SiO2, 질화 SiO2, Si3N4, HfO2, ZrO3, Y2O3, La2O3; HfO2, ZrO3, Y2O3, La2O3 의 실리케이트 또는 질소 첨가물; 그리고 이들의 혼합물로 이루어진 군에서 선택된 재료로 형성되는 것인 게이트 유전층과, 상기 게이트 유전층의 상측에 Re를 포함하는 금속으로 형성되는 게이트를 포함하고 상기 게이트는 약 3~4E 10/㎝-2eV-1의 계면 포집 전하를 갖는 것인 금속 산화물 반도체(MOS) 소자가 제공된다.
금속 산화물 반도체 소자에서, 게이트 유전층의 두께는 50Å 미만인 것이 바람직하다. 게이트 유전층은 SiO2, 질화 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물에서 선택된 재료로 형성될 수도 있고, 실리케이트 및 질소 첨가물을 포함하여, HfO2, ZrO2, Y2O3, La2O3 및 이들의 혼합물에서 선택된 재료로 형성될 수도 있다. 하나의 특정 실시예에서, 유전층은 SiO2로 형성될 수 있는 반면에, 반도전성 기판은 실리콘으로 형성될 수 있다. 반도전성 기판은 p형일 수도 있고 n형일 수도 있다. 반도전성 기판은 실리콘, SiGe, SOI, Ge, GaAs 및 유기 반도체로 이루어지는 군에서 선택된 재료로 형성될 수 있다.
또한, 본 발명은 하나 이상의 소스 및 드레인 영역을 포함하는 반도전성 기판과, 소스 및 드레인 영역을 포함하는 반도전성 기판과, 상기 반도전성 기판 상에 100Å 미만의 두께로, SiO2, 질화 SiO2, Si3N4, HfO2, ZrO3, Y2O3, La2O3; HfO2, ZrO3, Y2O3, La2O3 의 실리케이트 또는 질소 첨가물; 그리고 이들의 혼합물로 이루어진 군에서 선택된 재료로 형성되는 것인 게이트 유전층과, 상기 게이트 유전층의 상측에 Re를 포함하는 금속으로 형성되는 게이트를 포함하고 상기 게이트는 약 3~4E 10/㎝-2eV-1의 계면 포집 전하를 갖는 것인 전계 효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터에서, 게이트 유전층의 두께는 50Å 미만인 것이 바람직할 수 있으며, 이 유전층은 SiO2, 질화 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물로 이루어지는 군에서 선택된 재료로 형성될 수 있다. 또한, 유전층은, 실리케이트 및 질소 첨가물을 포함하여, Al2O3, HfO2, ZrO2, Y2O3, La2O3 및 이들의 혼합물에서 선택된 재료로 형성될 수도 있다. 반도전성 기판은 p형일 수도 있고 n형일 수도 있으며, 실리콘, SiGe, SOI 및 GaAs에서 선택된 재료로 형성될 수 있다. 하나의 특정 실시예에서, FET의 반도전성 기판은 실리콘으로 형성되는 반면에, 게이트 유전층은 SiO2로 형성된다.
또한, 본 발명은 반도체 소자에 금속 접점(metal contact)을 형성하는 방법에 관한 것으로, 이 방법은 전처리된 반도전성 기판의 활성 표면 상에 두께 100Å 미만의 유전층을 증착하는 단계와, 화학적 증착법에 의해 Re, Rh, Pt, Ir 및 Ru로 이루어지는 군에서 선택된 금속의 층을 증착하는 단계와, 금속층을 패터닝하고 유전층 상에 금속 전극을 형성하는 단계와, 형성 가스(Ar/H2 또는 N2/H2)중에서 금속 전극 및 유전층을 패시베이션하는 단계에 의해 실행될 수 있다.
반도체 소자에 금속 접점을 형성하는 방법은, SiO2, 질화 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물에서 선택된 재료에 의해 바람직하게는 50Å 미만의 작은 두께로 유전층을 증착하는 단계를 더 포함할 수 있다. 유전층은, 실리케이트 및 질소 첨가물을 포함하여, Al2O3, HfO2, ZrO2, Y2O3, La2O3 및 이들의 혼합물로 이루어지는 군에서 선택된 재료로 증착될 수도 있다. 이 방법은 화학적 증착 기법에 의해 Re2(CO)10을 소스 재료로서 이용하여 Re의 금속층을 증착하는 단계를 더 포함할 수 있다. 이 방법은 형성 가스 중에서의 어닐링에 의해 유전층과 금속 전극을 패시베이션하는 단계를 더 포함할 수 있다. 이 방법은 고압 수소 공정에서 유전층과 금속 전극을 패시베이션하는 단계를 더 포함할 수 있다. 이 방법은 반도전성 기판에 걸쳐서 실질적으로 균일한 두께로 또는 10% 미만의 두께 편차로 금속층을 증착하는 단계를 더 포함할 수 있다.
도 1a는 표면 거칠기 또는 굴절률의 변화를 측정하기 위하여 1000℃에 이르기까지 3℃/초의 비율로 형성 가스 중에서 500 ㎚의 SiO2 상에 50 ㎚의 CVD Re 필름을 어닐링하는 중에 수행한 광 산란 분석의 결과를 보여주는 그래프이고,
도 1b는 1000℃에 이르기까지 3℃/초의 비율로 형성 가스 중에서 어닐링하는 중에 SiO2 상에서 Re의 (002) 방위를 따르는 회절각 대 온도의 등고선을 나타내는 그래프이고,
도 2a는 표면 거칠기 또는 굴절률의 변화를 측정하기 위하여 1000℃에 이르기까지 3℃/초의 비율로 형성 가스 중에서 300 ㎚의 Al2O3 상에 30 ㎚의 CVD Re 필름을 어닐링하는 중에 수행한 광 산란 분석의 결과를 보여주는 그래프이고,
도 2b는 1000℃에 이르기까지 3℃/초의 비율로 형성 가스 중에서 어닐링하는 중에 Al2O3 상에서 Re의 (002) 방위를 따르는 회절각 대 온도의 등고선을 나타내는 그래프이고,
도 3a는 450℃, 550℃, 750℃ 및 1000℃에 이르기까지 3℃/초의 비율로 형성 가스 중에서 각종의 열처리를 행한 후에 SiO2에 증착된 Re, Rh, Pt 및 Ir의 PVD 30 ㎚ 필름의 비저항이 50 μΩ-㎝ 이하로 유지되는 것을 보여주는 그래프이고,
도 3b는 도 3a와 유사하지만, SiO2 대신에 Al2O3 기판 상에 증착된 경우를 보여주는 그래프이고,
도 4a는 약 40.5°의 2 세타에서 강한 Re (002) 조직화 피크(textured peak)가 나타나는 표준 세타/2 세타 x선 회절의 회절 패턴을 보여주는 도면이고,
도 4b는 Re 필름의 조직화 성질을 추가로 나타내는 카이 스캔〔chi scan; 파이버 플롯(fiber plot)〕을 보여주는 그래프이고,
도 5는 약 4.3 ㎚의 두께로 SiO2가 형성되어 있는 Re 캐패시터 구조에 있어서 증착 상태 및 400℃의 형성 가스 어닐링 처리 후의 통상적인 C-V 데이터를 보여주는 그래프이고,
도 6은 고압 수소 어닐링 공정 후에 약 20 ㎚의 산화막 두께를 갖는 Re 캐패시터 구조에 대한 통상의 고주파수 상태 및 준정적 상태의 C-V 데이터를 보여주는 그래프이고,
도 7은 2 ㎚의 두께로 SiO2가 형성되어 있는 Re 캐패시터 구조에 있어서 증착 상태 및 형성 가스 어닐링 처리 후의 C-V 데이터를 보여주는 그래프이고,
도 8은 2 ㎚의 두께로 SiO2가 형성되어 있는 Re 캐패시터 구조에 있어서 증착 상태 및 400℃의 형성 가스 어닐링 처리 후의 I-V 데이터를 보여주는 그래프이 고,
도 9는 두께가 약 6 ㎚인 Al2O3 유전층 상에 형성된 Re 캐패시터 구조에 대한 C-V 데이터를 보여주는 그래프이다.
본 발명의 전술한 목적, 특징 및 이점은 첨부 도면 및 이하의 상세한 설명으로부터 명백하게 될 것이다.
본 발명은 Re, Rh, Pt, Ir 및 Ru 금속을 이용하여 CMOS 게이트 전극을 제조하는 방법을 개시하고 있다. 이들 금속의 일함수는 현재의 p-FET 요건에 부합되는 것이다. p-FET 게이트 재료의 요건을 증착 기법, 물리적 특성화, 전기적 특성화 및 집적화의 네 섹션으로 나누어 이하에 설명한다.
증착 기법
본 발명에 있어서 Re 전극 제조는 Re2(CO)10을 소스 재료로 하는 저온/저압의 CVD 기법을 이용함으로써 달성된다. 구체적으로, 본 발명의 방법은, (a) 초박 게이트 유전체 등의 유전체 상에 균일한 Re 층을 직접 증착하는 단계로서, 상기 유전체는 반도체 기판 상에 위치되어 있으며, Re 층을 형성하기에 충분한 조건하에서 Re2(CO)10을 소스 재료로 이용하여 증착을 실행하는 것인 단계와, (b) Al 증착 및 구조의 선택적인 습식 에칭(또는 표준 리소그래피 기법)을 포함한 간단한 패터닝 공정을 이용하여 상기 단계 (a)에서 형성한 구조를 패터닝하여 유전체 상에 p-채널 Re 게이트를 포함하는 테스트 캐패시터 또는 MOS 트랜지스터를 형성하는 단계를 포 함한다. 본 발명에 있어서는 Re 층을 유전체 상에 증착하는 데에 화학적 활성화 단계가 필요 없다는 점이 강조된다. 본 발명은 본 발명의 방법에 따라 준비된 하나 이상의 p-채널 Re 게이트를 포함하는 FET 등의 MOS 소자를 또한 제공한다. 본 발명의 소자는 기존의 기법에 따라 준비된 종래의 소자와 유사한 게이트 누설을 나타내며, 이들 소자는 적절한 값의 금속 게이트 일함수를 나타낸다. 본 발명의 바람직한 실시예에 따르면, Re 전극은 이하의 단계를 포함하는 방법에 의해 제조된다.
(A) Re2(CO)10을 소스 재료로서 사용하는 화학적 증착(CVD)에 의해 유전체 상에 Re의 층을 증착하는 단계.
(B) Re 층을 패터닝하여 유전체 상에 Re 전극을 형성하는 단계.
(C) 통상의 형성 가스 어닐링 또는 고압 수소 공정을 이용하여 Re 및 유전체를 패시베이션하여 매우 낮은 계면 전하 밀도의 소자 구조를 형성하는 단계.
본 발명은 MOS 소자에 존재하는 유전체 상에 p-채널 Re 게이트를 직접 제조하는 방법을 제공한다. 본 발명의 방법에 따라 형성된 p-채널 Re 게이트는 MOS 소자에서 발견되는 초박 게이트 유전체와 적합성이 있으며, 100 ㎚의 필름 두께에서 이상적인 벌크 값의 3배 이하의 비저항값을 갖는다.
본 발명의 방법에 따르면, 유전체 상에 Re 층을 형성하기에 충분한 조건하에서 소스 재료로서 Re2(CO)10을 이용하는 CVD를 채용함으로써 반도체 기판의 상측인유전체의 표면에 Re의 층이 직접 증착된다. 그 후, Re 층을 포함하는 구조를 당업 자가 알고 있는 통상의 기법을 이용하여 패터닝한다.
CVD 장치는 그래파이트 샘플 홀더 카트리지를 구비하는 로드 로킹된 콜드월 스테인리스강 반응기를 포함한다. 이 반응기는 증착 중에 샘플을 가열하기 위한 질화 붕소 가열기 조립체와, 증착 중에 압력을 제어하여 10-7 torr의 베이스 압력을 제공하는 초고진공 터보-분자 펌프를 더 구비한다. 그러나, 이 방법은 가열 방법, 가열기를 이루는 재료 또는 샘플 홀더의 성질에 의해 제한되지 않는다.
소스 재료인 Re2(CO)10(dirhenium decacarbonyl)을 스테인리스강 밸브를 매개로 반응기 챔버 내로 도입하여, 반응기 내에 수용된 테스트 웨이퍼로 향하게 한다. 소스 재료, 즉 화이트 솔리드(white solid)인 Re2(CO)10을 유리 튜브 내에 수용하고, 증착 중에 20℃ 내지 70℃에 이르는 일정한 온도 범위로 유지한다. 캐리어 가스로서 Ar(또는 임의의 불활성 가스)을 이용하여 전구체를 이송하고, 성장 중의 챔버 압력을 Ar 캐리어 가스의 유량 및 기판 온도에 의해 제어한다.
Re2(CO)10의 CVD는 약 300℃ 내지 약 550℃의 온도에서 발생한다. 보다 바람직하게는, Re의 CVD 증착은 약 350℃ 내지 약 450℃의 온도에서 발생한다. CVD 중에 반응기(전구체 및 캐리어 가스)의 전체 압력은 약 3 ×10-2 torr이다. CVD 공정을 통상적으로 약 10분 내지 약 5시간의 시간 주기 동안 실행한다. 전구체 온도가 높고 캐리어 가스 유량이 클수록 높은 증착 속도를 얻을 수 있다.
전술한 조건하에서, 두께가 약 2 ㎚ 내지 약 200 ㎚, 보다 바람직하게는 약 20 ㎚ 내지 약 100 ㎚인 Re의 층을 유전체 상에 직접 증착한다.
본 발명에 사용된 초박 유전체는 SiO2, 질화 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물 또는 배합물을 포함한다. 당업자가 알고 있는 기법을 이용하여 본 발명에 사용된 유전체를 성장시키거나, 증착시키거나 반응시킬 수 있다. 본 명세서에서 설명한 게이트 유전체 중에서, SiO2, 약한 질화 SiO2(총 질화물 함량이 5% 이하), Al2O3, HfO2, ZrO2, Y2O3, La2
O3가 바람직하다.
Re 층의 증착 후에, 당업자가 알고 있는 표준 리소그래피 기법을 이용하여 또는 하드 마스크로서 Al을 이용하여 샘플을 패터닝한다. 이것은 CVD Re 층의 표면 상에서 포토레지스트를 위치 결정하는 단계와, 포토레지스트를 현상하고, 에칭 기법을 이용하여 포토레지스트를 제거하는 단계를 포함하여, 이들 영역에는 포토레지스트가 포함되지 않는다. 에칭은 당업자가 잘 알고 있는 습식법 또는 건식법을 이용하여 실행할 수 있다. 습식 에칭을 사용하는 경우에, 화학 식각제(etchant)는 H2O2, 크롬산, 인산, 아세트산 등으로 이루어지는 군에서 선택된다. 본 발명에 사용된 바람직한 화학 식각제는 H2O2 이다. 본 발명에 건식 에칭을 사용하는 경우에, 건식 에칭은 반응성 이온 에칭(RIE), 이온 빔 에칭(IBE) 또는 레이저 제거에 의해 실행될 수 있다.
MOS 캐패시터를 형성하기 위하여 두께가 2 ㎚ 내지 20.0 ㎚이고 열적으로 성장되는 실리콘 디옥사이드 박막(thin film)을 이용하여 테스트용 시편을 제조하였 다. 두께가 1 ㎚ 내지 2 ㎚인 유전체를 포함하는 소자 구조 웨이퍼와, 분자 빔 에피택시에 의해 성장된 Al2O3 층에 추가의 실험을 하였다. 약 0.1 Ω-㎝와 약 0.2 Ω-㎝ 사이의 비저항을 갖는 p형 또는 n형 웨이퍼에서 필름을 성장시켰다. Re 필름을 일괄적인 방식으로 테스트 웨이퍼에 증착하였다. 구체적으로, 약 10-7 torr의 베이스 압력으로 로드-로킹된 스테인리스강 반응기에서 Re 증착을 행하였다. Re2(CO)10(dirhenium decacarbonyl)을 소스 가스로서 이용하고, 스테인리스강 밸브를 매개로 반응기 내로 도입하여, 샘플을 향하게 하였다. 전구체 이송 속도는 Ar을 캐리어 가스로서 사용하여 제어하였다. 샘플을 그래파이트 샘플 홀더 카트리지에 도입하고, 이 카트리지를 반응기 챔버 내에 위치된 가열기 조립체 내로 도입하였다. 200℃ ~ 550℃의 온도 범위에서 증착을 실행하였다. 시스템에서의 성장 속도는 전구체 및 증착 온도에 따라 통상적으로 약 0.1 내지 1.5 ㎚/분으로 하였다.
물리적 특성화
집적 방식에 의존하여, 응집, 유전체와의 반응(게이트 금속과 유전체 사이에 중간층의 형성), 어닐링 환경〔형성 가스(FG) 또는 수소〕과의 반응으로 인하여 금속 게이트 재료에 (바람직하게는 1000℃에 이르는) 열 안정성이 필요하다. 두 번째 요건은 게이트 접점을 위하여 비저항이 1~2 mΩ-㎝로 낮아야 하는 것이며, 보다 바람직하게는 게이트 접점 및 국부적 상호접속 용도(local interconnect use)를 위하여 비저항이 50 μΩ-㎝ 미만으로 낮아야 한다는 것이다(규화물과 유사). 레늄(Re)은 SiO2 및 Al2O3 유전체 모두에 대한 1000℃ FG 어닐링 처리 후에 50 μΩ-㎝ 미만의 비저항을 갖는다.
SiO2 및 Al2O3 유전체 모두와 접촉한 상태에서 각종 게이트 재료의 열 안정성을 싱크로트론 광원을 채용한 3가지 기법을 이용하여 조사하였다. 이 기법은 시간 분해 x선 회절 분석과, 온도의 함수로서의 광 산란 및 저항 분석을 포함하며, 상기 시간 분해 x선 회전 분석은 금속 전극이 유전층 및 FG 어닐링 환경과 상호 작용하는가를 측정하는 데 사용되고, 상기 광 산란 및 저항 분석은 필름이 응집 또는 열적 열화를 겪는가를 측정하는 데 사용된다. 샘플을 FG에서 100℃ 내지 1000℃로 가열하면서 3가지 기법 모두를 동시에 모니터링하였다. 500 ㎚ SiO2 또는 300 ㎚ Al2O3 상에 30 ㎚ Re, Rh, Pt 또는 Ir을 적층하는 경우에는, 어닐링 처리 중에 열적 열화 또는 반응이 없는 것으로 측정되었다. 도 1a, 도 1b, 도 2a 및 도 2b는 형성 가스 중에서 1000℃로 어닐링된 50 ㎚ CVD Re/500 ㎚ SiO2 및 30 ㎚ PVD Re/300 ㎚ Al2O3 스택의 결과를 보여주고 있다. 도 1a 및 도 2a는 금속 표면이 어닐 처리 중에 평활하게 유지되는 것을 나타내는 광 산란 신호 표시에 변화가 없음을 보여주고 있다.
도 1a는 2개의 상이한 측방향 길이 스케일(0.5 ㎛ 및 5 ㎛)에서의 광 산란 분석을 보여주고 있다. 변화는 막에서 표면 거칠기가 커져서 열적 열화를 유도하는 것을 나타낸다. 이 경우에, 필름이 응집되지 않음을 표시하는 변화는 보이지 않았다. 도 1b는 500 ㎚ SiO2 상의 50 ㎚ CVD Re 필름을 FG 중에서 1000℃에 이르 기까지 3℃/초의 비율로 어닐링한 결과를 나타내고 있다. 등고선(x선 강도, 최하 강도의 상부 및 하부 영역, 최고 강도의 중앙 영역을 스케일로 표시하는 회절각 대 온도의 그래프)은 온도의 함수로서 Re의 (002) 방위(orientation)를 따른다. 피크는 약 750℃에서 격자 팽창에 기인하여 어닐링 시에 보다 작은 각도로 선형으로 이동하고, 강도는 증가하여 필름에서의 입자 성장을 표시한다. 유전체 또는 어닐링 환경과의 반응을 의미하는 (002) 피크의 강도 감소 또는 추가 피크의 표시는 없다.
도 2a는 2개의 상이한 측방향 길이 스케일(0.5 ㎛ 및 5 ㎛)에서의 광 산란 분석을 보여주고 있다. 변화는 막에서 표면 거칠기가 커져서 열적 열화를 유도하는 것을 나타낸다. 이 경우에, 필름이 응집되지 않음을 표시하는 변화는 보이지 않았다. 도 2b는 300 ㎚ Al2O3 상의 30 ㎚ PVD Re 필름을 FG 중에서 1000℃에 이르기까지 3℃/초의 비율로 어닐링한 결과를 나타내고 있다. 등고선(x선 강도, 최하 강도의 상부 및 하부 영역, 최고 강도의 중앙 영역을 칼라 스케일로 표시하는 회절각 대 온도의 그래프)은 온도의 함수로서 Re의 (002) 방위(orientation)를 따른다. 피크는 격자 팽창에 기인하여 어닐링 시에 보다 작은 각도로 선형으로 이동한다. 유전체 또는 어닐링 환경과의 반응을 의미하는 (002) 피크의 강도 감소 또는 추가 피크의 표시는 없다.
사용된 시간 분해 기법은 SiO2 또는 Al2O3와 접촉 상태에서는 Re, Rh, Pt 및 Ir 게이트 재료의 열적 열화 또는 반응에 대한 어떠한 표시도 보여주지 않았다. 시간 분해 x선 회절 기법은 게이트 금속과 유전체 사이의 반응에만 민감한데, 이 반응은 두께가 약 4~5 ㎚ 이상인 중간층을 형성한다. 계면에 상호 반응이 있었는 가를 측정하기 위한 보다 세밀한 검사로서, x선 반사율 분석을 사용하였다. 이 기법에 의하여, 상호 작용을 표시하는 수 Å 정도의 거칠기 변화를 금속-유전체 계면에서 검출할 수 있다. 이 기법에 의하여, 존재하는 층의 두께 변화를 또한 측정할 수 있으며, 그러한 방식으로, 유전층이 점점 얇아지거나 중간층이 형성되면, 이것은 금속과 유전체 사이의 상호 반응을 나타내는 것이다. 이 기법이 제공하는 다른 결과는 필름의 표면 거칠기를 표시하는 것이다. 표 1에 결과를 요약한다. 증착 상태에서, CVD Re 필름은 PVD에 비하여 표면 거칠기가 6~7배 높다는 것에 주목하자. 450℃/30분의 형성 가스 어닐링 처리 후에, Re, Rh 및 Ir 샘플의 계면 거칠기는 아주 약간만 증가하여, 금속과 유전층 사이에 거의 상호 작용이 없음을 표시한다. 실제로, Pt 필름은 FG 어닐링 처리 후에 보다 평활하게 된다. SiO2 및 Al2O3
상에 있는 Re 필름의 경우, FG 어닐링 처리 후에 유전층 두께의 변화는 없었다. 이들 결과는 450℃ FG 어닐링 처리 후에 Re, Rh, Pt 및 Ir 게이트 금속 재료와 유전체 사이에 상호 반응이 없음을 다시 확인시킨다. 중간층 형성의 예로서, 반응성이 큰 티타늄을 SiO2 상의 게이트 금속으로서 사용하는 경우에, 금속과 유전체 사이의 반응을 나타내는 중간층이 분명하게 보인다.
| 재료 | 증착 상태의 표면 거칠기 | 계면 거칠기 | |
| 어닐 후(FG 450℃/30분) | 코멘트 | ||
| CVD Re/SiO2 | σ~ 30-40Å | Re 약간 거칠어짐 | SiO2의 두께 변화는 없음 |
| PVD Re/SiO2 | σ~ 7 Å | Re 약간 거칠어짐 | SiO2의 두께 변화는 없음 |
| CVD Re/Al2O3 | σ~ 43-49Å | Re 약간 거칠어짐 | Al2O3의 두께 변화는 없음 |
| PVD Re/Al2O3 | σ~ 8-9Å | Re 약간 거칠어짐 | |
| PVD Rh/SiO2 | Rh 약간 거칠어짐 | ||
| Ir/SiO2 | Ir 약간 거칠어짐 | ||
| pt/SiO2 | Pt 약간 평활해짐 | ||
도 3a 및 도 3b는, 각종의 열처리(450℃, 550℃, 750℃ 및 1000℃에 이르기까지 3℃/초의 비율로 FG 중에서 어닐링)를 겪은 후의 Re, Rh, Pt 및 Ir의 PVD 30 ㎚ 필름의 비저항이 50 μΩ-㎝ 이하로 유지되는 것을 보여주고 있다. 도 3a는 500 ㎚ SiO2 상에 증착된 필름에 대한 결과를 보여주고 있고, 도 3b는 300 ㎚ Al2O
3 유전체 상에 증착된 필름에 대한 결과를 보여주고 있다. 이들 결과는 필름이 열적으로 안정하다는 것을 나타내며, 필름을 게이트 접점으로서 뿐 아니라 국부적 인터커넥트로서도 표준 고온 집적 방식에 사용할 수 있다는 것을 나타낸다.
x선 회절 분석에 의하면, SiO2 상에 CVD 증착된 Re 필름은 강한 (002) 조직(texture)을 나타낸다. 100 ㎚ 미만의 두께를 갖는 필름에 대해서는 성장 온도에 관계 없이 조직화 필름이 관찰되었다. 도 4a는 표준 세타/2 세타 x선 회절의 회절 패턴을 보여주며, 이는 약 40.5°의 2 세타에서 강한 Re (002) 조직 피크를 표시한다. 도 4b는 필름의 고도의 조직화 성질을 추가로 표시하는 카이 스캔〔chi scan; 파이버 플롯(fiber plot)〕을 도시하고 있다.
전기적 특성화
금속 게이트 p-FET 접점의 경우에는, 실리콘 원자가 밴드 에지(Ev)로부터 ≒0.2 eV 내의 일함수가 필요하다. Re 금속 게이트 재료에 대한 일함수는 4.6 eV 내지 5.0 eV 사이에서 확립하였다. 일함수는 별도로 하고, 다른 중요한 요인은 수소 어닐링 처리에 의한 증착 후에 최소화될 수 있는 계면 포집 전하(interface trapped charge)이다. 통상적인 처리는 FG 어닐이지만, 350℃ 및 400 torr의 수소를 이용하는 새로운 공정이 보다 우수한 결과를 나타내었다. Re 금속 게이트의 경우에, 계면 포집 전하(Dit)는, 재료에 화학적 변화를 야기하지 않으면서 적절하게 패시베이션된 계면을 형성하는 데 필요한 높은 수소 압력을 사용함으로써 3~4 E 10/㎠ eV1으로 감소되었다.
Re 필름의 증착 후에, 습식 에칭을 위하여 증착된 60 ㎚의 두꺼운 Al 도트(dot)를 하드 마스크로서 이용하여 캐패시터를 패터닝하였다. H2O2를 이용하여 Re 필름을 습식 에칭하였다. 그와 같이 하여, 면적이 약 1×10-6 내지 약 1×10-2 ㎠인 캐패시터 구조를 형성하였다. 또한, 소자 구조 웨이퍼를 위한 표준 리소그래피 기법을 이용하는 습식 에칭에 의하여 Re 필름을 패터닝하였다.
고주파수 상태 및 준정적 상태의 캐패시턴스-전압(C-V) 및 전류-전압(I-V) 기법을 이용하여 Re 필름 캐패시터를 테스트하였다. 도 5는 두께가 약 4.3 ㎚인 SiO2 유전체 상에 형성된 Re 게이트 캐패시터 구조에 대한 C-V 데이터를 나타내고 있다. n형 실리콘 웨이퍼에 형성된 캐패시터에 대한 데이터가 도시되어 있다. 점선 및 실선은, 약 30분 동안 400℃에서 질소 중에 10%의 H가 있는 상태에서 실행되는 표준 포스트 금속 게이트 증착 형성 가스 어닐링(FGA) 처리 전 및 후의 C-V 데이터를 나타내는 것이다.
C-V 데이터의 분석은 FGA 처리된 샘플에 대하여 3~4 ×1011 ㎝-2eV-1의 낮은 계면 상태 밀도를 나타낸다. 증착 상태의 샘플은 도 5에 도시된 바와 같이 약간의 결함이 있는 상태로 있으며, 이 결함은 표준 FGA 단계에 의해 제거될 수 있다. 유전체 두께가 2~20 ㎚인 다른 Re 캐패시터에 대하여 C-V 데이터를 얻었고, 일함수는 5.0 eV인 것으로 측정되었다. 이 자체는, 금속 게이트의 페르미 레벨이 실리콘 원자가 밴드 에지에 매우 근접하게 위치되어 Re가 p-FET MOS 구조에 대한 적절한 선택이라는 것을 나타내는 것이다.
통상의 FGA는 수용 가능한 범위의 계면 상태 밀도를 발생시키지만, 이는 새롭게 개발된 고압 H2 어닐링 공정을 이용함으로써 개선될 수 있다. 이 공정은 He 램프 가열기를 이용하여 로드 록 챔버(load lock chamber)에서 실행된다. 패터닝된 샘플을 챔버에 로딩하여 350℃에서 유지하고, 고압 H2를 30분 동안 통상 400 torr로 도입한다. 이러한 공정에 의해, 계면 상태 밀도는 (3~4) ×1010 ㎝-2eV-1
로 감소된다. 도 6은 고압 어닐링 처리 후에 두께가 약 20 ㎚인 산화막을 갖는 Re 캐패시터 구조에 대한 통상의 고주파수 상태 및 준정적 상태의 C-V 데이터를 도시하 고 있다.
두께가 2 ㎚인 산화막이 있는 Re를 채용하는 캐패시터 소자 구조에 대한 C-V 및 I-V 데이터가 도 7 및 도 8에 도시되어 있다. 점선 및 실선은 표준 FGA 단계 전 및 후의 C-V 및 I-V 데이터를 도시하는 것이다. 이들 데이터는, Re 캐패시터가 2 ㎚의 얇은 게이트 유전체 상에서 기능하고, 그것의 누설 전류가 표준 폴리실리콘계 캐패시터의 것만큼 낮다는 것을 나타내고 있다.
도 9는 두께가 약 6 ㎚인 Al2O3 유전체 상에 형성된 Re 캐패시터 구조에 대한 C-V 데이터를 나타내고 있다. 캐패시터는 n형 실리콘 웨이터 상에 형성되어 있다. 플랫 밴드 전압(flat band voltage)은 약 0.48 eV이며, 이는 SiO2에서와 실질적으로 동일한 것이다. 이것은, 유전체로서 Al2O3를 이용하는 p-채널 금속 게이트용 전극 재료로서 Re를 사용할 수 있다는 것을 나타내는 것이다. 도 9는 FGA 후에 두께가 6 ㎚인 Al2O3 필름 상에 본 발명에 따라 형성된 Re 캐패시터 구조에 대한 고주파수 상태 및 준정적 상태의 정전용량-전압 도면이다.
집적화
선택된 집적 방식은 게이트 금속/유전체가 견디어야 하는 최대 온도를 결정한다.
1. 소스 및 드레인 활성화 어닐링 이전에 유전체 및 폴리실리콘 접점이 적소에 있는 표준 CMOS 공정에 있어서, 스택은 1000℃의 열처리를 견디어야 한다. 전술한 바와 같이, 적어도 수초 동안, Re, Rh, Pt, Ir 및 Ru는 열적 열화 없이 그러 한 열처리를 견딜 수 있다.
2. 추가로 가능한 2가지 집적 방식은, 소스 및 드레인 규화물 형성 이전이지만 활성화 어닐링 이전은 아닌 상태에서 금속/유전체 조합물을 적소에 두는 것을 포함한다. 이 경우에, 조합물은 CoSi2 형성을 위하여 750℃에서의 어닐링 처리를 견디어야 한다.
3. 마지막 집적 방식에서는, 표준 공정이 뒤따른다(즉, 폴리실리콘 유동). 스택이 형성된 후에, 폴리실리콘은 에칭되어 없어지고, 금속을 다마신 특징부 내로 메우는 것(CVD 공정)에 의해 유전체가 증착된다. 그 다음에, 화학 기계적 폴리싱(CMP)을 사용하여 구조를 평탄화한다. 이러한 방식에서, 최대 처리 온도는 400℃이다.
본 발명을 예시적인 방식으로 설명하였지만, 사용된 기술 용어는 한정의 의도는 없으며 다만 이해를 돕기 위한 것으로 이해되어야 한다.
또한, 본 발명을 바람직한 실시예와 관련하여 설명하였지만, 당업자는 발명의 다른 가능한 변형예에 본 발명의 교시 내용을 쉽게 적용할 수 있다는 것을 이해할 것이다.
독점적 자산 또는 권리를 청구하고 있는 본 발명의 실시예는 이하의 청구범위에 규정되어 있다.
Claims (23)
- 소스 및 드레인 영역을 포함하는 반도전성 기판과,상기 반도전성 기판 상에 100Å 미만의 두께로, SiO2, 질화 SiO2, Si3N4, HfO2, ZrO3, Y2O3, La2O3; HfO2, ZrO3, Y2O3, La2O3 의 실리케이트 또는 질소 첨가물; 그리고 이들의 혼합물로 이루어진 군에서 선택된 재료로 형성되는 것인 게이트 유전층과,상기 게이트 유전층의 상측에 Re를 포함하는 금속으로 형성되는 게이트를 포함하고 상기 게이트는 3~4E 10/㎝-2eV-1의 계면 포집 전하를 갖는 것인 금속 산화물 반도체(MOS) 소자.
- 제1항에 있어서, 상기 게이트 유전층의 두께는 50Å 미만인 것인 금속 산화물 반도체(MOS) 소자.
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- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 반도전성 기판은 p형 또는 n형인 것인 금속 산화물 반도체(MOS) 소자.
- 제1항에 있어서, 상기 반도전성 기판은 실리콘, SiGe, SOI, Ge, GaAs 및 유기 반도체로 이루어지는 군에서 선택된 재료로 형성되는 것인 금속 산화물 반도체 소자.
- 삭제
- 하나 이상의 소스 및 드레인 영역을 포함하는 반도전성 기판과,상기 반도전성 기판 상에 100Å 미만의 두께로, SiO2, 질화 SiO2, Si3N4, HfO2, ZrO3, Y2O3, La2O3; HfO2, ZrO3, Y2O3, La2O3 의 실리케이트 또는 질소 첨가물; 그리고 이들의 혼합물로 이루어진 군에서 선택된 재료로 형성되는 것인 게이트 유전층과,상기 게이트 유전층의 상측에 Re를 포함하는 금속으로 형성되는 게이트를 포함하고 상기 게이트는 3~4E 10/㎝-2eV-1의 계면 포집 전하를 갖는 것인 전계 효과 트랜지스터(FET).
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- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서, 상기 반도전성 기판은 실리콘으로 형성되는 것인 전계 효과 트랜지스터(FET).
- 반도체 소자에 금속 접점을 형성하는 금속 접점 형성 방법으로서,전처리된 반도전성 기판의 활성 표면 상에 두께 100Å 미만의 유전층을 증착하는 단계와,화학적 증착법에 의해 Re, Rh, Pt, Ir 및 Ru로 이루어지는 군에서 선택된 금속의 층을 증착하는 단계와,상기 금속 층을 패터닝하고 상기 유전층 상에 금속 전극을 형성하는 단계와,상기 금속 전극 및 상기 유전층을 형성 가스 중에서 패시베이션하는 단계를 포함하는 금속 접점 형성 방법.
- 제17항에 있어서, SiO2, 질화 SiO2, Si3N4, 금속 산화물 및 이들의 혼합물로 이루어지는 군에서 선택된 재료로 상기 유전층을 증착하는 단계를 더 포함하는 금속 접점 형성 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제17항에 있어서, 상기 유전층을 50Å 미만의 두께로 증착하는 단계를 더 포함하는 금속 접점 형성 방법.
- 제17항에 있어서, 실리케이트와 질소 첨가물을 포함하여, Al2O3, HfO2, ZrO3, Y2O3, La2O3 및 이들의 혼합물로 이루어지는 군에서 선택된 재료로 상기 유전층을 증착하는 단계를 더 포함하는 금속 접점 형성 방법.
- 제17항에 있어서, 소스 재료로서 Re2(CO)10을 이용하는 화학적 증착법에 의해 Re의 금속층을 증착하는 단계를 더 포함하는 금속 접점 형성 방법.
- 제17항에 있어서, 형성 가스 중에서의 어닐링에 의해 상기 금속 전극 및 상기 유전층을 패시베이션하는 단계를 더 포함하는 금속 접점 형성 방법.
- 제17항에 있어서, 반도전성 기판을 가로질러 두께 편차가 10% 미만인 실질적으로 균일한 두께로 상기 금속층을 증착하는 단계를 더 포함하는 금속 접점 형성 방법.
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