JP2005500643A

JP2005500643A - 仮想セグメントアーキテクチャを有するシンクロナスフラッシュメモリ

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Publication number: JP2005500643A
Application number: JP2003522102A
Authority: JP
Inventors: ルーパーバー、フランキー、フェリボーズ; ウィドマー、ケビン、シー．
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2001-08-13
Filing date: 2002-08-13
Publication date: 2005-01-06
Anticipated expiration: 2022-08-13
Also published as: US20050018522A1; US7016254B2; EP1423857B1; US6845057B2; US20030031076A1; US6654307B2; US20030031052A1; US6625081B2; US20040057284A1; US6798710B2; WO2003017283A1; EP1423857A1; US20030128619A1; US6667932B2; KR20040030090A; US20030123288A1; JP3843099B2; KR100570259B1

Abstract

【課題】ＳＤＲＡＭ互換のインタフェースを有するフラッシュメモリデバイスの性能を向上させた、改良されたメモリデバイス及びアーキテクチャについて詳細に説明する。
【解決手段】メモリデバイスは、仮想ページング方式を使用することによりメモリが内部的に効率的なフラッシュ構造を有し、このアーキテクチャが互換性を有する仮想ＳＤＲＡＭアーキテクチャ上に外部的に論理的にリマッピングされる。これにより、互換性を有するＳＤＲＡＭコントローラデバイスが、改良されたメモリデバイスにアクセスしたりこれを動作させることが可能になり、フラッシュ特定機能はＳＤＲＡＭコマンドシーケンスによって実行される。メモリの内部において、メモリアレイバンクが行範囲で４つの等しいセグメントに分割され、各々のセグメントが仮想的に横並びに配列するよう論理的にリマッピングされる。これは、同等のＳＤＲＡＭデバイスと等価な行及び列を構成する仮想メモリバンク構造を形成する。さらに、改良されたメモリデバイスは、拡張インタフェースを有し、論理的な抽象化をせずに内部フラッシュメモリアーキテクチャへのダイレクトアクセスを可能にする。
【選択図】図４

Description

【技術分野】
【０００１】
発明の技術分野
本発明は、不揮発性メモリデバイスに関し、特に、仮想セグメントアーキテクチャを有する同期式（シンクロナス）の不揮発性フラッシュメモリに関する。
【背景技術】
【０００２】
発明の背景
通常、メモリデバイスは、コンピュータの内部記憶領域として提供される。用語「メモリ」は、集積回路チップの形で入手可能なデータストレージを示す。現在のエレクトロニクスで用いられるメモリには幾つかの種類がある。一般的なものは、ＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓｍｅｍｏｒｙ）であり、特にコンピュータのメインメモリとして用いられる。ＲＡＭは、読み書き可能なメモリである。つまり、データをＲＡＭに書き込んだり、データをＲＡＭから読み出したりすることができる。これに対し、ＲＯＭは、データの読み出ししかできないメモリである。大部分のＲＡＭは揮発性であり、記録されたコンテンツを保持するためには、保持電流を必要とする。電源が切れれば、ＲＡＭに記録されたデータが失われる。
【０００３】
ほとんどのコンピュータは、コンピュータを起動するための命令群が記録された小容量のＲＯＭを内蔵している。ＲＡＭとは異なり、ＲＯＭに書き込みを行うことはできない。ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅｒｅａｄ−ｏｎｌｙｍｅｍｏｒｙ）は、特別な不揮発性ＲＯＭであり、電荷を与えることによってデータを消去することができる。他のＲＯＭと同様に、本来、ＥＥＰＲＯＭは、ＲＡＭほど高速なメモリではない。ＥＥＰＲＯＭは、多数のメモリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート（フローティングゲート）を有する。フローティングゲートの電荷の有無に応じてメモリセルにデータが記録される。プログラミングや消去処理によって、フローティングゲートに対して電荷が供給されたり除去されたりする。
【０００４】
また、別の不揮発性メモリの例として、フラッシュメモリが挙げられる。フラッシュメモリは、ＥＥＰＲＯＭの一種であり、データの消去やプログラムの更新は、バイト単位ではなく、複数のブロック単位で行われる。最近のパーソナルコンピュータの多くは、フラッシュメモリチップにＢＩＯＳを記録しており、ＢＩＯＳの更新を必要に応じて簡単に行うことができる。このようなＢＩＯＳは、フラッシュＢＩＯＳとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多い。フラッシュメモリを使用することによって、新しいプロトコルが標準化された際に、モデムの製造元がこのプロトコルをサポートするようにすることができる。
【０００５】
通常、フラッシュメモリは、多数のメモリセルで構成されるメモリアレイを備える。メモリセルの各々は、電荷を保持することが可能なフローティングゲートを有する電界効果トランジスタを含む。これらのセルは、ブロック単位のグループに分けられる。ブロックにおける各セルは、フローティングゲートに電荷を与えることによって、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロック単位の消去処理によって、フローティングゲートから抜き出される。フローティングゲートにおける電荷の有無によってセルのデータが決定する。
【０００６】
ＲＡＭ及びＲＯＭのランダムアクセスメモリデバイスは、通常アレイ内の行方向及び列方向に配列される複数のメモリセルで構成される。動作時には、行（ページ）がまずアクセスされ、そのページ上で、列アドレスに基づきメモリセルがランダムにアクセスされる。このアクセスモードはページモードアクセスと呼ばれる。１つのページにおいて複数の列位置で読み出したり書き込んだりするために、外部から複数の列アドレスを設定することが必要となる。アクセス時間を増加させるために、バーストモードアクセスが実行される。バーストモードは、付加的な列アドレスを生成するために内部列アドレスカウンタ回路を使用する。アドレスカウンタは、外部から設定されたアドレスからカウントが始まって外部クロック信号又は列アドレスストローブ信号に応じてカウントが進められる。
【０００７】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、従来のＤＲＡＭメモリよりもずっと高速のクロック信号で動作するＤＲＡＭである。ＳＤＲＡＭは、ＣＰＵバスと同期して動作する。ＳＤＲＡＭは、従来のＦＰＭ（ＦａｓｔＰａｇｅＭｏｄｅ）ＲＡＭの約３倍、ＥＤＯ（ＥｘｔｅｎｄｅｄＤａｔａＯｕｔｐｕｔ）ＤＲＡＭやＢＥＤＯ（ＢｕｒｓｔＥｘｔｅｎｄｅｄＤａｔａＯｕｔｐｕｔ）ＤＲＡＭの約２倍の周波数である、１００ＭＨｚ又は１３３ＭＨｚで動作する。ＳＤＲＡＭの拡張された形式であるダブルデータレートＳＤＲＡＭ（ＤＤＲＳＤＲＡＭ又は単にＤＤＲ）は、クロック信号の立上りエッジ及び立下りエッジでデータ値を転送することができる。ＳＤＲＡＭは、高速アクセスが可能であるが、揮発性である。多くのコンピュータシステムは、ＳＤＲＡＭを使用して動作するように設計されているが、不揮発性メモリの利用も期待されている。シンクロナスフラッシュメモリは、不揮発性メモリデバイスにＳＤＲＡＭインタフェースの機能を持たせるものである。本発明を理解する上でシンクロナスフラッシュメモリの機能及び内部構造に関する知識は不可欠ではないが、本願と共通の譲受人を有する「シンクロナスフラッシュメモリ」と題された２０００年７月２８日付出願の米国特許出願第０９／６２７，６８２号には詳細な説明がなされており、その内容を参照することによって米国特許出願第０９／６２７，６８２号の開示内容全体が本明細書に含まれる。
【発明の開示】
【０００８】
一般的に、シンクロナスフラッシュメモリをＳＤＲＡＭのアーキテクチャに似せて作ることが目標とされている。その場合、シンクロナスフラッシュメモリは、読み出し動作においてＳＤＲＡＭと互換性のあるＳＤＲＡＭインタフェースを有する。プログラミング、消去、ブロック保護及び他のＳＤＲＡＭと異なるシンクロナスフラッシュメモリに固有な機能は、３サイクルＳＤＲＡＭコマンドシーケンスによって行われる。残念ながら、従来のＳＤＲＡＭメモリの一般的な内部アーキテクチャは、不揮発性メモリ、特にフラッシュメモリにとって最も効果的なアーキテクチャではない。
【０００９】
上述した理由、又は以下に述べる理由により、本技術分野において、不揮発性メモリデバイスに対する要求が存在する。すなわち、ＳＤＲＡＭと同じように動作させること、及び不揮発性メモリデバイスに対するアクセス及び電力効率を高めるために適した内部アーキテクチャを保持することが求められる。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。
【００１０】
発明の要旨
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以下の記載内容を検討することによって、理解可能となるであろう。
【００１１】
一実施の形態において、シンクロナスフラッシュメモリデバイスは、第１メモリアレイ次元（寸法）（dimensionality）を有する第１メモリアレイと、制御回路と、シンクロナスメモリインタフェースと、を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に改変する。
【００１２】
他の実施の形態において、シンクロナス不揮発性メモリデバイスは、複数のアレイバンクを有するメモリアレイと、制御回路と、シンクロナスメモリインタフェースと、を含み、それぞれの前記アレイバンクは第１行数を有する行と第１列数を有する列とを有し、前記複数のアレイバンクのそれぞれに対し、前記制御回路は、前記第１行数を有する行及び前記第１列数を有する列を、それぞれ第２行数を有する行及び第２列数を有する列に改変する。
【００１３】
さらに他の実施の形態において、シンクロナスフラッシュメモリデバイスは、第１メモリアレイ次元を有する第１メモリアレイと、制御回路と、シンクロナスメモリインタフェースと、を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に論理的に改変する。前記シンクロナスメモリインタフェースは、アドレスインタフェースと、データインタフェースと、制御インタフェースと、を含む。
【００１４】
またさらに他の実施の形態において、シンクロナスフラッシュメモリデバイスは、複数のアレイバンクを有する第１メモリアレイと、制御回路と、シンクロナスメモリインタフェースと、を含み、前記複数のアレイバンクは、それぞれ第１行長さ及び第１列長さを有し、前記制御回路は、それぞれのアレイバンクの前記第１行長さ及び前記第１列長さを、論理的に第２行長さ及び第２列長さに改変する。前記シンクロナスメモリインタフェースは、アドレスインタフェースと、拡張アドレスインタフェースと、データインタフェースと、制御インタフェースと、を含む。
【００１５】
シンクロナスフラッシュメモリデバイスを動作させる方法は、メモリアレイを第１メモリアレイ次元で複数のセクションに分割するステップと、前記メモリアレイの前記複数のセクションを論理的に改変して、エミュレートされた仮想第２メモリアレイ次元を形成するステップと、を含む。
【００１６】
他のシンクロナスフラッシュメモリデバイスを動作させる方法は、第１メモリアレイ次元を有するメモリアレイを複数のアレイバンクに分割するステップと、前記複数のアレイバンクをそれぞれ複数のセグメントに分割するステップと、前記メモリアレイの前記第１メモリアレイ次元の前記複数のアレイバンクと、複数のセグメントとを論理的に改変し、エミュレートされた仮想第２メモリアレイ次元を形成するステップと、シンクロナスメモリインタフェース及び拡張インタフェースを通じ、前記メモリアレイの前記第１メモリアレイ次元にアクセス可能にするステップと、を含み、前記エミュレートされた仮想第２メモリアレイ次元には前記シンクロナスメモリインタフェースを通じてアクセスする。
【００１７】
さらに他のシンクロナス不揮発性メモリデバイスを論理的にマッピングする方法は、複数の第１バンクを有する第１メモリアレイを形成するステップと、前記複数の第１バンクをそれぞれ複数のセグメントに分割するステップと、前記複数のセグメントを論理的にマッピングして複数の第２セグメントを有する第２メモリアレイとするステップと、を含む。
【００１８】
他の実施の形態において、シンクロナスフラッシュメモリデバイスは、４つのアレイバンクからなる第１セットを有するメモリアレイと、ラッチ回路と、制御回路と、ＳＤＲＡＭ互換シンクロナスメモリインタフェースと、を含み、前記メモリアレイは、それぞれの前記アレイバンクが、第１行数を有する行と、第１列数を有する列とを有し、それぞれの前記アレイバンクが行範囲で４つのセグメントに分割されている。前記制御回路は、前記ラッチ回路及び前記４つのアレイバンクのそれぞれの前記４つのセグメントをマッピングすることで４つのアレイバンクからなる第２仮想セットを有する等しいメモリサイズのエミュレートされた仮想ＳＤＲＡＭメモリデバイスとし、前記メモリアレイのそれぞれのアレイバンクの前記第１行数を有する行と前記第１列数を有する列とが、前記エミュレートされた仮想ＳＤＲＡＭメモリデバイスの４つのアレイバンクからなる前記第２仮想セットの第２行数を有する行と第２列数を有する列とにマッピングされ、前記第２行数は前記第１行数の４分の１であり、前記第２列数は前記第１列数の４倍である。
【００１９】
さらに他のシンクロナスフラッシュメモリデバイスの製造方法は、複数のアレイバンクを有する不揮発性メモリアレイを形成する工程と、制御回路を形成する工程と、シンクロナスインタフェースを形成する工程と、を含み、それぞれの前記アレイバンクは、第１行数を有する行と第１列数を有する列とを有し、前記複数のアレイバンクのそれぞれに対し、前記制御回路は、前記第１行数を有する行及び前記第１列数を有する列を、それぞれ第２行数を有する行及び第２列数を有する列に改変する。
【００２０】
他の実施の形態において、システムは、シンクロナスメモリコントローラと、シンクロナスフラッシュメモリデバイスと、を含む。前記シンクロナスフラッシュメモリデバイスは、第１メモリアレイ次元を有するメモリアレイと、制御回路と、シンクロナスメモリインタフェースと、を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に論理的に改変する。
【００２１】
発明の実施の形態
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示している。実施の形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の精神及び範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよいことが理解される。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、特許請求の範囲によってのみ定められる。
【００２２】
従来のシンクロナスフラッシュメモリは、ＳＤＲＡＭメモリの内部アーキテクチャに一致して、ＳＤＲＡＭメモリの動作を極めてそっくりにシミュレートしている。これに対し、本発明に係る仮想シンクロナスフラッシュメモリは、内部アーキテクチャを変える一方で従来のＳＤＲＡＭインタフェースへの互換性を維持している。これにより、蓄積された（underlying）メモリ技術の効率性に、よりマッチさせることが可能になる。結果として製造される仮想シンクロナスフラッシュメモリアレイのメモリ構造は、ＳＤＲＡＭの構成をシミュレートするために論理的に再構成され、標準的なＳＤＲＡＭ互換メモリコントローラ、プロセッサ及び他の互換性を有する外部デバイスとのインタフェースを可能にする。本発明に係る仮想シンクロナスフラッシュメモリは、さらなるメモリアドレスピンが外部アドレスインタフェースに付加されてもよく、これにより適当な外部デバイスが、仮想シンクロナスフラッシュメモリの内部アーキテクチャに直接アクセスすることができる。
【００２３】
図１は、従来技術に係るＳＤＲＡＭメモリアレイアーキテクチャの簡略図である。ＳＤＲＡＭメモリアレイは、一般的に、行及び列を有する一連のメモリアレイバンクからなる。ＳＤＲＡＭメモリアレイは、バンクアドレス、行アドレス及び列アドレスでアクセスされ、内部データラッチ回路に所定ビット数をロードする。図１のＳＤＲＡＭメモリアレイ１００は、４つのメモリバンク１０２、１０４、１０６、１０８を有し、メモリバンク１０２、１０４、１０６、１０８は、それぞれＸ個の行１１０及びＹ個の列１１２を有する。行アドレスの入力でバンク及び行が選択された際、メモリセルの１行の内容がセンスアンプ（図示せず）に結合された列ビットラインに設定され、メモリセルのビット値が検出される。選択されたメモリアレイ行、すなわち、センスアンプの内容は、一般的にアクティブ行ページと呼ばれる。センスアンプによって検出された値は、ラッチ回路１１４でラッチされる。ＳＤＲＡＭに入力される列アドレスは、列ページを指定し、ラッチ回路１１４に保持されたラッチ内容、すなわち、アクティブ行ページの列から内部データバッファ（図示せず）によってラッチされるＺ個のビット値を選択する。Ｚ個のデータビットは、内部データバッファに保持され、ＳＤＲＡＭメモリデバイスからデータインタフェース（図示せず）を通じて転送される。一般的なＳＤＲＡＭメモリの一例は、４つのバンクと、４０９６行と、２５６列とを有する３２ビットの４Ｍ×３２ＳＤＲＡＭである。しかしながら、ＳＤＲＡＭメモリは、例えば、８Ｍ×８、４Ｍ×１６、４Ｍ×３２、２Ｍ×３２、８Ｍ×１６等、いろいろな密度及びバス幅で提供される。
【００２４】
ＳＤＲＡＭメモリの読み出し処理は、一般的に「ＡＣＴＩＶＥ」コマンドで始められる。ＡＣＴＩＶＥコマンドは、ＳＤＲＡＭメモリデバイスに対するアドレスインタフェースに設定されるアドレスを読み出して、バンクアドレス及び行アドレスを設定する。ＡＣＴＩＶＥコマンドは、アクティブ行ページをアクティブにして内部センスアンプに設定し、内部ラッチ回路がアクティブ行ページを読み出してラッチするようにする。続く「ＲＥＡＤ」コマンドによって、列アドレスがアドレスインタフェースから読み込まれる。ＲＥＡＤコマンドは、ラッチ回路から列を選択して列ページを設定し、ＳＤＲＡＭメモリデバイスの内部データバッファに列ページを設定する。ＳＤＲＡＭコマンドシーケンスは次のクロックサイクルで終了し、内部データバッファからデータワードが転送される。
【００２５】
ＳＤＲＡＭ互換コマンドシーケンスにおいて、ＲＥＡＤ又はＷＲＩＴＥコマンドがシンクロナスフラッシュメモリ内のバンクに対し発行される前に、そのバンクの行を開く必要がある。これはＡＣＴＩＶＥコマンドを介してなされる。ＡＣＴＩＶＥコマンドは、次のアクセスに対し特定のアレイバンクの行を開く（又はアクティブにする）。入力端子ＢＡ０、ＢＡ１の値によってバンクを選択し、入力端子Ａ０〜Ａ１１に対し付与されるアドレスによって行を選択する。この行は、次のＡＣＴＩＶＥコマンド、電源オフ、又はリセットまで、アクセス用にアクティブに保持される。
【００２６】
同一のバンクに対する連続するＡＣＴＩＶＥコマンド間の最小時間間隔が条件を満たせば、前回のアクティブ行を閉じることなく、同じバンクの他の行に対し次のＡＣＴＩＶＥコマンドを発することができる。第１のバンクがアクセス中に他のバンクに対する次のＡＣＴＩＶＥコマンドを発行することができる。これにより、全体の行アクセスのオーバーヘッドが減少することになる。
【００２７】
メモリ内の行をアクティブにするＡＣＴＩＶＥコマンドの後、ＲＥＡＤコマンドによってアクティブな行に対する読み出しアクセスを始める。入力端子ＢＡ０、ＢＡ１の値がバンクを選択し、入力端子Ａ０〜Ａ７に提供されるアドレスがスタート列の位置を選択する。読み出されたデータは、データ出力部に現れ、データマスク（ＤＱＭ）入力上でデータインタフェース（図示せず）のデータＤＱ（図示せず）が論理レベルに依存する。データマスク（ＤＱＭ）入力は、しばしば今回のメモリアクセス動作には必要でない値や、データＤＱの出力をマスクするために用いられる。
【００２８】
ＲＥＡＤバーストの間において、ＲＥＡＤコマンドの後、スタート列アドレスからの有効なデータ出力要素（data-out element）が、特定のレイテンシで入手可能である。ＳＤＲＡＭ互換メモリでは、次のポジティブクロックエッジで各々のデータ出力要素が有効となる。バーストの完了時に、他のコマンドが始まっていないとすれば、全てのデータ出力ポートが高インピーダンス状態となる。フルページバーストは終了まで継続する（ページの終わりでは、第０列へ戻って（wrap）継続される）。任意の長さのＲＥＡＤバーストからのデータは、次のＲＥＡＤコマンドと連係（truncate）され、固定長のＲＥＡＤバーストからのデータは、次のＲＥＡＤコマンドからのデータの直後に連続する。何れの場合でも、継続的なデータの流れが保たれる。新しいバーストからの第１データ要素は完了したバーストの最後の要素か、連係されているさらに長いバーストの最後の所望のデータ要素の後に続く。ＲＥＡＤコマンドは、前のＲＥＡＤコマンドに続いて何れのクロックサイクルにおいても開始することができる。ページ内のフルスピードランダムリードアクセスが実行可能であるか、又は各々の次のＲＥＡＤコマンドが他のバンクで実行されてもよい。
【００２９】
固定長又は全ページＲＥＡＤバーストは、（バンクを特定してもしなくてもよい）ＡＣＴＩＶＥＴＥＲＭＩＮＡＴＥコマンド又は（バンクを特定しない）ＢＵＲＳＴＴＥＲＭＩＮＡＴＥコマンドのいずれかと連係させることが可能である。如何なるＲＥＡＤバーストからのデータも、次のＷＲＩＴＥコマンド（ＷＲＩＴＥコマンドに先だってＷＲＩＴＥＳＥＴＵＰコマンドが必要である）と連係させることが可能であり、固定長ＲＥＡＤバーストからのデータの後には、直ぐに次のＷＲＩＴＥコマンドからのデータが続いてもよい。ＷＲＩＴＥコマンドは、バスターンアラウンド（bus turnaround）の制約を受ける。ＷＲＩＴＥコマンドは、Ｉ／Ｏコンテンションが回避可能であると仮定して、ＲＥＡＤバーストからの最後の（又は所望される最後の）データ要素の直ぐ後に続くクロックエッジで開始されてもよい。
【００３０】
上述のように、本発明に係る仮想シンクロナスフラッシュメモリは、内部アーキテクチャを変える一方で、従来のＳＤＲＡＭインタフェースへの互換性を維持している。これにより、蓄積されたメモリ技術の効率性によりマッチさせることが可能になる。図２は、本発明に係る仮想シンクロナスフラッシュメモリの簡略図である。結果として製造される仮想シンクロナスフラッシュメモリアレイのメモリ構造は、標準的なＳＤＲＡＭ互換メモリコントローラ、プロセッサ及び他の互換性を有する外部デバイスとのインタフェースのために、ＳＤＲＡＭの構成をシミュレートするよう論理的に再構成されている。本発明に係る仮想シンクロナスフラッシュメモリは、さらなるメモリアドレスピンが外部アドレスインタフェースに付加されてもよく、これにより適当な性能を有する外部デバイスが、仮想シンクロナスフラッシュメモリの内部アーキテクチャに直接アクセスすることができる。
【００３１】
この目的を達成するため、本発明に係る仮想シンクロナスフラッシュメモリは、内部的に、メモリアレイバンクの有効列長さを、対応するＳＤＲＡＭメモリデバイスの列長さの４分の１に削減する。さらに、メモリアレイバンクの行数は、全体的に同じメモリ密度を維持しながら、対応するＳＤＲＡＭメモリデバイスの行数の４倍とする。他の内部メモリアレイ構成が可能であることは当業者には明らかであろう。
【００３２】
図２には、４つのアレイバンク２０２、２０４、２０６、２０８を有する仮想シンクロナスフラッシュメモリ２００を示す。メモリアレイ内の４つのアレイバンク２０２、２０４、２０６、２０８は、それぞれ４Ｘ（４・Ｘ）個の行２１０とＹ／４個の列２１２を備える。バンク及び行が行アドレス入力で選択されると、その行のメモリセルの内容がセンスアンプ（図示せず）に結合された列ビットラインに設定され、メモリセルのビット値が検出される。センスアンプの内容、及び選択されたメモリアレイ行は、アクティブ行ページと呼ばれる。センスアンプで検出された値は、ラッチ回路２１４によってラッチされる。仮想シンクロナスフラッシュメモリに対し入力され、列ページを指定する列アドレスは、ラッチ回路２１４のラッチ、すなわち、アクティブ行ページの列からＺ個のビット値を選択し、内部データバッファ（図示せず）にラッチさせる。Ｚ個のビット値は、内部データバッファに保持され、仮想シンクロナスフラッシュメモリデバイスからデータインタフェース（図示せず）を通じて転送される。上記例では、４つのバンクと、４０９６行と、２５６列とを有する３２ビットの４Ｍ×３２ＳＤＲＡＭは、内部に４つのバンクと、１６３８４行と、６４列とを有する３２ビットの４Ｍ×３２の仮想シンクロナスフラッシュメモリに対応するであろう。
【００３３】
図２の仮想シンクロナスフラッシュメモリの内部行及び内部列を論理的に再構成して、同等の従来のＳＤＲＡＭ構成にマッピングする処理を図３及び図４に示す。図２に示すシンクロナスフラッシュメモリは４Ｘ個の行２１０とＹ／４個の行を有するが、そのシンクロナスフラッシュメモリの内部メモリアレイ３１６にある４つのバンク３０８、３１０、３１２、３１４を図３に示す。図２に詳細に示されるように、各々のシンクロナスフラッシュ内部メモリアレイバンクは、行範囲が４つのセグメント３００、３０２、３０４、３０６に分割される。図３の個々のセグメント内の行数は、仮想シンクロナスフラッシュメモリが互換性を有するＳＤＲＡＭの全体の行数Ｘに等しい。仮想シンクロナスフラッシュメモリのそれぞれのバンクに存在するセグメント３００、３０２、３０４、３０６は、図４に示される通り、仮想的に横並びに配列され対応する仮想メモリバンク４００に論理的にマッピングされる。仮想メモリバンク４００は、Ｘ個の行長とＹ個の列幅を有し、互換性を有して対応するＳＤＲＡＭデバイスにマッチする。ＳＤＲＡＭにマッチさせるために仮想シンクロナスフラッシュメモリを論理的にマッピングする際の方法として、本願の開示を参考にすれば他の方法を用いることも可能であるということは、当業者には明らかであろう。
【００３４】
上述の４Ｍ×３２のメモリデバイスを例にとると、図３及び図４に示される４Ｍ×３２の仮想シンクロナスフラッシュメモリは、内部に４つのバンクと、１６３８４行と、６４列とを有する３２ビットのメモリである。各々のバンクは、４０９６行と、６４列とをそれぞれ有する４つのセグメントに論理的に分割される。各々のバンクのセグメントは、論理的にマッピングされて４０９６行と、２５６列とを有する仮想バンクを形成する。この手続きは、各々のバンクで行われ、４Ｍ×３２の仮想シンクロナスフラッシュメモリが４つのバンクと、４０９６行と、２５６列とを有する３２ビットの４Ｍ×３２シンクロナスＳＤＲＡＭ互換のメモリデバイスをシミュレートすることを可能にする。
【００３５】
図５は、本発明に係る４Ｍ×３２の仮想シンクロナスフラッシュメモリデバイス５００の外部簡略図を示し、外部との接続部、主なインタフェース、及び拡張仮想シンクロナスフラッシュアドレスラインを示す。図５の仮想シンクロナスフラッシュメモリデバイス５００は、バンクアドレスラインＢＡ０〜ＢＡ１５０２、アドレスラインＡ０〜Ａ１５５０４、データインタフェース５０６、及び制御ラインインタフェース５０８を含む。バンクアドレスラインＢＡ０〜ＢＡ１５０２は、次のアクセスのために所望のメモリアレイバンクを選択する。データインタフェース５０６は、仮想シンクロナスフラッシュメモリデバイス５００のデータの入出力を行う。制御ラインインタフェース５０８は、仮想シンクロナスフラッシュメモリデバイス５００の動作を制御するために必要な信号線、例えば、以下に限定されないが、ＣＳ、ＤＱＳ、クロック、ＣＡＳ、ＲＡＳ、ＷＥを含む。発行されたＳＤＲＡＭコマンドに応じて、アクセスのためにアドレスラインＡ０〜Ａ１５５０４上に設定された値がメモリアレイの行又は列を選択する。アドレスラインＡ０〜Ａ１５は、さらに２つの別個なサブセクションＡ０〜Ａ１１５１０、Ａ１２〜Ａ１５５１２に分割される。Ａ０〜Ａ１１５１０のアドレスは、仮想シンクロナスフラッシュメモリデバイス５００に対し標準ＳＤＲＡＭ互換の行及び列メモリアドレスアクセスを可能にする。サブセクションＡ１２〜Ａ１５５１２の付加的なアドレスは、ＳＤＲＡＭ互換のメモリアクセスには必要ないが、拡張機能ＳＤＲＡＭコントロールデバイスが用いられた場合、Ａ１２〜Ａ１５５１２のアドレスラインによって、仮想シンクロナスフラッシュメモリの拡張機能及び内部アーキテクチャにアクセスすることが可能となる。仮想シンクロナスフラッシュメモリは、アドレスラインＡ１２〜Ａ１３を用いて拡張内部フラッシュメモリアレイの行アドレスへアクセスする。アドレスラインＡ１４〜Ａ１５は、拡張内部フラッシュメモリアレイのセグメントアドレスを設定するために用いられる。
【００３６】
本発明に係る仮想シンクロナスフラッシュメモリは、上述の通り、従来のＳＤＲＡＭインタフェース及びコマンドに対する互換性を有する。さらに、仮想シンクロナスフラッシュメモリは、拡張機能をサポートし、それにより仮想シンクロナスフラッシュメモリの特定の動作を実行したり内部メモリアレイアーキテクチャの拡張行及び拡張列に直接アクセスすることが可能となる。図５のＡ１２〜Ａ１５５１２で示されるような、仮想シンクロナスフラッシュメモリデバイスに選択的に設けられる付加的なアドレスインタフェースラインを用いることにより、互換性のあるＳＤＲＡＭ構成の行及び列に論理的なリマッピングを行うことなく拡張行及び拡張列に直接アクセスすることが可能となる。
【００３７】
仮想シンクロナスフラッシュアドレス空間６００の例を図６に示す。仮想シンクロナスフラッシュアドレス空間は、ＳＤＲＡＭのアドレス空間にマッチし、互換性を有して行アドレス６０６、列アドレス６０８、ワードアドレス６１０、及びバンクアドレス６１２を含む。さらに、仮想シンクロナスフラッシュアドレス空間６００は、セグメントアドレッシング６０２及び行アドレッシング６０４のための拡張アドレスを含む。これにより、論理的なマッピングを行うことなく、互換性を有するホストコントローラが仮想シンクロナスフラッシュメモリに直接アクセスすることが可能となる。
【００３８】
図５に示される４Ｍ×３２の仮想シンクロナスフラッシュメモリでは、アドレスラインＡ１２〜Ａ１３が拡張行アドレスへのアクセスに用いられる。仮想シンクロナスフラッシュメモリは、互換性のある従来の４Ｍ×３２ＳＤＲＡＭが持つ行の数（４０９６行）と比較して、４倍の物理行（１６３８４行）を有する。アドレスラインＡ１４〜Ａ１５は、動作時に、仮想シンクロナスフラッシュメモリの今回アクティブなメモリアレイバンク（すなわち図３の３０８）の４つのセグメント（図３の３００、３０２、３０４、３０６）のうち、どのセグメントセクションがアクセスされるかを選択するために用いられる。
【００３９】
仮想シンクロナスフラッシュメモリデバイスはセグメントアドレスを設定できる機能を有するため、図７に示されるバンク内の全てのセグメントを関連付けることが可能となる。図７には、４つのセグメント７０２、７０４、７０６、７０８を有する仮想シンクロナスフラッシュメモリ７００を示す。４つのセグメント７０２、７０４、７０６、７０８は、ＳＤＲＡＭ構成上に論理的にリマッピングされている。拡張仮想シンクロナスフラッシュメモリセグメントアドレスを含むアクセスによって、第０セグメント７１０の行が現在のメモリバンクの他の３つのセグメント（第１セグメント７１２、第２セグメント７１４、第３セグメント７１６）に設定されているように、論理的に位置変更されている。全てのセグメントを関連付けることが可能であるので、あるバンクの選択行が、そのバンクの４つのセグメントのうちのどのバンクにもアドレスされることが可能となる。これにより、次のメモリアクセスのために、セグメントの数だけアドレス空間を論理的にシフトする効果が生じる。
【００４０】
動作時、仮想シンクロナスフラッシュメモリは、内部メモリアレイバンクのアクティブページを４分の１に削減する。これはアクティブとなるセンスアンプの数を４分の１にし、消費電力を節約し装置の複雑化を避ける。４Ｍ×３２の仮想シンクロナスフラッシュメモリにおいては、メモリデバイスが２Ｋ個のセンスアンプをアクティブにするだけですむ。これに対し、ＳＤＲＡＭやシンクロナスフラッシュメモリデバイスでは８Ｋ個のセンスアンプをアクティブにしなければならない。さらに、１６個のセグメントが仮想シンクロナスフラッシュメモリデバイスで得られるのに対し、ＳＤＲＡＭでは、４個のセグメントが得られるにすぎないため、４個のバンクの各々が４個のセグメントでアクティブである場合、ＲＥＡＤに対し新しい行をアクティブにしなくともより高いヒットレートを得られる。仮想シンクロナスフラッシュメモリデバイスのグラニュラリティ（granularity）を高めることにより、消費電力を低減し、さらに、メモリアクセスレイテンシを下げることになる。従って、従来のシンクロナスフラッシュ部品に較べ、仮想シンクロナスフラッシュメモリの帯域幅（bandwidth）を実効的に増大させることが可能となる。
【００４１】
図８は、仮想シンクロナスフラッシュメモリシステムを示し、本発明の実施の形態に係る４Ｍ×３２の仮想シンクロナスフラッシュメモリデバイス８００が外部プロセッサ８０２に接続されている状態を示す。図８の仮想シンクロナスフラッシュメモリシステムは例として示されているにすぎず、他のシステム及び実施の形態においては、複数の種類の他の集積回路（すなわち、メモリコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、揮発性メモリデバイス、特定用途向け集積回路（ＡＳＩＣ）等）を含んでもよい。メモリデバイスを含むシステムは、従来技術において周知であり、以下の説明は、本発明の実施の形態の例を提供するためにその動作の概要を記載するに留める。
【００４２】
図８のシステムでは、プロセッサ８０２から外部アドレスバス接続部８０４及びバンクアドレスライン８０６を介して仮想シンクロナスフラッシュメモリデバイス８００のアドレス値が受信される。受信されたアドレス値は、内部的にメモリデバイスに記憶され、内部メモリアレイ（図示せず）のメモリセルを選択するために利用される。従来のＳＤＲＡＭ互換動作において、プロセッサ８０２は、ＡＣＴＩＶＥコマンドによって、行及びバンクアドレスをアドレスラインＡ０〜Ａ１１８０８及びバンクアドレスラインＢＡ０及びＢＡ１８０６に入力し、仮想シンクロナスフラッシュメモリデバイス８００の内部仮想行ページ（図示せず）をアクティブにする。プロセッサ８０２は、行及びバンクのアドレスに引き続きＲＥＡＤコマンドによって列アドレスをアドレスラインＡ０〜Ａ８（アドレスラインＡ０〜Ａ１１８０８のサブセット）に設定する。仮想シンクロナスフラッシュメモリデバイス８００の内部において、バンクセグメント（図示せず）からのデータ値がラッチ回路に取り込まれ、ＳＤＲＡＭ互換データフォーマットから論理的にリマッピングされ、仮想シンクロナスフラッシュメモリデバイス８００から転送するよう準備される。仮想シンクロナスフラッシュメモリデバイス８００からのデータ転送は、次のクロックサイクルに始まり、双方向データワードインタフェース８１０に受信されプロセッサ８０２に転送される。仮想シンクロナスフラッシュメモリデバイス８００の動作制御は、内部制御回路（図示せず）によって行われる。内部制御回路は、制御信号外部インタフェース接続部８２０で受信したプロセッサ８０２からの外部制御信号及び内部イベントに呼応して動作する。
【００４３】
仮想シンクロナスフラッシュメモリデバイス８００への拡張アクセスは、拡張仮想シンクロナスフラッシュアドレスラインＡ１２〜Ａ１５８１４を利用して行われる。プロセッサ８０２は、ＡＣＴＩＶＥコマンドを用いて、行をアドレスラインＡ０〜Ａ１１８０８、拡張行及びセグメントアドレスラインＡ１２〜Ａ１５８１４、バンクアドレスラインＢＡ０〜ＢＡ１８０６に入力する。ＡＣＴＩＶＥコマンドは、仮想シンクロナスフラッシュメモリデバイス８００の内部メモリアレイのバンク及び内部行ページ及び（又は）セグメントをさらなる動作のためにアクティブにする。プロセッサ８０２は、行、拡張行及びバンクのアドレスに引き続きＲＥＡＤコマンドによって列アドレスをアドレスラインＡ０〜Ａ８（アドレスラインＡ０〜Ａ１５８０４のサブセット）に設定する。仮想シンクロナスフラッシュメモリデバイス８００の内部において、バンクセグメント（図示せず）からのデータ値が内部ラッチ回路（図示せず）にコピーされ、仮想シンクロナスフラッシュメモリデバイス８００から転送するよう準備される。仮想シンクロナスフラッシュメモリデバイス８００とのデータ転送は、次のクロックサイクルに始まり、双方向データワードインタフェース８１０に受信されプロセッサ８０２に転送される。仮想シンクロナスフラッシュメモリデバイス８００の動作制御は、内部制御回路（図示せず）によって行われる。内部制御回路は、制御信号外部インタフェース接続部８２０で受信したプロセッサ８０２からの外部制御信号及び内部イベントに呼応して動作する。
【００４４】
結論
ＳＤＲＡＭ互換ＲＥＡＤインタフェースを有するフラッシュメモリデバイスの性能を向上させた、改良されたメモリデバイス及びアーキテクチャについて詳細に説明した。そのメモリデバイスは、仮想ページング方式を使用し、それによりメモリのアーキテクチャを内部的に効率的なフラッシュメモリ構造とすることが可能となる。外部的には、メモリの内部フラッシュアーキテクチャをＳＤＲＡＭ互換インタフェース及び仮想アーキテクチャに論理的にマッピングする。これにより、メモリのアクセス及び動作を互換ＳＤＲＡＭコントローラデバイスによって行うことが可能となる。ＳＤＲＡＭとは異なる、フラッシュメモリのプログラミング、消去、ブロック保護、及び他の特別な機能は、ＳＤＲＡＭコマンドシーケンスによって実行される。
【００４５】
一実施の形態では、メモリデバイスは、同等のＳＤＲＡＭデバイスと比較してメモリアレイバンクに４倍の行数を有し、４分の１の列数を有する。これにより、アクティブとなるセンスアンプの数を減らすことができるため、メモリデバイスの複雑化を避け、その消費電力を節約する。メモリの内部において、メモリアレイバンクは、行範囲が４つのセグメントに分割され、セグメントが仮想的に横並びになるように論理的にリマッピングされる。この論理的にリマッピングされたメモリバンクは、同等のＳＤＲＡＭ装置が有する行及び列と等価な、仮想メモリバンク構造の行及び列を形成する。
【００４６】
他の実施の形態では、拡張アドレスラインを有し拡張メモリインタフェースを備えるメモリデバイスが説明された。これにより、内部メモリアレイを論理的にリマッピングする抽象化（abstraction）を経ることなく内部フラッシュメモリアーキテクチャに直接アクセスすることを可能にする。さらに、拡張インタフェースは、全てのバンクを関連付けることが可能であり、アクティブにされた仮想行ページのセグメントの行を、次のメモリアクセスのためにバンク中の任意のセグメントにマッピング可能である。
【００４７】
互換性を有するＳＤＲＡＭと比較してさらに多くのセグメントが利用可能である。従って、メモリはＲＥＡＤに対し新しい行をアクティブにしなくともより高いヒットレートを得られる。これによりメモリアレイのグラニュラリティを高め、消費電力を低減し、さらに、レイテンシを下げることになる。向上したレイテンシは、メモリデバイスの利用可能な帯域幅を実効的に増大させる。
【００４８】
具体的な実施の形態をここに説明したが、同じ目的を達成するためになされるどの様な構成も、示された実施の形態を代替しうることが当業者によって理解されよう。本願は、本発明の全ての改変及び変形をカバーすることを目的とするものであり、本発明はクレーム及びその均等物によってのみ限定されることを明確に意図するものである。
【図面の簡単な説明】
【００４９】
【図１】アレイ内に４つのメモリバンクを有する従来技術に係るＳＤＲＡＭメモリアレイを示す。
【図２】アレイ内に４つのメモリバンクを有する本発明に係る仮想シンクロナスフラッシュメモリアレイを示す。
【図３】本発明に係る仮想シンクロナスフラッシュメモリアレイがさらにセグメントに分割され、当該セグメントが仮想ＳＤＲＡＭメモリアレイにマッピングされる状態を示す。
【図４】本発明に係る仮想シンクロナスフラッシュメモリアレイがさらにセグメントに分割され、当該セグメントが仮想ＳＤＲＡＭメモリアレイにマッピングされる状態を示す。
【図５】４Ｍ×３２仮想シンクロナスフラッシュメモリを例示したブロック図であり、アドレスインタフェース、制御インタフェース及びデータインタフェースを示す。
【図６】仮想シンクロナスフラッシュメモリのメモリアドレスを示す図であり、バンクアドレス、付加仮想シンクロナスフラッシュアドレス、行アドレス及び列アドレスを示す。
【図７】バンク内で、あるセグメントを他のセグメント位置にマッピングした本発明に係る仮想シンクロナスフラッシュメモリアレイのバンクを示す。
【図８】仮想シンクロナスフラッシュメモリデバイスが外部プロセッサに接続された状態を示すブロック図である。

Claims

第１メモリアレイ次元を有する第１メモリアレイと、
制御回路と、
シンクロナスメモリインタフェースと、
を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に改変することを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１記載のシンクロナスフラッシュメモリデバイスにおいて、前記メモリアレイは、さらに複数のアレイバンクを含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項２記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、それぞれ第１行長さ及び第１列長さを有することを特徴とするシンクロナスフラッシュメモリデバイス。
請求項３記載のシンクロナスフラッシュメモリデバイスにおいて、前記制御回路は、それぞれの前記アレイバンクの前記第１行長さ及び前記第１列長さを、論理的に第２行長さ及び第２列長さに改変することを特徴とするシンクロナスフラッシュメモリデバイス。
請求項４記載のシンクロナスフラッシュメモリデバイスにおいて、前記第２行長さ及び前記第２列長さは、ＳＤＲＡＭメモリデバイス又はＤＤＲメモリデバイスと等しいことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項２記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、それぞれ複数のセグメントをさらに含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項６記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、それぞれ４つのセグメントを含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１記載のシンクロナスフラッシュメモリデバイスにおいて、シンクロナスメモリインタフェースはさらに、ＳＤＲＡＭ互換インタフェース又はＤＤＲ互換インタフェースのいずれか一方を含むことを特徴とするシンクロナスフラッシュメモリデバイス。
複数のアレイバンクを有するメモリアレイと、
制御回路と、
シンクロナスメモリインタフェースと、
を含み、それぞれの前記アレイバンクは第１行数を有する行と第１列数を有する列とを有し、前記複数のアレイバンクのそれぞれに対し、前記制御回路は、前記第１行数を有する行及び前記第１列数を有する列を、それぞれ第２行数を有する行及び第２列数を有する列に改変することを特徴とするシンクロナス不揮発性メモリデバイス。
請求項９記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、４つの等しいアレイバンクであることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項９記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、それぞれ、複数のセグメントをさらに含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１１記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のセグメントは行範囲で分割されることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１１記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、それぞれ４つのセグメントを含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項９記載のシンクロナスフラッシュメモリデバイスにおいて、前記第２行数及び前記第２列数は、ＳＤＲＡＭメモリデバイス又はＤＤＲメモリデバイスの行数及び列数とそれぞれ等しいことを特徴とするシンクロナスフラッシュメモリデバイス。
第１メモリアレイ次元を有する第１メモリアレイと、
制御回路と、
シンクロナスメモリインタフェースと、
を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に論理的に改変し、
前記シンクロナスメモリインタフェースは、
アドレスインタフェースと、
データインタフェースと、
制御インタフェースと、
を含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１５記載のシンクロナスフラッシュメモリデバイスにおいて、前記アドレスインタフェースは、さらに拡張アドレスインタフェースを含み、前記拡張アドレスインタフェースは、シンクロナスフラッシュメモリデバイスに対する拡張アクセスを可能にすることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１６記載のシンクロナスフラッシュメモリデバイスにおいて、前記拡張アドレスインタフェースは、前記第１メモリ次元に対するアクセスを可能にすることを特徴とするシンクロナスフラッシュメモリデバイス。
複数のアレイバンクを有する第１メモリアレイと、
制御回路と、
シンクロナスメモリインタフェースと、
を含み、前記複数のアレイバンクは、それぞれ第１行長さ及び第１列長さを有し、前記制御回路は、それぞれの前記アレイバンクの前記第１行長さ及び前記第１列長さを、論理的に第２行長さ及び第２列長さに改変し、
前記シンクロナスメモリインタフェースは、
アドレスインタフェースと、
拡張アドレスインタフェースと、
データインタフェースと、
制御インタフェースと、
を含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１８記載のシンクロナスフラッシュメモリデバイスにおいて、前記拡張アドレスインタフェースは、さらに前記第１行長さに対するアクセスを可能にすることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１８記載のシンクロナスフラッシュメモリデバイスにおいて、前記拡張アドレスインタフェースは、さらに前記第１列長さに対するアクセスを可能にすることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１８記載のシンクロナスフラッシュメモリデバイスにおいて、前記拡張アドレスインタフェースは、前記シンクロナスフラッシュメモリデバイスの前記第１行長さに対する付加的なアドレスインタフェースをさらに含むことを特徴とするシンクロナスフラッシュメモリデバイス。
請求項２１記載のシンクロナスフラッシュメモリデバイスにおいて、前記付加的なアドレスインタフェースは、２つのアドレスラインを有し、前記シンクロナスフラッシュメモリデバイスの前記第１行長さに対するアクセスを可能とすることを特徴とするシンクロナスフラッシュメモリデバイス。
請求項１８記載のシンクロナスフラッシュメモリデバイスにおいて、前記複数のアレイバンクは、さらに複数のセグメントを含み、前記拡張アドレスインタフェースは、さらに付加的なアドレスインタフェースを含み、前記シンクロナスフラッシュメモリデバイスのアクティブなバンクのセグメントを選択することを特徴とするシンクロナスフラッシュメモリデバイス。
請求項２３記載のシンクロナスフラッシュメモリデバイスにおいて、前記付加的なアドレスインタフェースは、２つのアドレスラインを有し、前記シンクロナスフラッシュメモリデバイスのアクティブな前記バンクの前記セグメントを選択することを特徴とするシンクロナスフラッシュメモリデバイス。
請求項２３記載のシンクロナスフラッシュメモリデバイスにおいて、前記付加的なアドレスインタフェースは、選択されたセグメントのアクティブな行を、前記シンクロナスフラッシュメモリデバイスのアクティブな前記バンクの他のセグメントに関連付けることを特徴とするシンクロナスフラッシュメモリデバイス。
メモリアレイを第１メモリアレイ次元で複数のセクションに分割するステップと、
前記メモリアレイの前記複数のセクションを論理的に改変して、エミュレートされた仮想第２メモリアレイ次元を形成するステップと、
を含むことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２６記載の方法において、前記メモリアレイを複数のセクションに分割するステップは、さらに前記メモリアレイを複数のアレイバンクに分割するステップを含むことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２７記載の方法において、前記メモリアレイを複数のセクションに分割するステップは、さらに、アレイバンクが前記第１行長さ及び前記第１列長さを有するように前記メモリアレイを複数のアレイバンクに分割するステップを含むことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２８記載の方法において、前記メモリアレイの前記複数のセクションを論理的に改変して、前記エミュレートされた仮想第２メモリアレイ次元を形成するステップは、さらにそれぞれの前記アレイバンクの前記第１行長さ及び前記第１列長さを、論理的に第２行長さ及び第２列長さに改変するステップを含むことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２９記載の方法において、それぞれの前記複数のアレイバンクの前記第２行長さ及び前記第２列長さは、ＳＤＲＡＭメモリデバイス又はＤＤＲメモリデバイスと等しいことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２７記載の方法において、前記メモリアレイを前記複数のアレイバンクに分割するステップは、さらにそれぞれの前記アレイバンクを複数のセグメントに分割することを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項２６記載の方法において、さらにＳＤＲＡＭ互換インタフェース又はＤＤＲ互換インタフェースのいずれか一方と結合するステップを含むことを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
第１メモリアレイ次元を有するメモリアレイを複数のアレイバンクに分割するステップと、
前記複数のアレイバンクをそれぞれ複数のセグメントに分割するステップと、
前記メモリアレイの前記第１メモリアレイ次元の前記複数のアレイバンクと、複数のセグメントとを論理的に改変し、エミュレートされた仮想第２メモリアレイ次元を形成するステップと、
シンクロナスメモリインタフェース及び拡張インタフェースを通じ、前記メモリアレイの前記第１メモリアレイ次元にアクセス可能にするステップと、
を含み、前記エミュレートされた仮想第２メモリアレイ次元には前記シンクロナスメモリインタフェースを通じてアクセスすることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３３記載の方法において、前記拡張インタフェースは、拡張アドレスインタフェースであることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３３記載の方法において、前記拡張インタフェースは、前記シンクロナスメモリインタフェースと共働することを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３３記載の方法において、前記拡張インタフェースは、それぞれの前記アレイバンクの第１行長さにアクセス可能であることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３６記載の方法において、前記拡張インタフェースは、前記複数のアレイバンクのそれぞれの第１列長さに拡張アクセス可能であることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３４記載の方法において、前記拡張アドレスインタフェースは、さらに２つのアドレスラインを含み、前記シンクロナスフラッシュメモリデバイスの前記第１行長さにアクセス可能であることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３６記載の方法において、前記拡張インタフェースは、さらに付加的なアドレスインタフェースを含み、前記シンクロナスフラッシュメモリデバイスのアクティブなバンクのセグメントを選択することを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３９記載の方法において、前記付加的なアドレスインタフェースを形成するステップは、２つのアドレスラインを形成するステップをさらに含み、前記シンクロナスフラッシュメモリデバイスのアクティブな前記バンクの前記セグメントを選択することを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
請求項３９記載の方法において、前記付加的なアドレスインタフェースは、選択されたセグメントのアクティブな行を、前記シンクロナスフラッシュメモリデバイスのアクティブな前記バンクの他のセグメントに関連付けることを特徴とするシンクロナスフラッシュメモリデバイスを動作させる方法。
複数の第１バンクを有する第１メモリアレイを形成するステップと、
前記複数の第１バンクをそれぞれ複数のセグメントに分割するステップと、
前記複数のセグメントを論理的にマッピングして複数の第２セグメントを有する第２メモリアレイとするステップと、
を含むことを特徴とするシンクロナス不揮発性メモリデバイスを論理的にマッピングする方法。
４つのアレイバンクからなる第１セットを有するメモリアレイと、
ラッチ回路と、
制御回路と、
ＳＤＲＡＭ互換シンクロナスメモリインタフェースと、
を含み、前記メモリアレイは、それぞれの前記アレイバンクが、第１行数を有する行と、第１列数を有する列とを有し、それぞれの前記アレイバンクが行範囲で４つのセグメントに分割されており、
前記制御回路は、前記ラッチ回路及び前記４つのアレイバンクのそれぞれの前記４つのセグメントをマッピングすることで４つのアレイバンクからなる第２仮想セットを有する等しいメモリサイズのエミュレートされた仮想ＳＤＲＡＭメモリデバイスとし、前記メモリアレイのそれぞれのアレイバンクの前記第１行数を有する行と前記第１列数を有する列とが、前記エミュレートされた仮想ＳＤＲＡＭメモリデバイスの４つのアレイバンクからなる前記第２仮想セットの第２行数を有する行と第２列数を有する列とにマッピングされ、前記第２行数は前記第１行数の４分の１であり、前記第２列数は前記第１列数の４倍であることを特徴とするシンクロナスフラッシュメモリデバイス。
複数のアレイバンクを有する不揮発性メモリアレイを形成する工程と、
制御回路を形成する工程と、
シンクロナスインタフェースを形成する工程と、
を含み、それぞれの前記アレイバンクは、第１行数を有する行と第１列数を有する列とを有し、
前記複数のアレイバンクのそれぞれに対し、前記制御回路は、前記第１行数を有する行及び前記第１列数を有する列を、それぞれ第２行数を有する行及び第２列数を有する列に改変することを特徴とするシンクロナスフラッシュメモリデバイスの製造方法。
シンクロナスメモリコントローラと、
シンクロナスフラッシュメモリデバイスと、
を含み、前記シンクロナスフラッシュメモリデバイスは、
第１メモリアレイ次元を有するメモリアレイと、
制御回路と、
シンクロナスメモリインタフェースと、
を含み、前記制御回路は、前記第１メモリアレイ次元を第２メモリアレイ次元に論理的に改変することを特徴とするシステム。
請求項４５記載のシステムにおいて、前記シンクロナスメモリコントローラは、さらにプロセッサ、ＡＳＩＣ、ＦＰＧＡのうち１つを含むことを特徴とするシステム。
請求項４５記載のシステムにおいて、前記シンクロナスメモリコントローラは、さらにＳＤＲＡＭ又はＤＤＲ互換コントローラを含むことを特徴とするシステム。
請求項４５記載のシステムにおいて、前記シンクロナスメモリコントローラは、さらに拡張仮想シンクロナスフラッシュメモリ互換コントローラを含むことを特徴とするシステム。
請求項４５記載のシステムにおいて、前記シンクロナスメモリコントローラは、さらに拡張シンクロナスフラッシュメモリ互換コントローラを含むことを特徴とするシステム。