JP2005354617A - Testing device and production method of a/d converter - Google Patents

Testing device and production method of a/d converter Download PDF

Info

Publication number
JP2005354617A
JP2005354617A JP2004175970A JP2004175970A JP2005354617A JP 2005354617 A JP2005354617 A JP 2005354617A JP 2004175970 A JP2004175970 A JP 2004175970A JP 2004175970 A JP2004175970 A JP 2004175970A JP 2005354617 A JP2005354617 A JP 2005354617A
Authority
JP
Japan
Prior art keywords
code
value
converter
counter
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004175970A
Other languages
Japanese (ja)
Inventor
Yasumasa Yoshikawa
泰正 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004175970A priority Critical patent/JP2005354617A/en
Publication of JP2005354617A publication Critical patent/JP2005354617A/en
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a testing device of an A/D converter which measures nonlinear errors with high precise and substantially eliminates data processing time. <P>SOLUTION: The testing device of the A/D converter is provided with a signal generating means for supplying a measuring signal to the A/D converter to be tested; a statistical processing means for arithmetically processing a digital code outputted in synchronization with a first clock signal in the synchronous mode with the first clock signal by the A/D converter to be tested to which the measuring signal is inputted, and performs counting of a statistical value concerning to the generation of each digital code; a memory which records the statistical value in synchronization with the first clock; and an operation means which performs prescribed arithmetic processing using a statistical value of each digital code recorded in the memory and a cumulative value of the statistical values, and outputs a non-linear error. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、A/D変換器試験装置及びA/D変換器の生産方法に関する。   The present invention relates to an A / D converter test apparatus and an A / D converter production method.

A/D変換器の精度を表す重要な仕様の一つに、積分非直線性誤差、及び、微分非直線性誤差がある。積分非直線性誤差とは、理想変換直線と測定値との偏差を表し、微分非直線性誤差とは出力ディジタルコードを1LSB変化させる電圧幅の理想値と測定値との偏差を表す。非直線性誤差特性は、高分解能画像処理アプリケーション用途に用いるA/D変換器おいては特に重要な仕様であり、製造工程において各々のA/D変換器に対してそれぞれ正確に試験する必要がある。   One of the important specifications representing the accuracy of the A / D converter is an integral nonlinearity error and a differential nonlinearity error. The integral nonlinearity error represents the deviation between the ideal conversion line and the measured value, and the differential nonlinearity error represents the deviation between the ideal value of the voltage width that causes the output digital code to change by 1 LSB and the measured value. Non-linearity error characteristics are particularly important specifications for A / D converters used for high-resolution image processing applications, and each A / D converter must be accurately tested in the manufacturing process. is there.

積分非直線性誤差と微分非直線性誤差を試験する一般的な方法の一つとして、高い分解能を有するD/A変換器を用いて被試験A/D変換器の入力電圧を順次変化していき、被試験A/D変換器の出力コードが遷移する点における、被試験A/D変換器の入力電圧と出力コードの関係から計算により非直線誤差を求める方法がある。   As one of the general methods for testing the integral nonlinearity error and the differential nonlinearity error, the input voltage of the A / D converter under test is sequentially changed using a D / A converter having a high resolution. There is a method of calculating a non-linear error by calculation from the relationship between the input voltage of the A / D converter under test and the output code at the point where the output code of the A / D converter under test transitions.

しかしながら、原理的な問題として、被試験であるA/D変換器は、入力アナログ電圧と出力ディジタルコードとの間の遷移点は単純には確定せず、A/D変換器を構成するIC内部におけるショットキー雑音、ホワイト雑音、熱雑音、1/f雑音、クロストーク雑音等が原因し、遷移点は通常変動してしまう。この遷移点のランダム性の影響で、特に高分解能A/D変換器の高精度な測定は難しいとされている。   However, as a principle problem, the A / D converter under test does not simply determine the transition point between the input analog voltage and the output digital code, and the internal circuit of the IC constituting the A / D converter The transition point usually fluctuates due to Schottky noise, white noise, thermal noise, 1 / f noise, crosstalk noise, and the like. Due to the effect of the randomness of the transition point, it is considered difficult to measure with high accuracy, particularly with a high resolution A / D converter.

そこで、統計的な処理を用いることにより、各ディジタルコードの遷移点を正確に算出することで、非直線性誤差を高精度に測定できる測定装置が提案されている。例えば、特許文献1に示されているA/D変換器試験装置(以下、第1の従来例)は、図6に示すように、所定の測定信号を発生し、被試験A/D変換器に供給する信号発生回路21と、測定信号に応じて被試験A/D変換器22により出力されたディジタルコードを記録するメモリ23と、メモリ23に記録されたディジタルコードを用いて、所定の演算処理を行う演算回路24と、ディジタルコードを記録するメモリ23のアドレスを発生するカウンタ25と、を有する構成である。   In view of this, there has been proposed a measuring apparatus that can measure the nonlinearity error with high accuracy by accurately calculating the transition point of each digital code by using statistical processing. For example, an A / D converter test apparatus shown in Patent Document 1 (hereinafter referred to as a first conventional example) generates a predetermined measurement signal as shown in FIG. A signal generation circuit 21 to be supplied to the memory, a memory 23 for recording a digital code output from the A / D converter 22 under test according to the measurement signal, and a predetermined calculation using the digital code recorded in the memory 23 The configuration includes an arithmetic circuit 24 that performs processing and a counter 25 that generates an address of a memory 23 that records a digital code.

この第1の従来例の動作、及び、処理手順を図6、及び、図7に従い説明する。信号発生回路21が発生する所定の傾きを有するランプ信号SC を被試験A/D変換器22に入力する(ステップS1)。被試験A/D変換器22は入力した測定信号SC のレベルに応じたディジタルコードDi (i=1,2,…,M、Mはサンプル数)を出力する(ステップS2)。メモリ23は、A/D変換器22からのM個のディジタルコードDiを、クロック信号CLKを計数するカウンタ25により発生されたアドレスCiに対応した番地に順次記録する(ステップS11)。 The operation and processing procedure of the first conventional example will be described with reference to FIGS. A ramp signal S C having a predetermined slope generated by the signal generation circuit 21 is input to the A / D converter 22 to be tested (step S1). The A / D converter under test 22 outputs a digital code D i (i = 1, 2,..., M, M is the number of samples) corresponding to the level of the input measurement signal S C (step S2). The memory 23 sequentially records the M digital codes D i from the A / D converter 22 at addresses corresponding to the addresses C i generated by the counter 25 that counts the clock signal CLK (step S11).

演算回路24は、メモリ23に記録されたM個のディジタルコードに基づき、被試験A/D変換器22の非直線性誤差特性を求める。まず、演算回路24は、メモリ23から記録されたディジタルコードDiを順次読み出し(ステップS12)、各ディジタルコードの出現回数CNTj(j=1,2,…,2N−1、Nは被試験A/D変換器22のビット数)をカウントし(ステップS3)、この処理をサンプル数M回繰り返すことで、M個のサンプルに対する各ディジタルコードの出現回数CNTjをそれぞれ算出する。各ディジタルコードにおける非直線性誤差は、上記の各ディジタルコードの実際の出現回数と出現回数の期待値(誤差のない直線性を実現する理想値)との関係から所定の演算により算出することができる(ステップS6)。 The arithmetic circuit 24 obtains the nonlinear error characteristic of the A / D converter 22 to be tested based on the M digital codes recorded in the memory 23. First, the arithmetic circuit 24 sequentially reads the digital codes D i recorded from the memory 23 (step S12), and the number of appearances of each digital code CNT j (j = 1, 2,..., 2 N −1, N test a / D bits of the converter 22) counts (step S3), and by repeating this process the number of samples M times, respectively calculates the number of occurrences CNT j of each digital code for M samples. The non-linearity error in each digital code can be calculated by a predetermined calculation from the relationship between the actual number of appearances of each digital code and the expected value of the number of appearances (ideal value for realizing linearity without error). Yes (step S6).

しかし第1の従来例においては、被試験A/D変換器22に供給される入力信号に対する出力ディジタルコードをメモリ23に記録するという処理をサンプル数M回分繰り返した後、メモリ23に記録されたM個の出力ディジタルコードに基づき、各ディジタルコードの出現回数CNTjを計数する統計処理演算をサンプル数M回繰り返す必要があり、メモリ23からのディジタルコードの読み出しや統計演算処理に時間がかかり試験時間が長くなるという欠点がある。このとき、サンプル数Mの個数は、入力測定信号のステップ分解能や測定の平均回数にもよるが、通常Nビットの被試験A/D変換器22の総ディジタルコード数2Nよりも極めて大きい値をとる。例えば、12ビットの被試験A/D変換器に対して、被試験A/D変換器の1LSB電圧幅に対して1/8LSB精度のステップ分解能の入力測定信号を印加し、測定平均回数を8回とすると、サンプル数Mは262144(=212×8×8)以上必要となり、総ディジタルコード数2N=4096(=212)よりも極めて大きな値をとることになる。 However, in the first conventional example, the process of recording the output digital code for the input signal supplied to the A / D converter 22 to be tested in the memory 23 is repeated for M samples, and then recorded in the memory 23. Based on the M output digital codes, it is necessary to repeat the statistical processing calculation for counting the number of occurrences CNT j of each digital code for the number of samples M times, and it takes time to read the digital code from the memory 23 and the statistical calculation processing. There is a disadvantage that the time becomes longer. At this time, although the number of samples M depends on the step resolution of the input measurement signal and the average number of times of measurement, it is usually much larger than the total number of digital codes 2 N of the A / D converter 22 under test of N bits. Take. For example, to a 12-bit A / D converter under test, an input measurement signal having a step resolution of 1/8 LSB accuracy is applied to the 1 LSB voltage width of the A / D converter under test, and the average number of measurements is 8 If the number of times is set, the number of samples M is required to be 262144 (= 2 12 × 8 × 8) or more, and takes a value much larger than the total number of digital codes 2 N = 4096 (= 2 12 ).

上述した第1の従来例の問題である統計演算にかかる処理時間を短縮するためには、ディジタルコードの出現回数を算出する統計演算を、被試験A/D変換器が出力する被試験データであるディジタルコードをメモリに記録する以前に、逐次処理する方法が考えられる。これを第2の従来例とする。   In order to shorten the processing time required for the statistical calculation which is the problem of the first conventional example described above, the statistical calculation for calculating the number of appearances of the digital code is performed on the data under test output from the A / D converter under test. A method of sequentially processing a digital code before it is recorded in a memory can be considered. This is the second conventional example.

この第2の従来例の統計処理の動作を図8及び図9に従い説明する。図8は、第2の従来例の統計処理動作を示すブロック図であり、図9は、被試験A/D変換器より出力されたディジタルコードDiがjとj+1付近におけるタイミングチャートである。第2の従来例の統計処理回路は、Nビットの被試験A/D変換器に対しては、その被試験A/D変換器から出力される総ディジタルコード2N個分、つまり、0から2N−1までの2N個のディジタルコードに対応する2N個の比較器31と2N個の計数カウンタ32で構成される。 The statistical processing operation of the second conventional example will be described with reference to FIGS. FIG. 8 is a block diagram showing the statistical processing operation of the second conventional example, and FIG. 9 is a timing chart when the digital code D i output from the A / D converter under test is in the vicinity of j and j + 1. The statistical processing circuit of the second conventional example, for an N-bit A / D converter to be tested, is equivalent to 2 N total digital codes output from the A / D converter under test, that is, from 0. the 2 N comparators 31 corresponding to the 2 N digital codes to 2 N -1 and composed of the 2 N number counter 32.

クロック信号CLKに同期して被試験A/D変換器より出力されたディジタルコードDiを、比較器31は即座に0から2N−1までのディジタルコードと比較し、カウンタ32は一致したディジタルコードに対応するカウンタの値CNTjをクロック信号CLKに同期してカウントアップする。この動作を、サンプル数分繰り返すことで、各々のディジタルコードの出現回数を計数することができる。 The comparator 31 immediately compares the digital code D i output from the A / D converter under test in synchronization with the clock signal CLK with the digital code from 0 to 2 N −1, and the counter 32 matches the digital code that matches. synchronization value CNT j of the counter corresponding to the code to the clock signal CLK to count up. By repeating this operation for the number of samples, the number of appearances of each digital code can be counted.

しかし第2の従来例においては、2N個の比較器と2N個のカウンタが必要であり、Nの値が大きい高精度なA/D変換器の試験にこの方法を適用しようとすると回路規模が極端に大きくなるという問題がある。 However, in the second conventional example, 2 N comparators and 2 N counters are required, and if this method is applied to a test of a high-precision A / D converter with a large value of N, a circuit is required. There is a problem that the scale becomes extremely large.

特開平11―261417号公報JP-A-11-261417

上述した第1の従来例のA/D変換器試験装置では、被試験A/D変換器に供給される入力信号に対する出力ディジタルコードをメモリ23に記録するという処理をサンプル数M回分繰り返した後、つまり、全試験データを取得した後、メモリ23に記録されたM個の出力ディジタルコードに基づき、各ディジタルコードの出現回数を計数する統計処理演算をサンプル数M回繰り返す必要があった。それ故に、メモリからのディジタルコードの読み出しや統計演算処理に時間がかかり試験時間が長くなるという欠点がある。特に、被試験A/D変換器のビット分解能が高くなればなるほど、扱うべき試験サンプル数を多く必要とするため処理に時間がかかり、試験時間の増大が顕著になる欠点がある。さらには、試験時間が上記メモリや演算処理を行うCPU等の性能に強く依存してしまうという欠点もある。   In the A / D converter test apparatus of the first conventional example described above, after repeating the process of recording the output digital code for the input signal supplied to the A / D converter to be tested in the memory 23 for M samples. That is, after obtaining all test data, it is necessary to repeat the statistical processing operation for counting the number of appearances of each digital code based on the M output digital codes recorded in the memory 23 for the number of samples M times. Therefore, there is a drawback that it takes a long time to read the digital code from the memory and the statistical calculation process, and the test time becomes long. In particular, the higher the bit resolution of the A / D converter under test, the greater the number of test samples to be handled, and thus the longer the processing takes, and the increase in test time is noticeable. Furthermore, there is a drawback that the test time strongly depends on the performance of the memory and CPU for performing arithmetic processing.

また、第2の従来例のように、メモリにコードを記録する前に統計処理を逐次することで処理時間の短縮を図る方法が考えられるが、一般的には、上記逐次的な統計処理を達成するためには、Nビットの被試験A/D変換器に対して、2N個の比較器と2N個のカウンタが必要であり、高精度なA/D変換器を試験する場合にこれを適用しようとすると回路規模が極端に大きくなり現実的でない。 In addition, as in the second conventional example, there is a method of reducing the processing time by sequentially performing statistical processing before recording a code in a memory. Generally, the sequential statistical processing described above is performed. To achieve this, 2 N comparators and 2 N counters are required for an N-bit A / D converter to be tested. When testing a highly accurate A / D converter, If this is applied, the circuit scale becomes extremely large, which is not realistic.

本発明は、A/D変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なA/D変換器試験装置及びA/D変換器の生産方法を提供することを目的とする。
本発明は、A/D変換器の量産工程における生産性の向上を図ることができ、A/D変換器自体のコストダウンを実現する測定速度が速いA/D変換器試験装置及びA/D変換器の生産方法を提供することを目的とする。
The present invention realizes an apparatus and a method for performing statistical processing calculation for obtaining non-linearity error of an A / D converter substantially simultaneously with measurement signal input, thereby enabling high-precision measurement of non-linearity error. It is another object of the present invention to provide an inexpensive A / D converter test apparatus and an A / D converter production method that can significantly reduce the data processing time.
The present invention can improve the productivity in the mass production process of an A / D converter, and has a high measurement speed and a high A / D converter test apparatus that can reduce the cost of the A / D converter itself. It aims at providing the production method of a converter.

上記課題を解決するために、請求項1に記載の発明は、被試験A/D変換器に測定信号を供給する信号発生手段と、前記測定信号を入力した被試験A/D変換器が第1のクロック信号に同期して出力するディジタルコードを前記第1のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理手段と、前記統計値を前記第1のクロックに同期して記録するメモリと、前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い、非直線性誤差を出力する演算手段と、を備えたことを特徴とするA/D変換器試験装置である。   In order to solve the above-mentioned problems, the invention described in claim 1 includes a signal generating means for supplying a measurement signal to the A / D converter under test, and an A / D converter under test to which the measurement signal is input. A statistical processing means for processing a digital code output in synchronization with the first clock signal in synchronization with the first clock signal and counting a statistical value relating to the generation of each digital code; A non-linearity error by performing predetermined arithmetic processing using a memory that records in synchronization with one clock, a statistical value of each digital code recorded in the memory, and a cumulative value of the statistical value. An A / D converter test apparatus comprising: an arithmetic means for outputting.

請求項10に記載の発明は、A/D変換器を製造する製造ステップと、前記A/D変換器を試験する試験ステップとを有し、前記試験ステップは、被試験A/D変換器に測定信号を供給する信号発生ステップと、前記測定信号を入力した被試験A/D変換器が第1のクロック信号に同期して出力するディジタルコードを前記第1のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理ステップと、前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い、非直線性誤差を出力する演算ステップと、前記演算結果が所定の非直線性誤差閾値を越えた場合に、被試験A/D変換器を不良と判定する判定ステップと、を備えたことを特徴とするA/D変換器の生産方法である。   The invention according to claim 10 includes a manufacturing step for manufacturing an A / D converter, and a test step for testing the A / D converter, and the test step is performed on the A / D converter under test. A signal generating step for supplying a measurement signal, and a digital code output in synchronization with the first clock signal by the A / D converter under test to which the measurement signal is input are operated in synchronization with the first clock signal. Then, a predetermined calculation process is performed using a statistical processing step for counting a statistical value related to the occurrence of each digital code, a statistical value for each digital code recorded in the memory, and a cumulative value of the statistical values. And a non-linearity error calculation step and a determination step of determining that the A / D converter under test is defective when the calculation result exceeds a predetermined non-linearity error threshold. Characterized by A / D converter method of producing.

本発明においては、A/D変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行うA/D変換器試験装置及びA/D変換器の生産方法を実現することが可能となる。本発明においては、第1の従来例と比較して、高精度な非直線性誤差の測定、且つデータ処理時間を大幅に削減するA/D変換器試験装置及びA/D変換器の生産方法を実現できる。また、第2の従来例と比較し、計数カウンタを非常に少なくできるため、装置の小型化、低価格化を実現できる。本発明のA/D変換器試験装置及びA/D変換器の生産方法をA/D変換器の量産工程に用いることにより、測定時間の短縮と、生産コストの低下とを実現できる。   The present invention realizes an A / D converter test apparatus and a method for producing an A / D converter that perform statistical processing operations for obtaining non-linearity errors of the A / D converter substantially simultaneously with measurement signal input. It becomes possible. In the present invention, an A / D converter test apparatus and an A / D converter production method capable of measuring highly accurate non-linearity errors and greatly reducing data processing time as compared with the first conventional example. Can be realized. Further, compared with the second conventional example, the number of counters can be very small, so that the size and price of the apparatus can be reduced. By using the A / D converter test apparatus and the A / D converter production method of the present invention in the mass production process of the A / D converter, the measurement time can be shortened and the production cost can be reduced.

請求項2に記載の発明は、前記測定信号は単調に増加又は減少する信号であって、前記統計処理手段は、前記被試験A/D変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生手段と、前記ディジタルコードと前記参照コードとのコード差を算出する減算手段と、異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数手段と、を備えたことを特徴とする請求項1に記載のA/D変換器試験装置である。   According to a second aspect of the present invention, the measurement signal is a signal that monotonously increases or decreases, and the statistical processing means monotonously increases or decreases based on a digital code output from the A / D converter under test. A reference code generating means for generating a decreasing reference code, a subtracting means for calculating a code difference between the digital code and the reference code, and counting the number of appearances of a plurality of code differences having different values, 2. The A / D converter test apparatus according to claim 1, further comprising a counting unit that counts the number of appearances of the digital code of each value based on the number of occurrences of the difference.

請求項3に記載の発明は、前記測定信号は単調に増加又は減少する信号であって、前記統計処理手段は、前記被試験A/D変換器が出力するディジタルコードから前記第1のクロック信号に同期して、前記測定信号と同一の方向に単調に変化する参照コードを発生する参照コード発生手段と、前記参照コードの変化を検出して検知信号を出力する検知手段と、前記被試験A/D変換器が出力するディジタルコードを前記第1のクロック信号に同期して遅延させる遅延回路と、前記遅延したディジタルコードと前記参照コードとのコード差を算出する減算手段と、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号と前記コード差毎の出現回数とを用いて、それぞれの値のディジタルコードの出現回数を計数する計数手段と、各ディジタルコードの出現回数を累積加算する加算手段と、を備えたことを特徴とする請求項1に記載のA/D変換器試験装置である。   According to a third aspect of the present invention, the measurement signal is a signal that monotonously increases or decreases, and the statistical processing means receives the first clock signal from a digital code output from the A / D converter under test. The reference code generating means for generating a reference code that changes monotonously in the same direction as the measurement signal, the detection means for detecting a change in the reference code and outputting a detection signal, and the A under test A delay circuit for delaying the digital code output from the A / D converter in synchronization with the first clock signal, subtracting means for calculating a code difference between the delayed digital code and the reference code, and for each code difference The number of appearances of the digital code of each value is counted using the detection signal and the number of appearances for each code difference. 2. The A / D converter testing apparatus according to claim 1, further comprising: counting means for counting and adding means for accumulating the number of appearances of each digital code.

請求項11に記載の発明は、前記信号発生ステップにおいて、前記測定信号は単調に増加又は減少する信号であって、前記統計処理ステップは、前記被試験A/D変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生ステップと、前記ディジタルコードと前記参照コードとのコード差を算出する減算ステップと、異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数ステップと、を備えたことを特徴とする請求項10に記載のA/D変換器の生産方法である。   According to an eleventh aspect of the present invention, in the signal generation step, the measurement signal is a signal that monotonously increases or decreases, and the statistical processing step includes a digital code output from the A / D converter under test. A reference code generation step for generating a reference code that monotonously increases or decreases based on the subtraction step for calculating a code difference between the digital code and the reference code, and the number of appearances of a plurality of code differences that are different values 11. A / D converter production according to claim 10, further comprising: a counting step for counting the number of occurrences of the digital code of each value based on the number of occurrences of each code difference. Is the method.

第2の従来例のA/D変換器試験装置は、Nビットの被試験A/D変換器に対して、2N個の比較器と2N個のカウンタを必要とした。本発明においては、参照コードを生成し、被試験A/D変換器が出力するディジタルコードと参照コードとのコード差を算出する。各コード差の出現回数を計数し、各コード差の出現回数に基づいて、被試験A/D変換器が出力する各ディジタルコードの出現回数を導出する。コード差の出現回数をそれぞれ計数するわずかな数の出現回数計数器を設けることにより、Nの値にかかわらず、各ディジタルコードの出現回数を導出できる。即ち、本発明においては、被試験A/D変換器が出力するディジタルコードを一旦相対値であるコード差に変換し、各コード差の出現回数を計数し、それらに基づいて各ディジタルコードの出現回数を導出する。 The second conventional A / D converter testing apparatus requires 2 N comparators and 2 N counters for the N-bit A / D converter under test. In the present invention, a reference code is generated, and a code difference between the digital code output from the A / D converter under test and the reference code is calculated. The number of appearances of each code difference is counted, and the number of appearances of each digital code output by the A / D converter under test is derived based on the number of appearances of each code difference. By providing a small number of appearance counters for counting the number of occurrences of code differences, the number of appearances of each digital code can be derived regardless of the value of N. That is, in the present invention, the digital code output from the A / D converter under test is once converted into a code difference that is a relative value, the number of occurrences of each code difference is counted, and the appearance of each digital code is based on them. Deriving the number of times.

本発明は、A/D変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なA/D変換器試験装置及びA/D変換器の生産方法を実現出来るという作用を有する。
本発明は、A/D変換器の量産工程における生産性の向上を図ることができ、A/D変換器自体のコストダウンを実現する測定速度が速いA/D変換器試験装置及びA/D変換器の生産方法を実現出来るという作用を有する。
参照コードの生成方法は任意である。典型的には、参照コードは、A/D変換器が出力するディジタルコードから、ノイズ等の影響による変動成分を取り除いて生成する。
The present invention realizes an apparatus and a method for performing statistical processing calculation for obtaining non-linearity error of an A / D converter substantially simultaneously with measurement signal input, thereby enabling high-precision measurement of non-linearity error. In addition, an inexpensive A / D converter test apparatus and an A / D converter production method capable of significantly reducing the data processing time can be realized.
The present invention can improve the productivity in the mass production process of an A / D converter, and has a high measurement speed and a high A / D converter test apparatus that can reduce the cost of the A / D converter itself. It has the effect that the production method of the converter can be realized.
The method for generating the reference code is arbitrary. Typically, the reference code is generated by removing the fluctuation component due to the influence of noise or the like from the digital code output from the A / D converter.

請求項4に記載の発明は、前記測定信号が単調増加するランプ波の場合に参照コードの値が1増加したとき、もしくは、前記測定信号が単調減少するランプ波の場合に参照コードの値が1減少したとき、前記検知手段は前記検知信号を出力することを特徴とする請求項3に記載のA/D変換器試験装置である。
この構成により、被試験A/D変換器が出力する全ての値のディジタルコードの出現回数を正確に計数できる。
According to a fourth aspect of the present invention, the value of the reference code is increased when the value of the reference code is increased by 1 when the measurement signal is a monotonically increasing ramp wave, or when the value of the reference code is when the measurement signal is a monotonously decreasing ramp wave. 4. The A / D converter test apparatus according to claim 3, wherein when the number decreases by 1, the detection means outputs the detection signal.
With this configuration, it is possible to accurately count the number of appearances of digital codes of all values output from the A / D converter under test.

請求項5に記載の発明は、前記測定信号が単調増加するランプ波の場合に前記参照コードが減少したとき、もしくは、前記測定信号が単調減少するランプ波の場合に前記参照コードが増加したとき、被試験A/D変換器が非単調増加特性を有する不良品であると判断し、試験を中止する不良検知手段を備えたことを特徴とする請求項3に記載のA/D変換器試験装置である。   According to a fifth aspect of the present invention, the reference code decreases when the measurement signal is a monotonically increasing ramp wave, or the reference code increases when the measurement signal is a monotonically decreasing ramp wave. 4. An A / D converter test according to claim 3, further comprising a failure detection means for judging that the A / D converter under test is a defective product having non-monotonic increase characteristics and stopping the test. Device.

測定信号が増加するにもかかわらず参照コードが減少する等の微分非直線性誤差は、重大な欠陥であり、そのようなA/D変換器は不良である。本発明により、微分非直線性誤差の不良を有するA/D変換器を検出することができる。更に、不良A/D変換器の試験を中止して無駄な試験時間をなくすことにより、A/D変換器の量産工程における生産性を更に向上できる。   Differential non-linearity errors, such as a decrease in reference code despite an increase in the measurement signal, are serious defects and such A / D converters are bad. According to the present invention, an A / D converter having a defective differential nonlinearity error can be detected. Furthermore, the productivity in the mass production process of the A / D converter can be further improved by canceling the test of the defective A / D converter and eliminating the useless test time.

請求項6に記載の発明は、前記計数手段は、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号が入力されたときにそれぞれの値のディジタルコードの出現回数を出力することを特徴とする請求項3に記載のA/D変換器試験装置である。この構成により、各コード差の出現回数に基づいて、被試験A/D変換器が出力する各ディジタルコードの出現回数を導出できる。   According to a sixth aspect of the present invention, the counting means counts the number of appearances for each code difference in synchronization with the first clock signal, and the digital code of each value when the detection signal is input. The A / D converter test apparatus according to claim 3, wherein the number of occurrences of the A / D converter is output. With this configuration, the number of appearances of each digital code output by the A / D converter under test can be derived based on the number of appearances of each code difference.

請求項7に記載の発明は、前記測定信号が単調に増加又は減少する信号であり、前記参照コードが前記測定信号と同一の方向に単調に変化するコードであって、前記計数手段は、前記ディジタルコードから前記参照コードを差し引いた値であるコード差が+1の出現回数を計数する第1の出現回数計数器と、前記コード差が0の出現回数を計数する第2の出現回数計数器と、前記コード差が−1の出現回数を計数する第3の出現回数計数器と、を少なくとも有し、前記参照コードの値が(j−1)である時(jは1以上の正整数)の前記第1の出現回数計数器の計数値と、前記参照コードの値がjである時の前記第2の出現回数計数器の計数値と、前記参照コードの値が(j+1)である時の前記第3の出現回数計数器の計数値と、を少なくとも加算した計数値を、値がjのディジタルコードの出現回数として出力することを特徴とする請求項2又は請求項3に記載のA/D変換器試験装置である。   The invention according to claim 7 is a signal in which the measurement signal monotonously increases or decreases, the reference code is a code that monotonously changes in the same direction as the measurement signal, and the counting means includes the counting unit A first appearance counter that counts the number of occurrences of a code difference of +1, which is a value obtained by subtracting the reference code from a digital code; A third occurrence counter that counts the number of occurrences where the code difference is −1, and the value of the reference code is (j−1) (j is a positive integer of 1 or more) When the count value of the first occurrence counter, the count value of the second occurrence counter when the reference code value is j, and the reference code value (j + 1) The count value of the third occurrence counter of The count value also obtained by adding an A / D converter testing apparatus according to claim 2 or claim 3 value and outputs as the number of occurrences of the digital code j.

上記の構成により、各コード差の出現回数に基づいて、元のディジタルコードの出現回数を計数できる。
コード差の出現回数計数器の数は4以上(コード差が+2の出現回数計数器、コード差が−2の出現回数計数器等)であっても良い。
With the above configuration, the number of appearances of the original digital code can be counted based on the number of appearances of each code difference.
The number of appearance counters of the code difference may be four or more (appearance counter with a code difference of +2, an appearance counter with a code difference of -2, etc.).

請求項8に記載の発明は、前記測定信号が単調に増加する信号であり、前記参照コードが単調に増加するコードであって、前記第1の出現回数計数器は、前記参照コードの値が(j−1)である期間における前記コード差が+1の出現回数を計数し、前記参照コードの値が(j−1)からjにインクリメントされたタイミングで、前記第1の出現回数計数器の計数値を前記第2の出現回数計数器にロードし、前記第2の出現回数計数器はロードされた値を初期値として、前記コード差が0の出現回数を計数し、前記参照コードの値がjから(j+1)にインクリメントされたタイミングで、前記第2の出現回数計数器の計数値を前記第1の出現回数計数器にロードし、前記第3の出現回数計数器はロードされた値を初期値として、前記コード差が−1の出現回数を計数し、前記計数手段は、前記参照コードの値が(j+1)から(j+2)にインクリメントされたタイミングにおける前記第3の出現回数計数器を用いて、値がjのディジタルコードの出現回数を導出して、出力することを特徴とする請求項7に記載のA/D変換器試験装置である。   The invention according to claim 8 is a signal in which the measurement signal monotonously increases and the reference code monotonously increases, and the first appearance counter has a value of the reference code The number of appearances where the code difference is +1 in the period (j−1) is counted, and the value of the reference code is incremented from (j−1) to j. The count value is loaded into the second occurrence count counter, the second occurrence count counter counts the occurrence count when the code difference is 0, using the loaded value as an initial value, and the value of the reference code Is incremented from j to (j + 1), the count value of the second occurrence counter is loaded into the first occurrence counter, and the third occurrence counter is loaded. As the initial value Counts the number of occurrences of -1, and the counting means uses the third occurrence counter at the timing when the value of the reference code is incremented from (j + 1) to (j + 2), 8. The A / D converter test apparatus according to claim 7, wherein the number of appearances of the digital code is derived and output.

請求項9に記載の発明は、前記測定信号が単調に減少する信号であり、前記参照コードが単調に減少するコードであって、前記第3の出現回数計数器は、前記参照コードの値が(j+1)である期間における前記コード差が−1の出現回数を計数し、前記参照コードの値が(j+1)からjにデクリメントされたタイミングで、前記第3の出現回数計数器の計数値を前記第2の出現回数計数器にロードし、前記第2の出現回数計数器はロードされた値を初期値として、前記コード差が0の出現回数を計数し、前記参照コードの値がjから(j−1)にデクリメントされたタイミングで、前記第2の出現回数計数器の計数値を前記第1の出現回数計数器にロードし、前記第1の出現回数計数器はロードされた値を初期値として、前記コード差が+1の出現回数を計数し、前記計数手段は、前記参照コードの値が(j−1)から(j−2)にデクリメントされたタイミングにおける前記第1の出現回数計数器を用いて、値がjのディジタルコードの出現回数を導出して、出力することを特徴とする請求項7に記載のA/D変換器試験装置である。   The invention according to claim 9 is a signal in which the measurement signal monotonously decreases, the reference code monotonously decreases, and the third occurrence counter has a value of the reference code The number of appearances where the code difference is −1 in the period (j + 1) is counted, and the count value of the third appearance counter is calculated at the timing when the value of the reference code is decremented from (j + 1) to j. The second appearance counter is loaded, and the second appearance counter counts the number of appearances when the code difference is 0, using the loaded value as an initial value, and the value of the reference code is from j At the timing decremented to (j-1), the count value of the second appearance count counter is loaded into the first appearance count counter, and the first appearance count counter loads the loaded value. As an initial value, the code difference is 1 is counted, and the counting means uses the first occurrence counter at the timing when the value of the reference code is decremented from (j-1) to (j-2). 8. The A / D converter test apparatus according to claim 7, wherein the number of appearances of the digital code j is derived and output.

本発明によれば、高速の加算器を設けることなく、簡単な構成で高速に動作するプリロード機能を有するカウンタを用いて、コード差の出現回数に基づいて、各ディジタルコードの出現回数を計数できる。本発明は、更に安価で高速のA/D変換器試験装置を実現できる。   According to the present invention, the number of appearances of each digital code can be counted based on the number of appearances of a code difference using a counter having a preload function that operates at high speed with a simple configuration without providing a high-speed adder. . The present invention can realize an inexpensive and high-speed A / D converter test apparatus.

本発明によれば、A/D変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現することで、高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なA/D変換器試験装置及びA/D変換器の生産方法を実現出来るという有利な効果が得られる。
本発明によれば、A/D変換器の量産工程における生産性の向上を図ることができ、A/D変換器自体のコストダウンを実現する測定速度が速いA/D変換器試験装置及びA/D変換器の生産方法を実現出来るという有利な効果が得られる。
According to the present invention, a highly accurate measurement of nonlinearity errors is realized by realizing an apparatus and method for performing statistical processing operations for obtaining nonlinearity errors of an A / D converter substantially simultaneously with measurement signal input. And an advantageous effect that an inexpensive A / D converter test apparatus and an A / D converter production method that can significantly reduce the data processing time can be realized.
ADVANTAGE OF THE INVENTION According to this invention, the productivity in the mass production process of an A / D converter can be aimed at, and the A / D converter test apparatus with high measurement speed which implement | achieves the cost reduction of A / D converter itself, and A An advantageous effect that a production method of the / D converter can be realized is obtained.

以下、本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described.

《実施の形態》
図1、図2を用いて本発明の実施の形態のA/D変換器試験装置を説明する。図1は本実施の形態の構成を示す図である。図2は本実施の形態の処理手順を示すフローチャートである。図1において1は信号発生部、2は被試験A/D変換器、3は統計処理部、4はメモリ、5は演算部である。上記統計処理部3の10は遅延回路、11は参照コード発生回路、12は減算回路、13は検知回路、14は計数回路、15は加算回路、16は判定部である。
<< Embodiment >>
An A / D converter test apparatus according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing a configuration of the present embodiment. FIG. 2 is a flowchart showing the processing procedure of the present embodiment. In FIG. 1, 1 is a signal generation unit, 2 is an A / D converter to be tested, 3 is a statistical processing unit, 4 is a memory, and 5 is a calculation unit. In the statistical processing unit 3, 10 is a delay circuit, 11 is a reference code generation circuit, 12 is a subtraction circuit, 13 is a detection circuit, 14 is a counting circuit, 15 is an addition circuit, and 16 is a determination unit.

また、被試験A/D変換器2が発生するディジタルコードはDi、遅延回路10より出力されるディジタルコードはDi_d、参照コード発生回路11が発生する信号はDref、減算回路が出力するディジタルコードはDiffi、検知回路13が出力する検知信号はINCである。 The digital code generated by the A / D converter 2 to be tested is D i , the digital code output from the delay circuit 10 is D i _ d , the signal generated by the reference code generation circuit 11 is D ref , and the subtraction circuit The digital code to be output is Diff i , and the detection signal output from the detection circuit 13 is INC.

信号発生部1は、時間対コード特性が一定の勾配で変化するいわゆるランプ信号Scを発生し、被試験A/D変換器2に供給する(図2のステップS1)。被試験A/D変換器2は、クロック信号CLK1に同期して、入力電圧Scのレベルに応じたディジタルコードDi(i=1,2,…,M、Mはサンプル数)を出力する(図2のステップS2)。なお、ここで、被試験A/D変換器2のビット数をN(Nは整数、且つN≧1)とすると、Diは0から2N−1までの2N種類の値をとる。例えば、12ビットA/D変換器の場合、その出力コードは“0”から“4095”までの4096種類である。 Signal generating unit 1 generates a so-called ramp signal S c which time versus encoding characteristic changes with a constant gradient, supplied under test A / D converter 2 (step S1 in FIG. 2). Under test A / D converter 2, in synchronization with the clock signal CLK1, the digital code D i corresponding to the level of the input voltage S c (i = 1,2, ... , M, M is the number of samples) to the (Step S2 in FIG. 2). Here, if the number of bits of the A / D converter 2 to be tested is N (N is an integer and N ≧ 1), D i takes 2 N kinds of values from 0 to 2 N −1. For example, in the case of a 12-bit A / D converter, the output codes are 4096 types from “0” to “4095”.

統計処理部3は、A/D変換器2より入力されたディジタルコードDiに基づき、各ディジタルコードの出現回数をクロック信号CLK1と同期して逐次計数する。計数したディジタルコードj(j=0,1,2,…,2N−1、Nは被試験A/D変換器2のビット数)の出現回数CNTjをクロック信号CLK1と同期してメモリ4に出力する(図2のステップS3)。同時に、ディジタルコード1から2N−2までの出現回数CNTjの値の合計SUMを算出し、演算部5に出力する。アンダーフロー期間(ディジタルコード0)及びオーバーフロー期間(ディジタルコード2N−1)の出現回数は合計SUMに含めない。 Based on the digital code D i input from the A / D converter 2, the statistical processing unit 3 sequentially counts the number of appearances of each digital code in synchronization with the clock signal CLK1. The number of appearances CNT j of the counted digital code j (j = 0, 1, 2,..., 2 N -1, N is the number of bits of the A / D converter 2 to be tested) is synchronized with the clock signal CLK1 and the memory 4 (Step S3 in FIG. 2). At the same time, the sum SUM of the values of the number of appearances CNT j from the digital code 1 to 2 N -2 is calculated and output to the calculation unit 5. The number of appearances of the underflow period (digital code 0) and overflow period (digital code 2 N -1) is not included in the total SUM.

メモリ4は、統計処理部3が出力した各ディジタルコードの出現回数CNTjを記録する(図2のステップS4)。メモリ4は、ステップS1からステップS4までの処理をサンプル数M回繰り返すことにより、被試験A/D変換器2のビット数に応じた2N個の各ディジタルコードの出現回数CNTjを記録する。 The memory 4 records the number of appearances CNT j of each digital code output by the statistical processing unit 3 (step S4 in FIG. 2). The memory 4 records the number of appearances CNT j of 2 N digital codes corresponding to the number of bits of the A / D converter 2 to be tested by repeating the processing from step S1 to step S4 M times for the number of samples. .

演算部5は、統計処理回路3から合計SUMを入力し、メモリ4から各ディジタルコードの出現回数CNTjを読み出す。合計SUMと各ディジタルコードの出現回数CNTjに基づいて所定の演算を行い、非直線性誤差値を算出する。演算部5の数値計算を説明する。 The arithmetic unit 5 inputs the total SUM from the statistical processing circuit 3 and reads out the appearance count CNT j of each digital code from the memory 4. A predetermined calculation is performed based on the total SUM and the number of appearances CNT j of each digital code to calculate a non-linearity error value. The numerical calculation of the calculation unit 5 will be described.

まず、ディジタルコードの出現回数の合計SUMより、全ディジタルコード数に対する出現回数の平均値(=SUM/(2N−2))を求める。これを出現回数の期待値IPとする。メモリ4に記録された各コードの出現回数CNTjを順次読み出す(図2のステップS5)。ステップS5より微分非直線性誤差(DNLj)は、(DNLj=(CNTj/IP)−1.0)の計算式により算出できる。積分非直線性誤差(INLj)は、(INLj=DNL1+DNL2+…DNLj)の計算式により算出できる(図2のステップS6)。非直線性誤差算出は、被試験A/D変換器2のビット数に応じて、ステップS5とステップS6を2N回繰り返して求めることができる。 First, an average value (= SUM / (2 N −2)) of the number of appearances with respect to the total number of digital codes is obtained from the total number of appearances of digital codes. This is the expected value IP of the number of appearances. Sequentially reading the number of occurrences CNT j of each code recorded in the memory 4 (step S5 in FIG. 2). From step S5, the differential nonlinearity error (DNL j ) can be calculated by the calculation formula (DNL j = (CNT j /IP)−1.0). The integral nonlinearity error (INL j ) can be calculated by the calculation formula (INL j = DNL 1 + DNL 2 +... DNL j ) (step S6 in FIG. 2). The non-linearity error calculation can be obtained by repeating step S5 and step S6 2 N times according to the number of bits of the A / D converter 2 under test.

なお、クロック信号CLK1は被試験A/D変換器2、統計処理回路3、メモリ4を同期する。クロック信号CLK2は、上記メモリ4からのデータ読み出し、及び演算回路5を同期する。クロック信号CLK1とクロック信号CLK2は同一のクロックでも構わないが、別にした場合は、メモリ4と演算回路5の処理を満たす最高動作周波数で駆動すればより高速な処理が可能となる。   The clock signal CLK1 synchronizes the A / D converter 2 to be tested, the statistical processing circuit 3, and the memory 4. The clock signal CLK2 synchronizes the data read from the memory 4 and the arithmetic circuit 5. The clock signal CLK1 and the clock signal CLK2 may be the same clock, but in other cases, if the drive is performed at the highest operating frequency that satisfies the processing of the memory 4 and the arithmetic circuit 5, higher speed processing is possible.

以下、図1、3、4及び5を用いて、統計処理部3の演算処理動作を説明する。図3は、信号発生部1より発生されたアナログ入力信号Scの波形を示している。図3のように、本発明の実施の形態におけるアナログ入力信号Scは、最小レベルVL から最大レベルVH まで、時間対アナログ電圧特性が一定の勾配で変化するランプ波である。実施の形態では上昇ランプ波の場合を説明したが、下降ランプ波でも構わない。 Hereinafter, the calculation processing operation of the statistical processing unit 3 will be described with reference to FIGS. Figure 3 shows the waveform of the analog input signal S c which is generated from the signal generator 1. As shown in FIG. 3, the analog input signal S c in the embodiment of the present invention, the minimum level V L to a maximum level V H, a ramp wave time-to-analog voltage characteristic changes with a constant gradient. In the embodiment, the case of the rising ramp wave has been described, but a falling ramp wave may be used.

図4(a)は、アナログ入力信号SC に応じて、被試験A/D変換器2から出力されたディジタルコードDiを示している。被試験A/D変換器2は、アナログ入力電圧SC が図3に示すレベルVL '以下にあるとき、ディジタルコード“0”を出力する(アンダーフロー)。アナログ入力電圧SC がレベルVH '以上にあるとき、ディジタルコード“2N−1”を出力する(オーバーフロー)。アンダーフローとオーバーフロー期間分を除いては、ディジタルコードDiは入力されたアナログ信号SCのレベル変化に応じて、階段状に変化していく。図4(b)は、図4(a)の中の、ディジタルコードの値がjの部分を拡大した図である。 FIG. 4A shows the digital code D i output from the A / D converter 2 to be tested in accordance with the analog input signal S C. The A / D converter 2 under test outputs a digital code “0” (underflow) when the analog input voltage S C is equal to or lower than the level V L shown in FIG. When the analog input voltage S C is equal to or higher than the level V H , the digital code “2 N −1” is output (overflow). Except for underflow and overflow period, digital code D i in response to the level change of the analog signal S C that is input, will change stepwise. FIG. 4B is an enlarged view of a portion where the digital code value is j in FIG.

理想的には、ディジタルコードDiがjからj+1に変化する遷移点のアナログ入力電圧は一意に決まるはずである。しかし、実際にはノイズ等の影響により、図4で示すように、ディジタルコードjとj+1との間を数回振動した後、コードj+1に安定するという動作を繰り返す。なお、ここでコード遷移間の変動量はノイズレベルの大小により、例えばj→j+2→jなどのように、2以上飛び越えたコードが生じることもあり得る。 Ideally, the analog input voltage at the transition point where the digital code D i changes from j to j + 1 should be uniquely determined. However, in practice, as shown in FIG. 4, due to the influence of noise or the like, the operation of oscillating several times between the digital code j and j + 1 and then stabilizing to the code j + 1 is repeated. Here, the amount of change between code transitions may be such that, for example, j → j + 2 → j, a code that jumps two or more is generated depending on the noise level.

統計処理部3は、この遷移点にランダム性を有するディジタルコードDiに対して、遅延回路10、参照コード発生回路11、減算回路12、検知回路13、計数回路14を用いることで、ディジタルコードDiのランダム性を修正しながら逐次統計的な処理を行うことにより、各ディジタルコードの非直線性誤差を算出する。 The statistical processing unit 3 uses the delay circuit 10, the reference code generation circuit 11, the subtraction circuit 12, the detection circuit 13, and the counting circuit 14 for the digital code D i having randomness at the transition point, so that the digital code By sequentially performing statistical processing while correcting the randomness of D i , the non-linearity error of each digital code is calculated.

参照コード発生回路11は、被試験A/D変換器2より出力されたコード間の遷移にランダム性を有するディジタルコードDiに基づき、ディジタル信号処理によりコード遷移間の振動を除いた単調増加する参照コードDrefを発生する。参照コードDrefは、減算回路12の被減算コード値として用いられる。例えば参照コード発生回路11は、被試験A/D変換器2の出力コードDiと1クロック前の出力コードDi_1との2クロック分の移動平均をとり、これをi番目の参照コードDrefとする。移動平均をとることにより、コード間遷移点のランダム性が除去された単調増加する参照コードDrefが発生される。尚、本実施形態では、この参照コードを発生させる方法は2クロック分の移動平均としたが、2クロック以上の移動平均でも良い。 The reference code generation circuit 11 monotonously increases by digital signal processing excluding vibrations between code transitions based on the digital code D i having randomness in the transition between codes output from the A / D converter 2 under test. A reference code D ref is generated. The reference code D ref is used as a code value to be subtracted by the subtraction circuit 12. See, for example, the code generation circuit 11 takes a moving average of the two clocks of the output code D i _ 1 output codes D i and one clock before under test A / D converter 2, i-th reference code this Let D ref . By taking a moving average, a monotonically increasing reference code D ref from which randomness of inter-code transition points is removed is generated. In this embodiment, the method for generating the reference code is a moving average of 2 clocks, but a moving average of 2 clocks or more may be used.

遅延回路10は、被試験A/D変換器2より入力されたディジタルコードDiを所定のクロック数分遅延し、減算回路12にディジタルコードDi_dを出力する。遅延回路10における遅延時間は、参照コード発生回路11がディジタルコードDiを入力して参照コードDrefを出力するまでの処理時間(遅延時間)に等しい。実施の形態の遅延回路10は、被試験A/D変換器2より入力されたディジタルコードDiを1クロック分遅延して、ディジタルコードDi_dを出力する The delay circuit 10 delays the digital code D i input from the A / D converter 2 to be tested by a predetermined number of clocks, and outputs the digital code D i — d to the subtraction circuit 12. The delay time in the delay circuit 10, the reference code generating circuit 11 is equal to the processing time to output the reference code D ref to input digital code D i (delay time). The delay circuit 10 of the embodiment delays the digital code D i input from the A / D converter 2 to be tested by one clock and outputs the digital code D i _ d .

減算回路12は、遅延回路10により入力されたディジタルコードDi_dと参照コード発生回路より入力された参照コードDrefを入力し、コード差Diffi(=Di_d−Dref)を算出する。つまり、現在被試験A/D変換器2より出力されたディジタルコードDiが参照コードDrefに対して何LSB離れているのかを算出する。 The subtracting circuit 12 inputs the digital code D i — d inputted by the delay circuit 10 and the reference code D ref inputted from the reference code generating circuit, and obtains the code difference Diff i (= D id −D ref ). calculate. In other words, to calculate whether the digital code D i which is currently outputted from under test A / D converter 2 is what LSB apart relative reference code D ref.

検知回路13は、上記参照コード発生回路11より入力された参照コードDrefが1段階上昇(例えば参照コードがjからj+1に上昇)したのを検知したとき、Highレベルの検知信号INCを出力する。 When the detection circuit 13 detects that the reference code D ref input from the reference code generation circuit 11 has increased by one step (for example, the reference code has increased from j to j + 1), it outputs a high level detection signal INC. .

計数回路14は、コード差Diffi=+1の出現回数を計数する第1の出現回数計数器と、コード差Diffi=0の出現回数を計数する第2の出現回数計数器と、コード差Diffi=−1の出現回数を計数する第3の出現回数計数器と、を有する。 The counting circuit 14 includes a first appearance counter that counts the number of appearances of the code difference Diff i = + 1, a second appearance counter that counts the number of appearances of the code difference Diff i = 0, and the code difference Diff. a third appearance counter that counts the number of occurrences of i = −1.

検知信号INCがHighになった瞬間、即ち参照コードが上昇した瞬間に、計数回路14内で以下のカウント値の授受が行われる。参照コードの値がj−1からjに上昇した瞬間に、第1の出現回数計数器の1クロック前のカウント値C+1を、第2の出現回数計数器のカウンタ値C0としてロードする。このとき同時に、第1の出現回数計数器のカウント値C+1を0にリセットする。即ち、第2の出現回数計数器のカウンタ値C0としてロードされたカウント値C+1は、参照コードDrefがj−1の期間におけるコード差Diffi=+1(ディジタルコードDi_dがj)の出現回数である。 The following count values are transferred within the counting circuit 14 at the moment when the detection signal INC becomes High, that is, at the moment when the reference code rises. At the moment when the value of the reference code increases from j−1 to j, the count value C + 1 one clock before the first appearance counter is loaded as the counter value C 0 of the second appearance counter. . At the same time, the count value C + 1 of the first appearance counter is reset to zero. That is, the count value C +1 loaded as the counter value C 0 of the second appearance counter is the code difference Diff i = + 1 (the digital code D i _d is equal to the reference code D ref is j−1 ). j) is the number of appearances.

参照コードの値がjからj+1に上昇した瞬間に、第2の出現回数計数器の1クロック前のカウント値C0を、第3の出現回数計数器のカウンタ値C-1としてロードする。このとき同時に、第1の出現回数計数器の1クロック前のカウント値C+1を、第2の出現回数計数器のカウンタ値C0としてロードする。即ち、第3の出現回数計数器のカウンタ値C-1としてロードされたカウント値C0は、参照コードDrefがj−1の期間におけるコード差Diffi=+1(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがjの期間におけるコード差Diffi=0(ディジタルコードDi_dがj)の出現回数と、を加算した値である。 At the moment when the value of the reference code increases from j to j + 1, the count value C 0 one clock before the second appearance counter is loaded as the counter value C −1 of the third appearance counter. At the same time, the count value C +1 one clock before the first appearance counter is loaded as the counter value C 0 of the second appearance counter. That is, the count value C 0 loaded as the counter value C −1 of the third appearance counter is the code difference Diff i = + 1 (digital code D i _d is equal to the reference code D ref during the period j−1 ). and the number of occurrences of j), reference code D ref is the value code difference Diff i = 0 to (digital code D i _ d is the sum of the number of occurrences of j) for the period j.

参照コードの値がj+1からj+2に上昇した瞬間に、計数回路14は、第3の出現回数計数器の1クロック前のカウント値C-1をCNTjとして出力する。このとき同時に、第2の出現回数計数器の1クロック前のカウント値C0を、第3の出現回数計数器のカウンタ値C-1としてロードする。即ち、ディジタルコードjの出現回数CNTjは、参照コードDrefがj−1の期間におけるコード差Diffi=+1(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがjの期間におけるコード差Diffi=0(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがj+1の期間におけるコード差Diffi=−1(ディジタルコードDi_dがj)の出現回数と、を加算した値である。図4(b)は、参照コードがj−1、j、j+1の時のディジタルコードの値を図示する。図4(b)は、上記のようにして算出されたカウント値(出現回数)CNTjが、正しくディジタルコードの出現回数(統計値)であることを示す。
計数回路14が出力したカウント値(出現回数)CNTjは、メモリ4及び加算回路15に出力される。メモリ4は、計数値CNTjを記録する。
At the moment when the value of the reference code increases from j + 1 to j + 2, the counting circuit 14 outputs the count value C −1 one clock before the third appearance counter as CNT j . At the same time, the count value C 0 one clock before the second appearance counter is loaded as the counter value C −1 of the third appearance counter. That is, the number of occurrences of the digital code j CNT j is the number of occurrences of the reference code code difference D ref is the period of the j-1 Diff i = + 1 ( digital code D i _ d is j), reference code D ref is j Of the code difference Diff i = 0 (digital code D i _ d is j) in the period of, and code difference Diff i = −1 (digital code D i _ d is j) in the period of the reference code D ref is j + 1. Is the value obtained by adding the number of occurrences of. FIG. 4B illustrates digital code values when the reference code is j-1, j, j + 1. 4 (b) shows that the count value that is calculated as described above (appearance frequency) CNT j is the number of occurrences of correctly digital code (statistics).
The count value (appearance count) CNT j output from the counting circuit 14 is output to the memory 4 and the adding circuit 15. The memory 4 records the count value CNT j .

計数回路14が出力したカウント値(出現回数)CNTjは、値jのディジタルコードの出現回数(統計値)である。 The count value (appearance count) CNT j output from the counting circuit 14 is the appearance count (statistical value) of the digital code of the value j.

加算回路15は、計数回路14によって計数された2N個のディジタルコードのそれぞれの出現回数CNTjを入力し、ディジタルコード1から2N−2までを累積加算して、合計値SUMを算出し、演算部5に出力する。演算部5は、メモリ4に記録された出現回数CNTjと加算回路15が算出した合計値SUMを基に、所定の演算を行って積分非直線性誤差と微分非直線性誤差とを算出する。 The adding circuit 15 inputs the number of appearances CNT j of each of the 2 N digital codes counted by the counting circuit 14 and cumulatively adds the digital codes 1 to 2 N -2 to calculate a total value SUM. And output to the arithmetic unit 5. The calculation unit 5 performs a predetermined calculation based on the number of appearances CNT j recorded in the memory 4 and the total value SUM calculated by the addition circuit 15 to calculate an integral nonlinearity error and a differential nonlinearity error. .

判定部16は、積分非直線性誤差と微分非直線性誤差とを入力し、それぞれ所定の許容範囲内か否かを調べ、許容範囲内であれば被試験A/D変換器2が積分非直線性誤差及び微分非直線性誤差に関して良品であると判断し、許容範囲外であれば被試験A/D変換器2が不良品であると判断する。測定信号が単調増加するランプ波であるにもかかわらず参照コードが減少したことを検知回路13が検知すると、検知回路13が判定部16にそのことを伝え、判定部16は被試験A/D変換器が非単調増加特性を有する不良品であると判断し、試験を中止する。   The determination unit 16 inputs the integral nonlinearity error and the differential nonlinearity error, checks whether or not each is within a predetermined allowable range, and if it is within the allowable range, the A / D converter 2 under test has an integral nonlinearity error. The linearity error and the differential non-linearity error are determined to be non-defective products. When the detection circuit 13 detects that the reference code has decreased even though the measurement signal is a monotonically increasing ramp wave, the detection circuit 13 notifies the determination unit 16 of the fact, and the determination unit 16 determines the A / D under test. Judge that the converter is a defective product with non-monotonic increase characteristics and stop the test.

次に、図5を用いて統計処理回路3の動作を説明する。図5は、ディジタルコードDiがコードjからj+2付近における統計処理部3のタイミングチャートを示している。図5において、統計処理部3に入力される測定信号は上昇ランプ波信号である。 Next, the operation of the statistical processing circuit 3 will be described with reference to FIG. FIG. 5 shows a timing chart of the statistical processing unit 3 when the digital code D i is in the vicinity of code j to j + 2. In FIG. 5, the measurement signal input to the statistical processing unit 3 is a rising ramp wave signal.

ここでは、クロック信号CLK1のフェーズP1〜P10において説明する。被試験A/D変換器2は、ディジタルコードj−1をフェーズP2で出力する。ディジタルコードjをフェーズP1、P3〜7、P9で出力する。ディジタルコードj+1をフェーズP8、P10で出力する。   Here, description will be given in the phases P1 to P10 of the clock signal CLK1. The A / D converter under test 2 outputs the digital code j-1 in phase P2. The digital code j is output in phases P1, P3 to 7, and P9. The digital code j + 1 is output in phases P8 and P10.

ディジタルコードDi_dは、被試験A/D変換器2より入力されたディジタルコードDiを遅延回路10により1クロック分遅延されたコードであるため、ディジタルコードj−1をフェーズP3で出力する。ディジタルコードjをフェーズP2、P4〜8、P10で出力する。ディジタルj+1をフェーズP9で出力する。 Since the digital code D i _ d is a code obtained by delaying the digital code D i input from the A / D converter 2 to be tested by one clock by the delay circuit 10, the digital code j−1 is output in the phase P3. To do. The digital code j is output in phases P2, P4 to 8, and P10. Digital j + 1 is output in phase P9.

単調増加する参照コードDrefは、ディジタルコードj−1をフェーズP1、2で出力する。ディジタルコードjをフェーズP3〜9で出力する。ディジタルコードj+1をフェーズP10で出力する。 The monotonically increasing reference code D ref outputs the digital code j−1 in phases P1 and P2. The digital code j is output in phases P3-9. Digital code j + 1 is output in phase P10.

減算回路12により出力されるディジタルコードDiffiは、ディジタルコードDi_dとディジタルコードDrefとの差であるため、フェーズP1、P4〜P8では0を出力する。フェーズP2、P9では+1を出力する。フェーズP3、P10では−1を出力する。 Since the digital code Diff i output from the subtraction circuit 12 is the difference between the digital code D i — d and the digital code D ref , 0 is output in the phases P1 and P4 to P8. In phases P2 and P9, +1 is output. In phases P3 and P10, -1 is output.

計数回路14の3個のカウンタ(第1〜3の出現回数計数器)は、ディジタルコードDiffiの値に応じて、カウント値C-1、C0、C+1を計数する。計数回路14は検知信号INCがHighになる立ち上がりエッジで、即ち参照コードDrefが一段階上昇したタイミングで、第1の出現回数計数器の1クロック前のカウント値C+1を第2の出現回数計数器のカウント値C0としてロードし、第2の出現回数計数器の1クロック前のカウント値C0を第3の出現回数計数器のカウント値C-1としてロードし、第3の出現回数計数器のカウント値C-1をCNTjとして出力する。 The three counters (first to third occurrence counters) of the counting circuit 14 count the count values C −1 , C 0 , and C + 1 according to the value of the digital code Diff i . The counting circuit 14 generates the second appearance of the count value C + 1 one clock before the first appearance counter at the rising edge when the detection signal INC becomes High, that is, at the timing when the reference code D ref rises by one step. The count value C 0 of the second appearance counter is loaded as the count value C 0 of the second appearance counter, and the count value C 0 of the third appearance counter is loaded as the count value C −1 of the third appearance counter. The count value C −1 of the number counter is output as CNT j .

3個のカウンタの動作を具体的に説明する。フェーズP1ではカウンタ値C-1、C0、C+1はそれぞれ0、5、8を示している。フェーズP2においては、Diffiが+1であるため、C+1をカウントアップし、カウンタ値C-1、C0、C+1はそれぞれ1、5、8となる。フェーズP3において、参照コードDrefがj−1からjに一段階上昇したため、検知信号INCがHighになり、フェーズP2のカウンタ値C-1、C0、C+1はフェーズP3のそれぞれC0、C+1、CNTj-2に転送される。同時にフェーズ3のC-1には、値0が転送される。ここで、転送されたCNTj-2はメモリ4に記録される。 The operation of the three counters will be specifically described. In the phase P1, the counter values C −1 , C 0 , C +1 indicate 0 , 5 , and 8 , respectively. In phase P2, since Diff i is +1, C +1 is counted up, and the counter values C −1 , C 0 , and C +1 are 1, 5, and 8, respectively. In phase P3, since the reference code D ref has increased by one step from j−1 to j, the detection signal INC becomes High, and the counter values C −1 , C 0 , and C + 1 of phase P2 are C 0 of phase P3, respectively. , C + 1 , CNT j-2 . At the same time, the value 0 is transferred to C -1 in phase 3. Here, the transferred CNT j-2 is recorded in the memory 4.

また、フェーズP3において、Diffiが−1であるため、フェーズP3のC-1はカウントアップされる。つまり、フェーズP3のカウンタ値C-1、C0、C+1及びCNTjはそれぞれ0、1、6、8となる。 Further, since Diff i is −1 in phase P3, C −1 in phase P3 is counted up. That is, the counter values C −1 , C 0 , C +1 and CNT j in phase P3 are 0 , 1 , 6 , and 8 , respectively.

以降、同様にして、フェーズP4〜P8までは、Diffiが0であるため、カウンタ値C0をカウントアップする。フェーズP9では、Diffiが+1であるため、カウンタ値C+1をカウントアップする。フェーズP10では、Drefがjからj+1に一段階上昇したため、上記と同様にカウンタ値を転送し、且つDiffiが−1であるため、C-1をカウントアップする。 Thereafter, similarly, until phase P4~P8 because Diff i is 0, and counts up the counter value C 0. In phase P9, since Diff i is +1, the counter value C + 1 is counted up. In phase P10, since D ref has increased by one step from j to j + 1, the counter value is transferred in the same manner as described above, and since Diff i is −1, C −1 is counted up.

本発明の実施の形態では、計数回路14を3個のカウンタで構成したため、値jのディジタルコードに対する出現回数CNTjは、参照コードDrefがj+2になったときにメモリ4に記録されることになる。つまり、本発明の実施の形態は、コード出現回数のカウントをクロック信号CLK1に同期してパイプライン処理をしている。これにより、被試験A/D変換器2がディジタルコードDiを出力後、数クロック以内にディジタルコードDiの出現回数CNTjを計数することを可能とした。 In the embodiment of the present invention, since the counting circuit 14 is composed of three counters, the number of appearances CNT j for the digital code of the value j is recorded in the memory 4 when the reference code D ref becomes j + 2. become. That is, according to the embodiment of the present invention, pipeline processing is performed in synchronization with the count of the number of code appearances in synchronization with the clock signal CLK1. Thereby, it made it possible to count under test A / D converter 2 after outputting the digital code D i, the number of occurrences CNT j of the digital code D i within a few clock.

前述の統計処理動作をサンプル数M回繰り返すことによって、被試験A/D変換器2のビット数Nに応じた2N個の各ディジタルコードDiの出現回数CNTjを計数することができる。 By repeating the statistical processing operation described above M times, the number of appearances CNT j of 2 N digital codes D i corresponding to the number N of bits of the A / D converter 2 to be tested can be counted.

実施の形態では、計数回路14は3個のカウンタで構成されているとしたが、その個数はディジタルコードDiの遷移点の振動量に応じて設定すればよい。つまり、3個以上の任意の数のカウンタで構成してもよい。例えばコード差が−2、−1、0、+1、+2の5個のカウンタで構成する。 In the embodiment, although the counting circuit 14 is composed of three counters, the number may be set in accordance with the vibration amount of the transition points of the digital code D i. That is, you may comprise by the arbitrary number of counters more than three. For example, it is composed of five counters with code differences of -2, -1, 0, +1, +2.

次に、信号発生回路1より単調増加するランプ信号を発信しているにもかかわらず、参照コード発生回路11より出力された参照コードDrefが1段階以上、下降した場合を説明する。信号発生回路1より単調増加するランプ信号を発信した場合、被試験A/D変換器2が正常動作しているならば、入力信号に対応して被試験A/D変換器2のディジタルコードDiは増加特性を示す。つまり、参照コードDrefは全コードにおいて単調増加特性を示すはずである。 Next, a case will be described in which the reference code D ref output from the reference code generation circuit 11 is lowered by one or more steps even though the ramp signal increasing monotonously from the signal generation circuit 1 is transmitted. When a ramp signal that monotonously increases is transmitted from the signal generating circuit 1, if the A / D converter 2 under test is operating normally, the digital code D of the A / D converter 2 under test corresponding to the input signal i indicates an increase characteristic. That is, the reference code D ref should exhibit a monotonically increasing characteristic in all codes.

しかし、被試験A/D変換器2が特定のコードで非単調増加特性を有する場合、その特定のコードにおいて参照コードDrefは1段階以上、下降する。このとき、検知回路13は、被試験A/D変換器が非単調増加特性を有するいわゆる不良品であると判定し、即座に試験をストップさせる信号を判定部16に送信する。 However, when the A / D converter 2 to be tested has a non-monotonic increase characteristic with a specific code, the reference code D ref drops by one or more steps in the specific code. At this time, the detection circuit 13 determines that the A / D converter under test is a so-called defective product having a non-monotonic increase characteristic, and transmits a signal for immediately stopping the test to the determination unit 16.

図10を用いて、本発明のA/D変換器の生産方法を説明する。図10は、本発明のA/D変換器の生産方法のフローチャートである。最初に、A/D変換器を製造する(S1001)。次に、本発明のA/D変換器試験装置を用いて、製造したA/D変換器の試験を行う(S1002)。S1002は、S1003、S1004、S1008〜S1011を有する。まず、信号発生部1は、被試験A/D変換器2に単調増加するランプ信号である測定信号を供給する(S1003)。被試験A/D変換器2は測定信号を入力し、ディジタルコードを出力する。     The production method of the A / D converter of the present invention will be described with reference to FIG. FIG. 10 is a flowchart of the A / D converter production method of the present invention. First, an A / D converter is manufactured (S1001). Next, the manufactured A / D converter is tested using the A / D converter test apparatus of the present invention (S1002). S1002 includes S1003, S1004, and S1008 to S1011. First, the signal generator 1 supplies a measurement signal that is a ramp signal that monotonously increases to the A / D converter 2 under test (S1003). The A / D converter under test 2 inputs a measurement signal and outputs a digital code.

S1004で統計処理を行う。統計処理ステップS1004は、S1005〜S1008を有する。参照コード発生回路11は、被試験A/D変換器2が出力したディジタルコードから、ノイズ等に起因するランダム性を除き、単調増加する参照コードDrefを生成する(S1005)。減算回路12は、被試験A/D変換器2が出力するディジタルコードから参照コードDrefを差し引いて、コード差Diffiを算出する(S1006)。計数回路14は、各コード差Diffi毎の出現回数C-1、C0、C+1を計数する(S1007)。計数回路14は、各コード差Diffi毎の出現回数C-1、C0、C+1から、各ディジタルコードの出現回数CNTjを導出する(S1008)。 Statistical processing is performed in S1004. The statistical processing step S1004 includes S1005 to S1008. The reference code generation circuit 11 generates a monotonically increasing reference code D ref from the digital code output by the A / D converter 2 to be tested, excluding randomness caused by noise or the like (S1005). The subtraction circuit 12 calculates a code difference Diff i by subtracting the reference code D ref from the digital code output by the A / D converter 2 to be tested (S1006). The counting circuit 14 counts the number of appearances C −1 , C 0 , C +1 for each code difference Diff i (S1007). The counting circuit 14 derives the number of appearances CNT j of each digital code from the number of appearances C −1 , C 0 , C +1 for each code difference Diff i (S1008).

統計処理ステップS1004の次に、計数結果(各ディジタルコードの出現回数CNTj)をメモリ4に記録する(S1009)。演算部5は、メモリ4に記録した計数結果(各ディジタルコードの出現回数CNTj)と、ディジタルコード1〜2N−2の出現回数と、に基づいて、A/D変換器の非直線性誤差を演算する(S1010)。判定部16は、所定の閾値に基づいて、被試験A/D変換器2の良否を判定する(S1011)。 Following the statistical processing step S1004, the counting result (the number of appearances CNT j of each digital code) is recorded in the memory 4 (S1009). The arithmetic unit 5 calculates the nonlinearity of the A / D converter based on the counting result (number of appearances CNT j of each digital code) recorded in the memory 4 and the number of appearances of the digital codes 1 to 2 N -2. The error is calculated (S1010). The determination unit 16 determines pass / fail of the A / D converter 2 under test based on a predetermined threshold (S1011).

測定信号として単調減少するランプ信号を用いた場合おける、統計処理部3の構成を説明する。参照コード発生回路11は、単調減少する参照コードDrefを生成する。 A configuration of the statistical processing unit 3 in the case where a monotonously decreasing ramp signal is used as the measurement signal will be described. The reference code generation circuit 11 generates a reference code D ref that monotonously decreases.

計数回路14は、コード差Diffi=+1の出現回数を計数する第1の出現回数計数器と、コード差Diffi=0の出現回数を計数する第2の出現回数計数器と、コード差Diffi=−1の出現回数を計数する第3の出現回数計数器と、を有する。第3の出現回数計数器は、参照コードDrefの値が(j+1)である期間におけるコード差が−1の出現回数を計数する。 The counting circuit 14 includes a first appearance counter that counts the number of appearances of the code difference Diff i = + 1, a second appearance counter that counts the number of appearances of the code difference Diff i = 0, and the code difference Diff. a third appearance counter that counts the number of occurrences of i = −1. The third appearance number counter counts the number of appearances where the code difference is −1 in the period in which the value of the reference code D ref is (j + 1).

第3の出現回数計数器は、参照コードDrefの値が(j+1)の期間におけるコード差Diffi=−1(ディジタルコードDi_dがj)の出現回数を計数する。参照コードDrefの値が(j+1)からjにデクリメントされたタイミングで、第3の出現回数計数器の計数値C-1を第2の出現回数計数器にロードし、計数値C-1を0にリセットする。第2の出現回数計数器はロードされた値を初期値として、コード差Diffi=0(ディジタルコードDi_dがj)の出現回数C0を計数する。参照コードDrefの値がjから(j−1)にデクリメントされたタイミングで、第2の出現回数計数器の計数値C0を第1の出現回数計数器にロードする。第1の出現回数計数器は、ロードされた値を初期値として、コード差Diffi=+1(ディジタルコードDi_dがj)の出現回数C+1を計数する。第1の出現回数計数器のカウンタ値C+1としてロードされたカウント値C0は、参照コードDrefがj+1の期間におけるコード差Diffi=−1(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがjの期間におけるコード差Diffi=0(ディジタルコードDi_dがj)の出現回数と、を加算した値である。 The third appearance number counter counts the number of appearances of the code difference Diff i = −1 (digital code D i — d is j) in the period in which the value of the reference code D ref is (j + 1). At the timing when the value of the reference code D ref is decremented from (j + 1) to j, the count value C −1 of the third appearance count counter is loaded into the second appearance count counter, and the count value C −1 is Reset to zero. The second appearance number counter counts the number of appearances C 0 of the code difference Diff i = 0 (digital code D i — d is j) with the loaded value as an initial value. At the timing when the value of the reference code D ref is decremented from j to (j−1), the count value C 0 of the second appearance count counter is loaded into the first appearance count counter. First appearance frequency counter as the initial value loaded value, code difference Diff i = + 1 (digital code D i _ d is j) counts the number of occurrences C +1 of. The count value C 0 loaded as the counter value C +1 of the first appearance counter is the code difference Diff i = −1 (digital code D i — d is j) in the period in which the reference code D ref is j + 1. This is a value obtained by adding the number of appearances and the number of appearances of the code difference Diff i = 0 (digital code D i — d is j) in the period in which the reference code D ref is j.

計数回路14は、参照コードDrefの値が(j−1)から(j−2)にデクリメントされたタイミングで、計数回路14は、第1の出現回数計数器の1クロック前のカウント値C+1をCNTjとして出力する。このとき同時に、第2の出現回数計数器の1クロック前のカウント値C0を、第1の出現回数計数器のカウンタ値C+1としてロードする。即ち、ディジタルコードjの出現回数CNTjは、参照コードDrefがj+1の期間におけるコード差Diffi=−1(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがjの期間におけるコード差Diffi=0(ディジタルコードDi_dがj)の出現回数と、参照コードDrefがj−1の期間におけるコード差Diffi=+1(ディジタルコードDi_dがj)の出現回数と、を加算した値である。
計数回路14が出力したカウント値(出現回数)CNTjは、値jのディジタルコードの出現回数(統計値)である。出現回数CNTjはメモリ4及び加算回路15に出力される。メモリ4は、計数値CNTjを記録する。
At the timing when the value of the reference code D ref is decremented from (j-1) to (j-2), the counting circuit 14 counts the count value C one clock before the first appearance counter. +1 is output as CNT j . At the same time, the count value C 0 one clock before the second appearance counter is loaded as the counter value C +1 of the first appearance counter. That is, number of occurrences CNT j of the digital code j, the reference code D ref is the number of occurrences of code difference Diff i = -1 (digital code D i _ d is j) for the period j + 1, reference code D ref is j The number of occurrences of code difference Diff i = 0 (digital code D i — d is j) in the period, and code difference Diff i = + 1 (digital code D i — d is j) in the period in which reference code D ref is j−1. Is the value obtained by adding the number of occurrences of.
The count value (appearance count) CNT j output from the counting circuit 14 is the appearance count (statistical value) of the digital code of the value j. The appearance number CNT j is output to the memory 4 and the addition circuit 15. The memory 4 records the count value CNT j .

本発明の実施の形態は、A/D変換器の非直線性誤差を求めるうえでの統計処理演算を測定信号入力と略同時に行う装置及び方法を実現する。A/D変換器の高精度な非直線性誤差の測定を可能とし、且つデータ処理時間を大幅に短縮する安価なA/D変換器試験装置及びA/D変換器の生産方法を実現する
また、試験過程で被試験A/D変換器より、非単調増加特性が発生した場合には、即座に試験を中止できるため、試験時間の短縮が図れる。
The embodiment of the present invention realizes an apparatus and a method for performing a statistical processing operation for obtaining a non-linearity error of an A / D converter substantially simultaneously with a measurement signal input. An inexpensive A / D converter test apparatus and a method for producing an A / D converter that can measure the non-linearity error of the A / D converter with high accuracy and greatly reduce the data processing time. When a non-monotonic increase characteristic is generated from the A / D converter under test in the test process, the test can be stopped immediately, so that the test time can be shortened.

本発明は、A/D変換器試験装置として有用である。   The present invention is useful as an A / D converter test apparatus.

本発明の実施の形態に係るA/D変換器試験装置の構成図Configuration diagram of A / D converter test apparatus according to an embodiment of the present invention 本発明の実施の形態に係るA/D変換器試験装置の処理手順を示すフローチャートThe flowchart which shows the process sequence of the A / D converter test device which concerns on embodiment of this invention 本発明の実施の形態に係るアナログ入力信号の波形図Waveform diagram of analog input signal according to an embodiment of the present invention 本発明の実施の形態に係るA/D変換器の出力コードを示す図The figure which shows the output code of the A / D converter which concerns on embodiment of this invention 本発明の実施の形態に係る統計処理部の動作を示すタイミングチャートTiming chart showing the operation of the statistical processing unit according to the embodiment of the present invention 第1の従来例のA/D変換器試験装置の構成図Configuration diagram of A / D converter test apparatus of first conventional example 第1の従来例のA/D変換器試験装置の処理手順を示すフローチャートThe flowchart which shows the process sequence of the A / D converter testing apparatus of a 1st prior art example. 第2の従来例のA/D変換器試験装置の統計処理回路の構成図Configuration diagram of statistical processing circuit of A / D converter test apparatus of second conventional example 第2の従来例のA/D変換器試験装置の統計処理手順を示すフローチャートThe flowchart which shows the statistical processing procedure of the A / D converter testing apparatus of the 2nd prior art example 本発明の実施の形態のA/D変換器の生産方法のフローチャートThe flowchart of the production method of the A / D converter of an embodiment of the invention

符号の説明Explanation of symbols

1、21 信号発生部
2、22 被試験A/D変換器
3 統計処理部
4、23 メモリ
5 数値計算する演算部
10 遅延回路
11 参照コード発生回路
12 比較回路
13 検知回路
14 計数回路
15 加算回路
16 判定部
24 統計処理と数値計算をする演算部
25 カウンタ
31 比較器
32 計数カウンタ
DESCRIPTION OF SYMBOLS 1, 21 Signal generation part 2, 22 A / D converter under test 3 Statistical processing part 4, 23 Memory 5 Computation part 10 Delay circuit 11 Reference code generation circuit 12 Comparison circuit 13 Detection circuit 14 Count circuit 15 Addition circuit 16 Judgment Unit 24 Operation Unit for Statistical Processing and Numerical Calculation 25 Counter 31 Comparator 32 Count Counter

Claims (11)

被試験A/D変換器に測定信号を供給する信号発生手段と、
前記測定信号を入力した被試験A/D変換器が第1のクロック信号に同期して出力するディジタルコードを前記第1のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理手段と、
前記統計値を前記第1のクロックに同期して記録するメモリと、
前記メモリに記録された各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い非直線性誤差を出力する演算手段と、
を備えたことを特徴とするA/D変換器試験装置。
Signal generating means for supplying a measurement signal to the A / D converter under test;
A digital code output from the A / D converter under test input with the measurement signal in synchronization with the first clock signal is processed in synchronization with the first clock signal, and statistics relating to the generation of each digital code are obtained. Statistical processing means for counting values;
A memory for recording the statistical value in synchronization with the first clock;
Using the statistical value of each digital code recorded in the memory and the cumulative value of the statistical value, arithmetic means for performing a predetermined arithmetic processing and outputting a nonlinear error;
An A / D converter testing apparatus comprising:
前記測定信号は単調に増加又は減少する信号であって、
前記統計処理手段は、
前記被試験A/D変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生手段と、
前記ディジタルコードと前記参照コードとのコード差を算出する減算手段と、
異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数手段と、
を備えたことを特徴とする請求項1に記載のA/D変換器試験装置。
The measurement signal is a monotonically increasing or decreasing signal,
The statistical processing means includes
Reference code generating means for generating a reference code that monotonously increases or decreases based on a digital code output from the A / D converter under test;
Subtracting means for calculating a code difference between the digital code and the reference code;
Counting means for counting the number of appearances of each of a plurality of code differences that are different values, and counting the number of appearances of a digital code of each value based on the number of appearances of each code difference;
The A / D converter test apparatus according to claim 1, comprising:
前記測定信号は単調に増加又は減少する信号であって、
前記統計処理手段は、
前記被試験A/D変換器が出力するディジタルコードから前記第1のクロック信号に同期して、前記測定信号と同一の方向に単調に変化する参照コードを発生する参照コード発生手段と、
前記参照コードの変化を検出して検知信号を出力する検知手段と、
前記被試験A/D変換器が出力するディジタルコードを前記第1のクロック信号に同期して遅延させる遅延回路と、
前記遅延したディジタルコードと前記参照コードとのコード差を算出する減算手段と、
前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号と前記コード差毎の出現回数とを用いて、それぞれの値のディジタルコードの出現回数を計数する計数手段と、
各ディジタルコードの出現回数を累積加算する加算手段と、
を備えたことを特徴とする請求項1に記載のA/D変換器試験装置。
The measurement signal is a monotonically increasing or decreasing signal,
The statistical processing means includes
A reference code generating means for generating a reference code that changes monotonously in the same direction as the measurement signal in synchronization with the first clock signal from the digital code output by the A / D converter under test;
Detection means for detecting a change in the reference code and outputting a detection signal;
A delay circuit for delaying the digital code output from the A / D converter under test in synchronization with the first clock signal;
Subtracting means for calculating a code difference between the delayed digital code and the reference code;
Counts the number of appearances for each code difference in synchronization with the first clock signal, and counts the number of appearances of the digital code of each value using the detection signal and the number of appearances for each code difference Means,
Adding means for accumulating the number of appearances of each digital code;
The A / D converter test apparatus according to claim 1, comprising:
前記測定信号が単調増加するランプ波の場合に参照コードの値が1増加したとき、もしくは、前記測定信号が単調減少するランプ波の場合に参照コードの値が1減少したとき、前記検知手段は前記検知信号を出力することを特徴とする請求項3に記載のA/D変換器試験装置。   When the value of the reference code is increased by 1 when the measurement signal is a monotonically increasing ramp wave, or when the value of the reference code is decreased by 1 when the measurement signal is a monotonously decreasing ramp wave, the detection means The A / D converter test apparatus according to claim 3, wherein the detection signal is output. 前記測定信号が単調増加するランプ波の場合に前記参照コードが減少したとき、もしくは、前記測定信号が単調減少するランプ波の場合に前記参照コードが増加したとき、被試験A/D変換器が非単調増加特性を有する不良品であると判断し、試験を中止する不良検知手段を備えたことを特徴とする請求項3に記載のA/D変換器試験装置。   When the reference code decreases when the measurement signal is a monotonically increasing ramp wave, or when the reference code increases when the measurement signal is a monotonically decreasing ramp wave, the A / D converter under test is 4. The A / D converter testing apparatus according to claim 3, further comprising a defect detection unit that determines that the product has a non-monotonically increasing characteristic and stops the test. 前記計数手段は、前記コード差毎の出現回数を前記第1のクロック信号に同期して計数し、前記検知信号が入力されたときにそれぞれの値のディジタルコードの出現回数を出力することを特徴とする請求項3に記載のA/D変換器試験装置。   The counting means counts the number of appearances for each code difference in synchronization with the first clock signal, and outputs the number of appearances of the digital code of each value when the detection signal is input. The A / D converter test apparatus according to claim 3. 前記測定信号が単調に増加又は減少する信号であり、前記参照コードが前記測定信号と同一の方向に単調に変化するコードであって、
前記計数手段は、
前記ディジタルコードから前記参照コードを差し引いた値であるコード差が+1の出現回数を計数する第1の出現回数計数器と、前記コード差が0の出現回数を計数する第2の出現回数計数器と、前記コード差が−1の出現回数を計数する第3の出現回数計数器と、を少なくとも有し、
前記参照コードの値が(j−1)である時(jは1以上の正整数)の前記第1の出現回数計数器の計数値と、前記参照コードの値がjである時の前記第2の出現回数計数器の計数値と、前記参照コードの値が(j+1)である時の前記第3の出現回数計数器の計数値と、を少なくとも加算した計数値を、値がjのディジタルコードの出現回数として出力することを特徴とする請求項2又は請求項3に記載のA/D変換器試験装置。
The measurement signal is a signal that monotonously increases or decreases, and the reference code is a code that monotonously changes in the same direction as the measurement signal,
The counting means includes
A first occurrence counter that counts the number of occurrences of a code difference of +1, which is a value obtained by subtracting the reference code from the digital code; And a third occurrence counter that counts the number of occurrences where the code difference is -1.
When the value of the reference code is (j−1) (j is a positive integer equal to or greater than 1), the count value of the first appearance counter and the value of the reference code value when the value of the reference code is j A count value obtained by adding at least the count value of the appearance counter of 2 and the count value of the third appearance counter when the value of the reference code is (j + 1) is a digital value of j 4. The A / D converter test apparatus according to claim 2, wherein the A / D converter test apparatus outputs the code as the number of appearances.
前記測定信号が単調に増加する信号であり、前記参照コードが単調に増加するコードであって、
前記第1の出現回数計数器は、前記参照コードの値が(j−1)である期間における前記コード差が+1の出現回数を計数し、
前記参照コードの値が(j−1)からjにインクリメントされたタイミングで、前記第1の出現回数計数器の計数値を前記第2の出現回数計数器にロードし、前記第2の出現回数計数器はロードされた値を初期値として、前記コード差が0の出現回数を計数し、
前記参照コードの値がjから(j+1)にインクリメントされたタイミングで、前記第2の出現回数計数器の計数値を前記第1の出現回数計数器にロードし、前記第3の出現回数計数器はロードされた値を初期値として、前記コード差が−1の出現回数を計数し、
前記計数手段は、前記参照コードの値が(j+1)から(j+2)にインクリメントされたタイミングにおける前記第3の出現回数計数器を用いて、値がjのディジタルコードの出現回数を導出して、出力することを特徴とする請求項7に記載のA/D変換器試験装置。
The measurement signal is a monotonically increasing signal, and the reference code is a monotonically increasing code,
The first appearance counter is configured to count the number of appearances in which the code difference is +1 in a period in which the value of the reference code is (j-1).
At the timing when the value of the reference code is incremented from (j−1) to j, the count value of the first appearance counter is loaded into the second appearance counter, and the second appearance count is loaded. The counter counts the number of times the code difference is 0, using the loaded value as an initial value,
At the timing when the value of the reference code is incremented from j to (j + 1), the count value of the second occurrence count counter is loaded into the first occurrence count counter, and the third occurrence count counter Counts the number of occurrences where the code difference is -1, with the loaded value as the initial value,
The counting means derives the number of appearances of a digital code having a value of j using the third appearance number counter at a timing when the value of the reference code is incremented from (j + 1) to (j + 2), The A / D converter test apparatus according to claim 7, wherein the A / D converter test apparatus outputs the A / D converter.
前記測定信号が単調に減少する信号であり、前記参照コードが単調に減少するコードであって、
前記第3の出現回数計数器は、前記参照コードの値が(j+1)である期間における前記コード差が−1の出現回数を計数し、
前記参照コードの値が(j+1)からjにデクリメントされたタイミングで、前記第3の出現回数計数器の計数値を前記第2の出現回数計数器にロードし、前記第2の出現回数計数器はロードされた値を初期値として、前記コード差が0の出現回数を計数し、
前記参照コードの値がjから(j−1)にデクリメントされたタイミングで、前記第2の出現回数計数器の計数値を前記第1の出現回数計数器にロードし、前記第1の出現回数計数器はロードされた値を初期値として、前記コード差が+1の出現回数を計数し、
前記計数手段は、前記参照コードの値が(j−1)から(j−2)にデクリメントされたタイミングにおける前記第1の出現回数計数器を用いて、値がjのディジタルコードの出現回数を導出して、出力することを特徴とする請求項7に記載のA/D変換器試験装置。
The measurement signal is a monotonically decreasing signal, and the reference code is a monotonically decreasing code,
The third occurrence counter is configured to count the number of occurrences where the code difference is −1 in a period in which the value of the reference code is (j + 1);
At the timing when the value of the reference code is decremented from (j + 1) to j, the count value of the third occurrence count counter is loaded into the second occurrence count counter, and the second occurrence count counter Counts the number of occurrences when the code difference is 0, with the loaded value as the initial value,
At the timing when the value of the reference code is decremented from j to (j−1), the count value of the second appearance count counter is loaded into the first appearance count counter, and the first appearance count The counter counts the number of times the code difference is +1 with the loaded value as an initial value,
The counting means uses the first appearance count counter at the timing when the value of the reference code is decremented from (j-1) to (j-2) to determine the number of appearances of the digital code having the value j. The A / D converter test apparatus according to claim 7, wherein the A / D converter test apparatus is derived and output.
A/D変換器を製造する製造ステップと、前記A/D変換器を試験する試験ステップとを有し、
前記試験ステップは、
被試験A/D変換器に測定信号を供給する信号発生ステップと、
前記測定信号を入力した被試験A/D変換器が第1のクロック信号に同期して出力するディジタルコードを前記第1のクロック信号に同期して演算処理し、各ディジタルコードの発生に係る統計値を計数する統計処理ステップと、
各ディジタルコードの統計値と、前記統計値の累計値と、を用いて、所定の演算処理を行い非直線性誤差を出力する演算ステップと、
前記演算結果が所定の非直線性誤差閾値を越えた場合に、被試験A/D変換器を不良と判定する判定ステップと、
を備えたことを特徴とするA/D変換器の生産方法。
A manufacturing step of manufacturing an A / D converter, and a test step of testing the A / D converter,
The test step includes
A signal generating step for supplying a measurement signal to the A / D converter under test;
A digital code output from the A / D converter under test input with the measurement signal in synchronization with the first clock signal is processed in synchronization with the first clock signal, and statistics relating to the generation of each digital code are obtained. A statistical processing step for counting values;
A calculation step of performing a predetermined calculation process and outputting a non-linearity error using a statistical value of each digital code and a cumulative value of the statistical value;
A determination step of determining that the A / D converter under test is defective when the calculation result exceeds a predetermined nonlinearity error threshold;
A method for producing an A / D converter, comprising:
前記信号発生ステップにおいて、前記測定信号は単調に増加又は減少する信号であって、
前記統計処理ステップは、
前記被試験A/D変換器が出力するディジタルコードに基づいて単調に増加又は減少する参照コードを生成する参照コード発生ステップと、
前記ディジタルコードと前記参照コードとのコード差を算出する減算ステップと、
異なる値である複数のコード差のそれぞれの出現回数を計数し、各コード差の出現回数に基づいてそれぞれの値のディジタルコードの出現回数を計数する計数ステップと、
を備えたことを特徴とする請求項10に記載のA/D変換器の生産方法。
In the signal generating step, the measurement signal is a signal that monotonously increases or decreases,
The statistical processing step includes
Generating a reference code that monotonously increases or decreases based on a digital code output from the A / D converter under test;
A subtraction step of calculating a code difference between the digital code and the reference code;
A counting step of counting the number of occurrences of each of a plurality of code differences that are different values, and counting the number of occurrences of a digital code of each value based on the number of occurrences of each code difference;
The method for producing an A / D converter according to claim 10, comprising:
JP2004175970A 2004-06-14 2004-06-14 Testing device and production method of a/d converter Withdrawn JP2005354617A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004175970A JP2005354617A (en) 2004-06-14 2004-06-14 Testing device and production method of a/d converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004175970A JP2005354617A (en) 2004-06-14 2004-06-14 Testing device and production method of a/d converter

Publications (1)

Publication Number Publication Date
JP2005354617A true JP2005354617A (en) 2005-12-22

Family

ID=35588656

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004175970A Withdrawn JP2005354617A (en) 2004-06-14 2004-06-14 Testing device and production method of a/d converter

Country Status (1)

Country Link
JP (1) JP2005354617A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236313A (en) * 2012-05-10 2013-11-21 Asahi Kasei Electronics Co Ltd Circuit and method for testing a/d converter
JP2017511052A (en) * 2014-02-28 2017-04-13 日本テキサス・インスツルメンツ株式会社 On-chip analog-to-digital converter (ADC) linearity test for embedded devices
JP2017092993A (en) * 2017-02-15 2017-05-25 ルネサスエレクトロニクス株式会社 Measurement method
US9705528B2 (en) 2012-11-16 2017-07-11 Mitsutoshi Sugawara Measurement method and measurement unit for delta-sigma type data converter
JP6494887B1 (en) * 2018-05-30 2019-04-03 三菱電機株式会社 Inspection apparatus, inspection method and inspection program
CN112910463A (en) * 2021-01-27 2021-06-04 湖南品腾电子科技有限公司 Data acquisition and analysis test platform and method for ADC (analog to digital converter) static parameters and noise indexes

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236313A (en) * 2012-05-10 2013-11-21 Asahi Kasei Electronics Co Ltd Circuit and method for testing a/d converter
US9705528B2 (en) 2012-11-16 2017-07-11 Mitsutoshi Sugawara Measurement method and measurement unit for delta-sigma type data converter
JP2017511052A (en) * 2014-02-28 2017-04-13 日本テキサス・インスツルメンツ株式会社 On-chip analog-to-digital converter (ADC) linearity test for embedded devices
JP2017092993A (en) * 2017-02-15 2017-05-25 ルネサスエレクトロニクス株式会社 Measurement method
JP6494887B1 (en) * 2018-05-30 2019-04-03 三菱電機株式会社 Inspection apparatus, inspection method and inspection program
CN112910463A (en) * 2021-01-27 2021-06-04 湖南品腾电子科技有限公司 Data acquisition and analysis test platform and method for ADC (analog to digital converter) static parameters and noise indexes

Similar Documents

Publication Publication Date Title
JP5106583B2 (en) Time digital conversion circuit and calibration method thereof
JP4442508B2 (en) A / D converter
Fick et al. In situ delay-slack monitor for high-performance processors using an all-digital self-calibrating 5ps resolution time-to-digital converter
TWI241071B (en) Test framework and test method of analog to digital converter
JPH05215873A (en) Continuous time interpolator
JP2008017004A (en) Semiconductor device
JPH0769442B2 (en) Time interval detection circuit
US6829295B2 (en) Jitter measuring method and device
JP2005156495A (en) Time interval measurement apparatus and correction amount decision method
JP2005354617A (en) Testing device and production method of a/d converter
US7715512B2 (en) Jitter measurement apparatus, jitter measurement method, and recording medium
JP4266350B2 (en) Test circuit
US8314725B2 (en) On-die digital-to-analog conversion testing
US6518900B1 (en) Circuit configuration for testing and A/D converter for applications that are critical in terms of safety
JP5914718B2 (en) Time base with oscillator, frequency division circuit and clock pulse suppression circuit
JP4444570B2 (en) Detection device, detection method, and program
JP4022978B2 (en) Analog / digital conversion circuit measuring device
JP3684058B2 (en) Glitch noise inspection method and apparatus
KR101048004B1 (en) Load angle conversion method and apparatus of synchronous
JP2006324745A (en) Test circuit and test method
JP3565365B2 (en) Optical disk evaluation device
Lee et al. Self-Sufficient Clock Jitter Measurement Methodology Using Dithering-Based Calibration
CN116192136B (en) Calibration method, device and system for disturbance input signal of ADC (analog to digital converter)
JP2006013800A (en) Inspecting device and inspecting method of a/d converter
JP5342486B2 (en) Test circuit for A / D converter

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20061129

A621 Written request for application examination

Effective date: 20070410

Free format text: JAPANESE INTERMEDIATE CODE: A621

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070731